JPH0427160A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0427160A JPH0427160A JP2132268A JP13226890A JPH0427160A JP H0427160 A JPH0427160 A JP H0427160A JP 2132268 A JP2132268 A JP 2132268A JP 13226890 A JP13226890 A JP 13226890A JP H0427160 A JPH0427160 A JP H0427160A
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- 239000004065 semiconductor Substances 0.000 title claims description 5
- 230000005669 field effect Effects 0.000 claims abstract 3
- 239000000758 substrate Substances 0.000 abstract description 12
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 4
- 230000000087 stabilizing effect Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は、ＭＯＳＦＥＴを含むゲートアレイＬＳＩに関
するもので、特に高速で高集積のゲートアレイＬＳＩに
関するものである。
するもので、特に高速で高集積のゲートアレイＬＳＩに
関するものである。
本発明は、ＭＯＳＦＥＴを含むゲートアレイＬＳＩの入
出力兼用セルにおいて、ＭＯＳＦＥＴのウェル電位を固
定電位に接続するためのストッパー領域を入出力兼用セ
ル間で分離せず、チップ上の全ての入出力兼用セルで共
通の領域とすることにより、ストッパー領域を固定電位
に接続するためのコンタクトホールの数を減らして、配
線の自由度を向上させると共に、ＭＯＳＦＥＴの基板電
位を安定させ、ＭＯＳＦＥＴで構成された部分の回路の
高速化を実現するものである。
出力兼用セルにおいて、ＭＯＳＦＥＴのウェル電位を固
定電位に接続するためのストッパー領域を入出力兼用セ
ル間で分離せず、チップ上の全ての入出力兼用セルで共
通の領域とすることにより、ストッパー領域を固定電位
に接続するためのコンタクトホールの数を減らして、配
線の自由度を向上させると共に、ＭＯＳＦＥＴの基板電
位を安定させ、ＭＯＳＦＥＴで構成された部分の回路の
高速化を実現するものである。
［従来の技術Ｊ
従来のゲートアレイＬＳＩの入出力兼用セルでは、第２
図（ａ）に示すような平面バクーン図が一般的である。
図（ａ）に示すような平面バクーン図が一般的である。
第２図（ａ）は、入出力兼用セルの一部分であり、この
入出力兼用セルｌは、第２図（ｂ）のチップ構成図で示
すとおり、チップ周辺に並べられて、ロジックを構成す
る基本セル領域１３とポンディングパッド１１とに接続
されている。
入出力兼用セルｌは、第２図（ｂ）のチップ構成図で示
すとおり、チップ周辺に並べられて、ロジックを構成す
る基本セル領域１３とポンディングパッド１１とに接続
されている。
第２図（ａ）において、ＰチャンネルＭＯ５ＦＥＴ（以
下ＰＭＯ５と称す）７の周辺には、Ｎ型ウェル領域を固
定電位に接続するためのＮ型ストッパー領域９が設けら
れ、半導体基板と第１層目の配線層を接続するためのコ
ンタクトホール５（以下コンタクトと称す）によって、
第１層目の配線層４に接続され、さらに、第１層目と第
２層目の配線層を接続するためのコンタクトホール６（
以下ホールと称す）によって、第三回の第１の固定電源
配線２に接続されている。ＮチャンネルＭＯ３ＦＥＴ
（以下ＮＭＯＳと称す）８においても同様で、Ｐ型スト
ッパー領域ｌＯは、コンタクト５とホール６によって第
２層目の第２の固定電源配、ＩＪｉ１３に接続されてい
る。
下ＰＭＯ５と称す）７の周辺には、Ｎ型ウェル領域を固
定電位に接続するためのＮ型ストッパー領域９が設けら
れ、半導体基板と第１層目の配線層を接続するためのコ
ンタクトホール５（以下コンタクトと称す）によって、
第１層目の配線層４に接続され、さらに、第１層目と第
２層目の配線層を接続するためのコンタクトホール６（
以下ホールと称す）によって、第三回の第１の固定電源
配線２に接続されている。ＮチャンネルＭＯ３ＦＥＴ
（以下ＮＭＯＳと称す）８においても同様で、Ｐ型スト
ッパー領域ｌＯは、コンタクト５とホール６によって第
２層目の第２の固定電源配、ＩＪｉ１３に接続されてい
る。
以下のように、各入出力セル内で、それぞれ独立にスト
ッパーが設けられ、ＭＯＳＦＥＴの基板電位が変動して
特性が劣化するのを防いでいる。
ッパーが設けられ、ＭＯＳＦＥＴの基板電位が変動して
特性が劣化するのを防いでいる。
〔発明が解決しようとする課題１
しかし、従来の技術では、個々の入出力兼用セルで、い
くつかのストッパー領域を固定電源に接続しなくてはな
らず、そのためのコンタクト及びホールの領域は、配線
に使えないという問題点があった。また、各入出力セル
ごとに、コンタクト及びホールの数や配置が異なるため
、充分なコンタクトあるいはホールが置けない入出力兼
用セルでは、ＭＯＳ Ｆ ＥＴの基板電位が変動して、
遅延時間を増大させ、ＬＳＩ全体の高速化を妨げるとい
う問題があった。
くつかのストッパー領域を固定電源に接続しなくてはな
らず、そのためのコンタクト及びホールの領域は、配線
に使えないという問題点があった。また、各入出力セル
ごとに、コンタクト及びホールの数や配置が異なるため
、充分なコンタクトあるいはホールが置けない入出力兼
用セルでは、ＭＯＳ Ｆ ＥＴの基板電位が変動して、
遅延時間を増大させ、ＬＳＩ全体の高速化を妨げるとい
う問題があった。
そこで本発明は、上述の問題点を解決するものであり、
その目的とするところは、入出力兼用セルの配線自由度
を向上させるとともに、より高速なゲートアレイＬＳＩ
を提供するところにある。
その目的とするところは、入出力兼用セルの配線自由度
を向上させるとともに、より高速なゲートアレイＬＳＩ
を提供するところにある。
［課題を解決するための手段］
本発明による半導体装置は、ゲートアレイＬＳＩの入出
力兼用セルにおいて、ＭＯＳＦＥＴのウェル電位を固定
電位に接続するためのストッパー領域が、ＬＳＩチップ
上のすべての入出力兼用セル間で共通に接続されている
事を特徴とする。
力兼用セルにおいて、ＭＯＳＦＥＴのウェル電位を固定
電位に接続するためのストッパー領域が、ＬＳＩチップ
上のすべての入出力兼用セル間で共通に接続されている
事を特徴とする。
以下に本発明の一実施例を説明する。
第１図（ａ）は、本発明の一実施例なる半導体装置を示
す平面パターン図である。第１図（ａ）は、第１図（ｂ
）のチップ構成図で示されている入出力兼用セルｌの一
部分である。
す平面パターン図である。第１図（ａ）は、第１図（ｂ
）のチップ構成図で示されている入出力兼用セルｌの一
部分である。
第１図（ａ）において、ＰＭＯ５領域７の周辺は、Ｎ形
ストッパー領域９で囲まれ、このストッパー領域はすべ
てのＰＭＯＳに共通に設けられて、隣接する入出力兼用
セル間でも接続されるようになっている。従って、配線
の通る頻度の少ない領域に、コンタクト５とホール６を
置いて、第２層目の第１の固定電源配線２に接続すれば
、入出力兼用セル内のすべてのＰＭＯＳの基板電位を安
定させることができる。ＮＭＯ５領域８についても同様
で、Ｐ型ストッパー領域ｌＯは、隣接する入出力兼用セ
ル間で途切れることの無いように設けられ、入出力セル
の配線の邪魔にならない所に、コンタクト５とホール６
を置いて、すべてのＮＭＯ３の基板電位を安定させてい
る。
ストッパー領域９で囲まれ、このストッパー領域はすべ
てのＰＭＯＳに共通に設けられて、隣接する入出力兼用
セル間でも接続されるようになっている。従って、配線
の通る頻度の少ない領域に、コンタクト５とホール６を
置いて、第２層目の第１の固定電源配線２に接続すれば
、入出力兼用セル内のすべてのＰＭＯＳの基板電位を安
定させることができる。ＮＭＯ５領域８についても同様
で、Ｐ型ストッパー領域ｌＯは、隣接する入出力兼用セ
ル間で途切れることの無いように設けられ、入出力セル
の配線の邪魔にならない所に、コンタクト５とホール６
を置いて、すべてのＮＭＯ３の基板電位を安定させてい
る。
チップ全体で見ると第１図（ｂ）のようになり、Ｐ型ス
トッパー領！！！ｌｏとＮ型ストッパー領域９は、すべ
ての入出力兼用セルで共通に接続されている。従って、
コンタクトとホールが配線の都合上、とれないセルがあ
っても、両側のセルで十分な数をとって基板電位を安定
させてやれば、そのセルの遅延時間の劣化を防ぐことが
出来る。
トッパー領！！！ｌｏとＮ型ストッパー領域９は、すべ
ての入出力兼用セルで共通に接続されている。従って、
コンタクトとホールが配線の都合上、とれないセルがあ
っても、両側のセルで十分な数をとって基板電位を安定
させてやれば、そのセルの遅延時間の劣化を防ぐことが
出来る。
［発明の効果］
以上述べたように本発明によれば、次のような効果が得
られる。
られる。
（１） 入出力兼用セル中の、ＭＯＳＦＥＴの基板電位
を固定電位に接続するためのストッパー領域が、チップ
上のすべての入出力兼用セル間で共通に接続されている
ため、セル間で基板電位に差がでることがな（、チップ
全体で基板電位を安定させ高速化を実現できるという効
果を有する。
を固定電位に接続するためのストッパー領域が、チップ
上のすべての入出力兼用セル間で共通に接続されている
ため、セル間で基板電位に差がでることがな（、チップ
全体で基板電位を安定させ高速化を実現できるという効
果を有する。
（２） ストッパー領域を、すべてのＰＭＯＳあるいは
ＮＭＯ３で共通に使えるため、固定電源配線に接続する
ためのコンタクトあるいはホールの数を減らすことがで
き配線の自由度が増すという効果を有する。
ＮＭＯ３で共通に使えるため、固定電源配線に接続する
ためのコンタクトあるいはホールの数を減らすことがで
き配線の自由度が増すという効果を有する。
第１図（ａ）は、本発明の一実施例を示すゲートアレイ
ＬＳＩの入出力兼用セルの一部分を示す平面パターン図
である。 第１図（ｂ）は、本発明の一実施例を示すゲートアレイ
ＬＳＩのチップ構成図である。 第２図（ａ）は、従来のゲートアレイＬＳＩの入出力兼
用セルの一部分を示す平面パターン図、第２図（ｂ）は
、従来のゲートアレイＬＳＩのチップ構成図である。 入出力兼用セル ２層目の第１の固定電源配線 ２層目の第２の固定電源配線 １層目の配線層 コンタクト ホール ＰＭＯＳ領域 ＮＭＯ５領域 Ｎ型ストッパー領域 １０ ・ １１ ・ １２ ・ １３ ・ ・Ｐ型ストッパー領域 ・ポンディングパッド ・ＬＳＩチップ ・基本セル領域 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）箋１０＜ｃ
ｘ＞ 第２０（α） Ｙ逸（ｂ）
ＬＳＩの入出力兼用セルの一部分を示す平面パターン図
である。 第１図（ｂ）は、本発明の一実施例を示すゲートアレイ
ＬＳＩのチップ構成図である。 第２図（ａ）は、従来のゲートアレイＬＳＩの入出力兼
用セルの一部分を示す平面パターン図、第２図（ｂ）は
、従来のゲートアレイＬＳＩのチップ構成図である。 入出力兼用セル ２層目の第１の固定電源配線 ２層目の第２の固定電源配線 １層目の配線層 コンタクト ホール ＰＭＯＳ領域 ＮＭＯ５領域 Ｎ型ストッパー領域 １０ ・ １１ ・ １２ ・ １３ ・ ・Ｐ型ストッパー領域 ・ポンディングパッド ・ＬＳＩチップ ・基本セル領域 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）箋１０＜ｃ
ｘ＞ 第２０（α） Ｙ逸（ｂ）
Claims (1)
- 絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）
を含むゲートアレイＬＳＩの入出力兼用セルにおいて、
絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）の
ウェル電位を固定電位に接続するためのストッパー領域
が、隣接する入出力兼用セル間で分離されていないこと
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2132268A JP2913766B2 (ja) | 1990-05-22 | 1990-05-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2132268A JP2913766B2 (ja) | 1990-05-22 | 1990-05-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0427160A true JPH0427160A (ja) | 1992-01-30 |
| JP2913766B2 JP2913766B2 (ja) | 1999-06-28 |
Family
ID=15077312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2132268A Expired - Fee Related JP2913766B2 (ja) | 1990-05-22 | 1990-05-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2913766B2 (ja) |
-
1990
- 1990-05-22 JP JP2132268A patent/JP2913766B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2913766B2 (ja) | 1999-06-28 |
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Legal Events
| Date | Code | Title | Description |
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Free format text: PAYMENT UNTIL: 20090416 Year of fee payment: 10 |
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Free format text: PAYMENT UNTIL: 20090416 Year of fee payment: 10 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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