JPH04271150A - 半導体装置用リードフレームの製造方法 - Google Patents
半導体装置用リードフレームの製造方法Info
- Publication number
- JPH04271150A JPH04271150A JP3290391A JP3290391A JPH04271150A JP H04271150 A JPH04271150 A JP H04271150A JP 3290391 A JP3290391 A JP 3290391A JP 3290391 A JP3290391 A JP 3290391A JP H04271150 A JPH04271150 A JP H04271150A
- Authority
- JP
- Japan
- Prior art keywords
- lead frame
- stage
- plating
- lead
- photoresist film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000007747 plating Methods 0.000 claims abstract description 63
- 239000011230 binding agent Substances 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims description 31
- 229920002120 photoresistant polymer Polymers 0.000 claims description 24
- 238000004080 punching Methods 0.000 claims description 3
- 238000003825 pressing Methods 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 31
- 238000005530 etching Methods 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 3
- 238000000465 moulding Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 238000005452 bending Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000012467 final product Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000000047 product Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000013067 intermediate product Substances 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 239000002335 surface treatment layer Substances 0.000 description 1
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
め要約のデータは記録されません。
Description
レームの製造方法に係り、特にリードフレームの表面に
めっき処理を施す方法に関する。
、リードフレームの素材板をプレス打抜き加工又はエッ
チング加工等によってリードフレームのパターンを成形
する工程から行われる。この工程では、半導体素子を搭
載するステージ及びその周りのインナリード及びアウタ
ーリードが成形され、ワイヤボンディングに備えてステ
ージの上面及びインナリードの先端に適切な金属組成の
めっきが施される。
インナリードやアウターリードのそれぞれの間隔は極め
て小さくなっている。これに伴い、メッキ等の表面処理
層も、インナリードの先端部の上面のワイヤボンディン
グの領域のみに絞り込むことが必要になってきた。
0−48250号公報に記載のように、インナリードの
先端の上面よりも狭い面積に金属めっきの層を形成する
方法がある。また、特開昭60−183756号公報に
は、所定の領域にめっき層が施されるように、めっきパ
ターンを形成したマスクを予め製作しておきこのマスク
をリードフレームに密着させてめっき処理する方法が開
示されている。これらの方法はいずれも、めっき領域の
位置を正確にしてワイヤボンディングの最適化を図ると
共に、不要なめっき液の消費を無くすことを目的とした
ものである。
どで形成したインナリードが細いものであると、その先
端部は曲げや捩じれ等の影響を受けやすい。このため、
めっき領域を確定するために高い精度の位置決め装置を
備えていても、実際の工程ではめっき領域が適正位置か
らずれてしまうことが多い。このため、後工程のワイヤ
ボンディングの際の、結線的中率の低下を招き、半導体
装置の生産性に大きな影響を及ぼす結果となっていた。
の精度を上げるために、たとえば特公平2−20149
号公報に記載のように、フォトレジスト膜を用いて部分
めっきする方法もある。図4はこの方法の工程を順に示
す概略図であり、その工程は次のとおりである。
の素材となる金属板50に対し、同図の(b)のように
金属板50の表面に第1フォトレジスト膜51を塗布す
る。次いで、この第1フォトレジスト膜51を露光し、
リードフレームのステージ及びインナリードの先端部に
相当する部分のみに同図(c)のようにそれぞれ露出部
52,53を開けてフォトレジストパターンを金属板5
0の表面に形成する。そして、図の(d)の工程ではこ
れらの露出部52,53に金属のめっき層54を施し、
更に図の(e)に示すようにこのめっき層54を残して
その周りの第1フォトレジスト膜51を除去する。
、製造しようとするリードフレームのステージの全面及
びインナリードの先端部にのみめっき層54が施される
。そして、これらのめっき層54の位置は露出部52,
53によってのみ決められるので、これらの露出52,
53のパターンを造る精度さえ高ければ、最適なめっき
層54の形成が可能となる。
ーンを造るには、更にエッチング用の第2フォトレジス
ト膜55を図の(f)のように金属板50の表面に塗布
し、その後図の(g)のようにこの第2フォトレジスト
膜55にリードフレームのパターンを形成できるように
露光部56,57を開ける。なお、露光部56は製造す
るリードフレームのステージの周りを囲むキャビティ部
分に相当し、一方の露光部57は各インナリードの間の
隙間に相当している。このような第2フォトレジスト膜
55のパターンを利用してエッチング処理すると、図の
(h)に示すように露光部56,57部分の金属板50
が除去され、リードフレームのパターンが形成される。 そして、第2フォトレジスト膜55を除去すれば、図の
(i)に示すようにステージ1の全面とインナリード2
の先端の上面にのみめっき層54が形成されたものが製
品として得られる。
ば、エッチング加工よりも前の段階で、成形するリード
フレームのパターンに合わせた領域にめっき処理を施す
ので、特にインナリード2の先端でのめっき層54の位
置ずれを生じることはない。そして、めっき液がインナ
リード2の先端部の周面等に溢れて付着するようなこと
もなく、インナリード2どうしの距離が小さくても短絡
等の障害がなくなる。
ームのパターンを成形するエッチング処理を行うので、
それぞれの処理の段階でフォトレジスト膜の塗布及びフ
ォトレジストパターンの形成が必要となる。このため、
工程数が増加すると共にハンドリングの際のリードフレ
ームの損傷の度合いも大きくなるので、生産性の向上に
は限界がある。
やプレス加工によってステージ1やインナリード2を形
成するので、この形成の過程でめっき層54が剥がれや
すい。このため、めっきを余分に施したりすることが必
要なるが、この余分なめっきが最終段階でインナリード
2の先端部の周面にバリとなって付着してしまう。した
がって、多ピン化傾向にあるリードフレームの製造に際
しては、このようなバリの発生は短絡等の障害を引き起
こす結果を招く。
ジ及びインナリードの先端部へのめっき処理が高い精度
で行えるようにし、製品精度の向上及び多ピン化傾向の
半導体装置の製造に対応できるようにすることにある。
ンナリード及びアウターリード等のパターンを成形し、
更に前記ステージ及びインナリードの先端部にワイヤボ
ンディング等のためのめっき層を形成するリードフレー
ムの製造方法であって、前記リードフレームのパターン
成形時に、前記ステージの周面に沿って走り前記インナ
リードの先端部どうしを一体化するバインダーを成形し
、以降の工程を、前記リードフレームの表面にフォトレ
ジスト膜を形成する工程と、前記フォトレジスト膜をめ
っき領域に合わせて露光除去する工程と、前記除去され
たフォトレジスト膜からの前記ステージ及びインナリー
ドの先端部の表面にめっき層を施す工程と、このめっき
層の処理後に前記フォトレジスト膜を剥離除去する工程
と、前記バインダーをプレス加工によって打抜き除去す
る工程の順に行うことを特徴とする。
ではバインダーによってそれぞれが拘束し合っているの
で、インナリードの先端は自由端とならない。このため
、リードフレームのパターンの成形の段階でインナリー
ドをステージから分離したものに比べると、インナリー
ドはその先端部を含めて位置が固定されたものとなり、
曲げや捩じり変形等の影響を受けない。したがって、フ
ォトレジスト膜をめっき処理面に合わせて露光するとき
、インナリードの先端の上面から位置ずれを伴うことな
く露出面が得られる。その結果、この露出面に合わせて
めっき層が形成されるので、インナリードの先端部には
正しい位置に正しい広さのめっき層が得られるものとな
る。
ームのインナリード及びステージにめっき処理を施した
後の中間製品を示す平面図である。
薄肉の金属板を素材としてリードフレームLのパターン
がエッチング又はプレス加工によって成形されている。 このパターンは、一般的なリードフレームと同様に、半
導体素子を搭載するステージ1を中央に形成し、その周
りに多数のインナリード2を設けたものである。そして
、これらのインナリード2の周りにはタイバー3を介し
て多数のアウターリード4を形成している。
1に搭載した半導体素子とワイヤボンディングするため
、ステージ1の周りから切り離したパターンとする必要
がある。このため、従来ではステージ1からインナリー
ド2を切り離すようにエッチングやプレス加工が施され
ていた。また、図4の従来例で示したように、めっき処
理の後に同様にインナリード2をステージ1から分離す
る加工方法とすることもある。
レームLのパターンを成形するときに、インナリード2
の先端をステージ1からは分離するが、各インナリード
2の先端部を互いに連結し合ったものとして成形する。 図2は図1においてAで示す円の中の部分を拡大して示
すものであり、インナリード2の先端とステージ1の周
囲との間には、このステージ1の周囲に沿って走るバイ
ンダー5が形成されている。バインダー5はリードフレ
ームLの成形のときにインナリード2側に一体となるよ
うに設けたものであり、各インナリード2の先端との間
を連結帯5aによって一体化している。この連結帯5a
はインナリード2の先端部の幅よりも小さく、先端部の
ほぼ中央部でインナリード2側に合体した平面形状を持
つ。
リードフレームLをエッチング又はプレス加工した後に
、ステージ1の上面及びインナリード2の先端部の上面
にワイヤボンディングのためのめっきを施す。そして、
めっき処理後にバインダー5を除去し、リードフレーム
4の最終製品を得る。図3はこの工程を示すもので、順
に説明する。
、ステージ1の周りにバインダー5を設けたリードフレ
ームLのパターンとした状態を示している。そして、こ
のようなバインダー5を持つパターンに対して、めっき
処理面を形成するためのフォトレジスト膜6が全面に塗
布される(図3の(b))。次いで、めっき処理面のパ
ターンを予め形成したフォトマスクプレート(図示せず
)等を利用し、ステージ1の全面及びインナリード2の
先端部のみを露光させ、それぞれに露出面1a,2aを
形成する(図3の(c))。
る露出面2aは、インナリード2の先端部の上面を幅方
向の全体を含む大きさを持つようにする。すなわち、イ
ンナリード2の先端部は、その最先端部分から幅方向の
両サイドまでの上面の全体がきっちりとめっき処理面と
なる。
ードフレームLをめっき層に浸漬し、これらの露出面1
a,2aに図の(d)に示すようにめっき層7,8を形
成する。そして、このめっき層7,8の形成後には、フ
ォトレジスト膜6を除去して図の(e)に示すようにめ
っき層7,8のみがそれぞれステージ1及びインナリー
ド2の先端に一体化されたものとなる。これまでの過程
で、リードフレームLの必要な部分にめっき層7,8が
形成され、最終製品を得るためにめっき工程からプレス
工程に移行する。
先端部どうしを連結し合っているバインダー5がその連
結帯5aを含めて打抜き除去される。この除去によって
、図の(f)に示すようにインナリード2はそれぞれが
独立したものとなり、通常のリードフレームと同様なパ
ターンを持つ最終製品が得られる。
ターンの成形において、各インナリード2の先端部はバ
インダー5によって連結されているので、インナリード
2の先端は自由端とはならない。このため、フォトマス
クプレートによって露出面1a,2aを形成するとき、
リードフレームLに対するこのフォトマスクプレートが
正しく位置決めされてさえいれば、露出面1a,2aが
その本来の位置からずれることはない。すなわち、イン
ナリード2の先端部は互いに拘束し合ってそれぞれが変
位することがないので、フォトマスクプレートの開口部
をきっちりと合わせて正確な位置に露出面1a,2aを
形成することができる。このため、めっき工程において
、たとえばインナリード2aの先端の上面に部分的にし
かめっき層8ができなかったり、インナリード2の先端
部の周壁にめっき液が垂れて付着するようなこともない
。したがって、めっき層8はインナリード2の先端の上
面の全幅に形成され、ワイヤボンディングの際の的中率
が低下することはない。また、インナリード2の先端部
の周壁にめっき液のバリが発生しないので、多ピン系の
リードフレームの製造にも最適となる。
形成するときにはインナリードをバインダーによって固
定的に支持されているので、めっき層を正しい位置に形
成できると共にインナリードの周壁にバリを生じること
もなくなる。このため、多ピン化に伴うインナリードの
先端が細く且つインナリードの間の隙間が微小であって
も、良好なめっき層が得られ、ワイヤボンディングの際
の的中率の向上が可能となる。
インナリードの先端に施したときのリードフレームの要
部を示す平面図である。
バインダー部分を示す詳細図である。
ードフレームの成形からめっき処理及びバインダーの除
去までの工程を示す概略図である。
図である。
Claims (1)
- 【請求項1】 ステージ,インナリード及びアウター
リード等のパターンを成形し、更に前記ステージ及びイ
ンナリードの先端部にワイヤボンディング等のためのめ
っき層を形成するリードフレームの製造方法であって、
前記リードフレームのパターン成形時に、前記ステージ
の周面に沿って走り前記インナリードの先端部どうしを
一体化するバインダーを成形し、以降の工程を、前記リ
ードフレームの表面にフォトレジスト膜を形成する工程
と、前記フォトレジスト膜をめっき領域に合わせて露光
除去する工程と、前記除去されたフォトレジスト膜から
の前記ステージ及びインナリードの先端部の表面にめっ
き層を施す工程と、このめっき層の処理後に前記フォト
レジスト膜を剥離除去する工程と、前記バインダーをプ
レス加工によって打抜き除去する工程の順に行うことを
特徴とする半導体装置用リードフレームの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3032903A JP2539548B2 (ja) | 1991-02-27 | 1991-02-27 | 半導体装置用リ―ドフレ―ムの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3032903A JP2539548B2 (ja) | 1991-02-27 | 1991-02-27 | 半導体装置用リ―ドフレ―ムの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04271150A true JPH04271150A (ja) | 1992-09-28 |
JP2539548B2 JP2539548B2 (ja) | 1996-10-02 |
Family
ID=12371858
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3032903A Expired - Lifetime JP2539548B2 (ja) | 1991-02-27 | 1991-02-27 | 半導体装置用リ―ドフレ―ムの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2539548B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014099536A (ja) * | 2012-11-15 | 2014-05-29 | Dainippon Printing Co Ltd | リードフレームの製造方法、半導体装置の製造方法、リードフレーム基材、および半導体装置 |
CN108364873A (zh) * | 2017-01-17 | 2018-08-03 | 株式会社三井高科技 | 引线框的制造方法和引线框 |
-
1991
- 1991-02-27 JP JP3032903A patent/JP2539548B2/ja not_active Expired - Lifetime
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014099536A (ja) * | 2012-11-15 | 2014-05-29 | Dainippon Printing Co Ltd | リードフレームの製造方法、半導体装置の製造方法、リードフレーム基材、および半導体装置 |
CN108364873A (zh) * | 2017-01-17 | 2018-08-03 | 株式会社三井高科技 | 引线框的制造方法和引线框 |
CN108364873B (zh) * | 2017-01-17 | 2023-07-07 | 株式会社三井高科技 | 引线框的制造方法和引线框 |
Also Published As
Publication number | Publication date |
---|---|
JP2539548B2 (ja) | 1996-10-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH04271150A (ja) | 半導体装置用リードフレームの製造方法 | |
JP2632456B2 (ja) | リードフレームの製造方法 | |
JP2011181964A (ja) | リードフレーム及びその製造方法 | |
JPH05102364A (ja) | 電子部品用リードフレームの製造方法 | |
JP2524645B2 (ja) | リ―ドフレ―ムおよびその製造方法 | |
JPH02210854A (ja) | 半導体装置に用いるリードフレームの製造方法 | |
KR100243370B1 (ko) | 반도체 리드 프레임의 제조 방법 | |
JPH0222851A (ja) | 半導体装置用リードフレームおよびその製造方法 | |
JPS6248053A (ja) | 半導体装置用リ−ドフレ−ムの製造方法 | |
JPH09219486A (ja) | リードフレーム | |
JP2704128B2 (ja) | 半導体装置用リードフレームおよびその製造方法 | |
JP2632464B2 (ja) | リードフレームの製造方法 | |
JPH0831549B2 (ja) | 部分メッキ付リードフレームの製造方法 | |
JPH08227959A (ja) | リードフレームとその製造方法 | |
JPH01147848A (ja) | Ic用リードフレームの製造方法 | |
JP2637175B2 (ja) | 半導体用多ピンリードフレームの製造方法 | |
JPS6143455A (ja) | リ−ドフレ−ムの製造方法 | |
JPH03161960A (ja) | 集積回路用リードフレームおよびその製造方法 | |
JPH02228052A (ja) | 半導体装置用リードフレームの製造方法 | |
JP3449047B2 (ja) | リードフレーム構造体 | |
KR100379094B1 (ko) | 반도체패키지용 리드프레임의 구조 및 그 제조방법 | |
KR0170229B1 (ko) | 엘오씨용 리드 프레임의 제조방법 | |
JPH07202098A (ja) | リードフレームおよびその製造方法 | |
JPH05190719A (ja) | 多ピンリードフレームの製造方法 | |
JPH0864751A (ja) | リードフレームの製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080708 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080708 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090708 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090708 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100708 Year of fee payment: 14 |