JPH04267373A - 高逆電圧用半導体デバイス - Google Patents
高逆電圧用半導体デバイスInfo
- Publication number
- JPH04267373A JPH04267373A JP3321042A JP32104291A JPH04267373A JP H04267373 A JPH04267373 A JP H04267373A JP 3321042 A JP3321042 A JP 3321042A JP 32104291 A JP32104291 A JP 32104291A JP H04267373 A JPH04267373 A JP H04267373A
- Authority
- JP
- Japan
- Prior art keywords
- region
- planar
- edge
- conductivity type
- magnetoresistive element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 230000001681 protective effect Effects 0.000 claims description 11
- 230000005684 electric field Effects 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000002968 anti-fracture Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Bipolar Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、第１導電型の第１領域
及びこの領域に配置された少なくとも１個の、第２導電
型のプレーナ領域を有する半導体基体、このプレーナ領
域と電気的に接続されておりまた半導体基体の縁の方向
に延びている少なくとも１個の磁気抵抗素子及び半導体
基体の縁部におけるチャネルストッパを有する半導体デ
バイスに関する。
及びこの領域に配置された少なくとも１個の、第２導電
型のプレーナ領域を有する半導体基体、このプレーナ領
域と電気的に接続されておりまた半導体基体の縁の方向
に延びている少なくとも１個の磁気抵抗素子及び半導体
基体の縁部におけるチャネルストッパを有する半導体デ
バイスに関する。
【０００２】
【従来の技術】この種の半導体デバイスは例えばドイツ
連邦共和国特許出願公開第３２２０２５０号明細書に記
載されている。この半導体デバイスのプレーナ領域は、
半導体デバイスの縁に向かって延びている磁気抵抗素子
と接続されている。周知の通り半導体基体の表面におけ
る電界強度はこの磁気抵抗素子と比較可能であり、これ
により全体的に逆電圧を高めることができる。
連邦共和国特許出願公開第３２２０２５０号明細書に記
載されている。この半導体デバイスのプレーナ領域は、
半導体デバイスの縁に向かって延びている磁気抵抗素子
と接続されている。周知の通り半導体基体の表面におけ
る電界強度はこの磁気抵抗素子と比較可能であり、これ
により全体的に逆電圧を高めることができる。
【０００３】前記の文献によれば、プレーナ領域と半導
体基体の縁との間に、それぞれ磁気抵抗素子と電気的に
接続されている少なくとも１個の保護領域を配置するこ
とによって、この逆電圧を更に高めることができる。こ
の磁気抵抗素子も同様に半導体基体の縁方向に延びてい
る。前記の各磁気抵抗素子が半導体基体の縁に向かって
半導体基体からの間隔を増すことによって、その耐破壊
強度は一層改善することができる。これは、複数個の上
下に重ねてまた位置をずらして配置され表面に対して平
行である磁気抵抗素子を階段状に構成するか又は組み合
わせることによっても得ることができる。
体基体の縁との間に、それぞれ磁気抵抗素子と電気的に
接続されている少なくとも１個の保護領域を配置するこ
とによって、この逆電圧を更に高めることができる。こ
の磁気抵抗素子も同様に半導体基体の縁方向に延びてい
る。前記の各磁気抵抗素子が半導体基体の縁に向かって
半導体基体からの間隔を増すことによって、その耐破壊
強度は一層改善することができる。これは、複数個の上
下に重ねてまた位置をずらして配置され表面に対して平
行である磁気抵抗素子を階段状に構成するか又は組み合
わせることによっても得ることができる。
【０００４】
【発明が解決しようとする課題】本発明の課題は、僅か
な費用でその逆電圧を一層高めることができるように、
冒頭に記載した形式の半導体デバイスを構成することに
ある。
な費用でその逆電圧を一層高めることができるように、
冒頭に記載した形式の半導体デバイスを構成することに
ある。
【０００５】
【課題を解決するための手段】この課題は、第１領域の
表面のプレーナ領域以外の箇所に、第１領域よりも高い
導電率を有する第１導電型の範囲を構成することによっ
て解決される。
表面のプレーナ領域以外の箇所に、第１領域よりも高い
導電率を有する第１導電型の範囲を構成することによっ
て解決される。
【０００６】本発明の実施態様は請求項２以下に記載さ
れている。
れている。
【０００７】
【実施例】次に本発明を図面との関連において２つの実
施例に基づき更に詳述する。
施例に基づき更に詳述する。
【０００８】図１には垂直型パワーＭＯＳＦＥＴが示さ
れている。このＭＯＳＦＥＴは、弱くｎドープされた第
１領域２が隣接している強くｎドープされた基板１を有
する半導体基体を有する。第１領域２の表面には強くｐ
ドープされたプレーナ領域３が埋め込まれている。これ
はパワーＭＯＳＦＥＴのゲート領域として使用される。 プレーナ領域３には、パワーＭＯＳＦＥＴのソース領域
であるｎドープされた領域４が埋め込まれている。しか
し本発明にとってこの領域は重要なものではない。
れている。このＭＯＳＦＥＴは、弱くｎドープされた第
１領域２が隣接している強くｎドープされた基板１を有
する半導体基体を有する。第１領域２の表面には強くｐ
ドープされたプレーナ領域３が埋め込まれている。これ
はパワーＭＯＳＦＥＴのゲート領域として使用される。 プレーナ領域３には、パワーＭＯＳＦＥＴのソース領域
であるｎドープされた領域４が埋め込まれている。しか
し本発明にとってこの領域は重要なものではない。
【０００９】プレーナ領域３は、半導体基体の縁１６の
方向に延びている磁気抵抗素子５と電気的に接続されて
いる。磁気抵抗素子５は絶縁層８上に配置されている。 この磁気抵抗素子５はその下に存在するゲート電極６と
電気的に接続されている。ゲート電極６はパワーＭＯＳ
ＦＥＴを制御するのに役立つと同時に、界磁極としても
使用される。磁気抵抗素子５及びゲート電極６は、互い
に電気的に接続することにより、半導体基体の縁１６に
向かって半導体基体の表面からの間隔が大きくなる唯一
の磁気抵抗素子として作用する。
方向に延びている磁気抵抗素子５と電気的に接続されて
いる。磁気抵抗素子５は絶縁層８上に配置されている。 この磁気抵抗素子５はその下に存在するゲート電極６と
電気的に接続されている。ゲート電極６はパワーＭＯＳ
ＦＥＴを制御するのに役立つと同時に、界磁極としても
使用される。磁気抵抗素子５及びゲート電極６は、互い
に電気的に接続することにより、半導体基体の縁１６に
向かって半導体基体の表面からの間隔が大きくなる唯一
の磁気抵抗素子として作用する。
【００１０】第１領域２はその表面に、第１領域２と同
じ導電型ではあるが、それよりも強くドープされた範囲
９を有する。この範囲９は半導体基体の縁１６からゲー
ト電極６の下方にまで延びている。しかしこの範囲９は
、ゲート電極６の低い方の部分の下方で不当に高い電界
強度を生じない場合には、プレーナ領域３に接していて
もよい。また範囲９は半導体基体の縁１６にまで達する
ことは絶対条件ではなく、チャネルストッパ７の下方で
終わっていてもよい。
じ導電型ではあるが、それよりも強くドープされた範囲
９を有する。この範囲９は半導体基体の縁１６からゲー
ト電極６の下方にまで延びている。しかしこの範囲９は
、ゲート電極６の低い方の部分の下方で不当に高い電界
強度を生じない場合には、プレーナ領域３に接していて
もよい。また範囲９は半導体基体の縁１６にまで達する
ことは絶対条件ではなく、チャネルストッパ７の下方で
終わっていてもよい。
【００１１】範囲９の作用は、半導体基体の表面におけ
る電界強度を均等化することにある。これにより電界強
度のピークはチャネルストッパ７の下方で解消され、一
層高い逆電圧が得られる。
る電界強度を均等化することにある。これにより電界強
度のピークはチャネルストッパ７の下方で解消され、一
層高い逆電圧が得られる。
【００１２】この範囲９は例えば砒素を注入することに
よって得ることができる。砒素を他の領域への必要な工
程の前に注入した場合、この範囲９はデバイスの完成状
態で例えば０．５μｍの厚さを有する。その表面電荷は
第１領域２のドーピングによって影響される。これは領
域２の抵抗率が６０Ω／ｃｍの場合、１．２×１０１２
／ｃｍ２の値で逆電圧に対する最適値を提供する。抵抗
率８０Ω／ｃｍの場合、 ２×１０１２／ｃｍ２ より
も大きい表面電荷で最適である。抵抗率がこれよりも高
い場合上限値４×１０１２／ｃｍ２ が意義があると思
われる。
よって得ることができる。砒素を他の領域への必要な工
程の前に注入した場合、この範囲９はデバイスの完成状
態で例えば０．５μｍの厚さを有する。その表面電荷は
第１領域２のドーピングによって影響される。これは領
域２の抵抗率が６０Ω／ｃｍの場合、１．２×１０１２
／ｃｍ２の値で逆電圧に対する最適値を提供する。抵抗
率８０Ω／ｃｍの場合、 ２×１０１２／ｃｍ２ より
も大きい表面電荷で最適である。抵抗率がこれよりも高
い場合上限値４×１０１２／ｃｍ２ が意義があると思
われる。
【００１３】図２による実施例は、プレーナ領域３と縁
１６との間に強くｐドープされた保護領域１０が配置さ
れていることにより図１による実施例とは著しく異なっ
ている。この保護領域１０は多くの場合保護リングの形
で使用される。範囲９は保護領域１０に接しており、ま
た保護領域１０は磁気抵抗素子５と重なっている。プレ
ーナ領域３に向かい合う側で範囲９は、図１との関連に
おいて説明したようにプレーナ領域３にまで達していて
もよい。保護領域１０は、半導体基体の縁１６に向かっ
て延びているもう１つの磁気抵抗素子１４と電気的に接
続されている。この磁気抵抗素子１４には、有利にはゲ
ート電極６と同一に構成されている別の磁気抵抗素子１
３が電気的に接続されている。両磁気抵抗素子１３、１
４は一緒になって、半導体基体の縁１６に向かって半導
体基体の表面からの間隔が大きくなる唯一の磁気抵抗素
子の作用を有する。磁気抵抗素子１４は絶縁層１２上に
配置されている。しかし磁気抵抗素子１３は本発明にと
っては重要なものではない。
１６との間に強くｐドープされた保護領域１０が配置さ
れていることにより図１による実施例とは著しく異なっ
ている。この保護領域１０は多くの場合保護リングの形
で使用される。範囲９は保護領域１０に接しており、ま
た保護領域１０は磁気抵抗素子５と重なっている。プレ
ーナ領域３に向かい合う側で範囲９は、図１との関連に
おいて説明したようにプレーナ領域３にまで達していて
もよい。保護領域１０は、半導体基体の縁１６に向かっ
て延びているもう１つの磁気抵抗素子１４と電気的に接
続されている。この磁気抵抗素子１４には、有利にはゲ
ート電極６と同一に構成されている別の磁気抵抗素子１
３が電気的に接続されている。両磁気抵抗素子１３、１
４は一緒になって、半導体基体の縁１６に向かって半導
体基体の表面からの間隔が大きくなる唯一の磁気抵抗素
子の作用を有する。磁気抵抗素子１４は絶縁層１２上に
配置されている。しかし磁気抵抗素子１３は本発明にと
っては重要なものではない。
【００１４】保護領域１０と半導体基体の縁１６との間
で第２領域２の表面にはもう１つの範囲１５が配置され
ている。これは領域２よりも高いドーピング濃度を有し
、またそれと同じ導電型からなる。範囲１５は図１の実
施例における範囲９と同様に表面の電界強度を均等化す
るために使用される。
で第２領域２の表面にはもう１つの範囲１５が配置され
ている。これは領域２よりも高いドーピング濃度を有し
、またそれと同じ導電型からなる。範囲１５は図１の実
施例における範囲９と同様に表面の電界強度を均等化す
るために使用される。
【００１５】プレーナ領域３及び保護領域１０は磁気抵
抗素子５と一緒にｐチャネル横方向ＭＯＳＦＥＴを構成
し、この場合ソース端子及びゲート端子は互いに電気的
に接続されている。保護領域１０とプレーナ領域３との
間の半導体基体の表面における破壊電圧はこのＭＯＳＦ
ＥＴのカットオフ電圧によって限定することができる。 範囲９による表面でのキャリヤ濃度の増大はＭＯＳＦＥ
Ｔのカットオフ電圧、従って破壊強度を高める。
抗素子５と一緒にｐチャネル横方向ＭＯＳＦＥＴを構成
し、この場合ソース端子及びゲート端子は互いに電気的
に接続されている。保護領域１０とプレーナ領域３との
間の半導体基体の表面における破壊電圧はこのＭＯＳＦ
ＥＴのカットオフ電圧によって限定することができる。 範囲９による表面でのキャリヤ濃度の増大はＭＯＳＦＥ
Ｔのカットオフ電圧、従って破壊強度を高める。
【００１６】平坦に構成された半導体デバイスの逆電圧
は本発明によって明らかに高めることができる。この上
昇は半導体基体の表面に対して平坦な磁気抵抗素子を使
用する際にも得ることができる。図２による実施例で示
した唯一の保護領域１０の代わりに、プレーナ領域３と
縁１６との間に複数個の保護領域を配置することもでき
る。次いでこれをそれぞれ磁気抵抗素子を用いて前記の
ように接触化するが、この場合その内側の保護領域は隣
接する外側保護領域と重なる。これにより各保護領域間
には領域２の表面で再び前記範囲の１つが存在すること
になる。各実施例は垂直型パワーＭＯＳＦＥＴを示して
いる。しかし本発明はバイポーラトランジスタ又はＩＧ
ＢＴ（絶縁ゲートバイポーラトランジスタ）に対しても
同様に良好に使用することができる。バイポーラトラン
ジスタの場合ゲート電極６は機能を有さず、単に磁気抵
抗素子として利用するだけである。この場合領域３はベ
ース領域であり、領域４はエミッタ領域である。バイポ
ーラトランジスタを制御するため、領域３はベース端子
を有する。
は本発明によって明らかに高めることができる。この上
昇は半導体基体の表面に対して平坦な磁気抵抗素子を使
用する際にも得ることができる。図２による実施例で示
した唯一の保護領域１０の代わりに、プレーナ領域３と
縁１６との間に複数個の保護領域を配置することもでき
る。次いでこれをそれぞれ磁気抵抗素子を用いて前記の
ように接触化するが、この場合その内側の保護領域は隣
接する外側保護領域と重なる。これにより各保護領域間
には領域２の表面で再び前記範囲の１つが存在すること
になる。各実施例は垂直型パワーＭＯＳＦＥＴを示して
いる。しかし本発明はバイポーラトランジスタ又はＩＧ
ＢＴ（絶縁ゲートバイポーラトランジスタ）に対しても
同様に良好に使用することができる。バイポーラトラン
ジスタの場合ゲート電極６は機能を有さず、単に磁気抵
抗素子として利用するだけである。この場合領域３はベ
ース領域であり、領域４はエミッタ領域である。バイポ
ーラトランジスタを制御するため、領域３はベース端子
を有する。
【図１】本発明の一実施例を示す垂直型パワーＭＯＳＦ
ＥＴの略示横断面図。
ＥＴの略示横断面図。
【図２】プレーナ領域と縁との間に強くｐドープされた
保護領域が配置されている垂直型パワーＭＯＳＦＥＴの
略示横断面図。
保護領域が配置されている垂直型パワーＭＯＳＦＥＴの
略示横断面図。
１ 基板
２ 第１領域
３ プレーナ領域
４ ｎドープ領域
５ 磁気抵抗素子
６ ゲート電極
７ チャネルストッパ
８ 絶縁層
９ 第１導電型の範囲
１０ 保護領域
１２ 絶縁層
１３、１４ 磁気抵抗素子
１５ 第１導電型の範囲
１６ 半導体基体の縁
Claims (3)
- 【請求項１】 第１導電型の第１領域（２）及びこの
領域に配置された少なくとも１個の第２導電型のプレー
ナ領域（３）を有する半導体基体、このプレーナ領域と
電気的に接続されておりまた半導体基体の縁（１６）の
方向に延びている少なくとも１個の磁気抵抗素子（５）
及び半導体基体の縁部におけるチャネルストッパ（７）
を有する半導体デバイスにおいて、第１領域（２）の表
面のプレーナ領域（３）以外の箇所に、第１領域（２）
よりも高い導電率を有する第１導電型の範囲（９）が構
成されていることを特徴とする高逆電圧用半導体デバイ
ス。 - 【請求項２】 第１導電型の範囲（９）がチャネルス
トッパ（７）から磁気抵抗素子（５）の下方にまで延び
ていることを特徴とする請求項１記載の半導体デバイス
。 - 【請求項３】 第１導電型の第１領域（２）及びこの
領域に配置された少なくとも１個の第２導電型のプレー
ナ領域（３）を有する半導体基体、このプレーナ領域と
電気的に接続されておりまた半導体基体の縁（１６）の
方向に延びている少なくとも１個の磁気抵抗素子（５）
、及び半導体基体の縁部におけるチャネルストッパ（７
）、プレーナ領域（３）と縁（１６）との間で第１領域
（２）内に配置された少なくとも１個の第２導電型のプ
レーナ保護領域（１０）、この保護領域と電気的に接続
されておりまた半導体基体の縁（１６）に向かって延び
ている少なくとも１個の磁気抵抗素子（１４）を有する
半導体デバイスにおいて、第１領域（２）の表面の保護
領域（１０）及びプレーナ領域（３）以外の箇所に、第
１領域（２）よりも高い導電率を有する第１導電型の範
囲（９、１５）が構成されていることを特徴とする高逆
電圧用半導体デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| AT90121644.0 | 1990-11-12 | ||
| EP90121644A EP0485648B1 (de) | 1990-11-12 | 1990-11-12 | Halbleiterbauelement für hohe Sperrspannung |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04267373A true JPH04267373A (ja) | 1992-09-22 |
| JP3328305B2 JP3328305B2 (ja) | 2002-09-24 |
Family
ID=8204712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32104291A Expired - Lifetime JP3328305B2 (ja) | 1990-11-12 | 1991-11-08 | 高逆電圧用半導体デバイス |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5298789A (ja) |
| EP (1) | EP0485648B1 (ja) |
| JP (1) | JP3328305B2 (ja) |
| DE (1) | DE59009155D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005129947A (ja) * | 2003-10-24 | 2005-05-19 | Infineon Technologies Ag | 薄膜抵抗器を含むモノリシック集積回路およびその製造方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4117959A1 (de) * | 1991-05-31 | 1992-12-03 | Bosch Gmbh Robert | Halbleiteranordnung mit p-n-uebergang und zugeordneter elektrodenanordnung |
| US5349223A (en) * | 1993-12-14 | 1994-09-20 | Xerox Corporation | High current high voltage vertical PMOS in ultra high voltage CMOS |
| DE4410354C2 (de) * | 1994-03-25 | 1996-02-15 | Semikron Elektronik Gmbh | Leistungshalbleiterbauelement |
| EP0925610A1 (de) * | 1996-07-16 | 1999-06-30 | Siemens Aktiengesellschaft | Halbleiterbauelement mit einer steuerelektrode zur modulation der leitfähigkeit eines kanalbereichs unter verwendung einer feldplattenstruktur |
| DE19923520C1 (de) * | 1999-05-21 | 2000-11-23 | Siemens Ag | Randstruktur für Halbleiterbauelemente |
| DE10147307A1 (de) * | 2001-09-26 | 2003-04-24 | Infineon Technologies Ag | IGBT mit integriertem Freilaufelement |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL6904619A (ja) * | 1969-03-25 | 1970-09-29 | ||
| JPS56131954A (en) * | 1980-03-19 | 1981-10-15 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device |
| DE3141203A1 (de) * | 1981-10-16 | 1983-04-28 | Siemens AG, 1000 Berlin und 8000 München | Planares halbleiterbauelement |
| DE3220250A1 (de) * | 1982-05-28 | 1983-12-01 | Siemens AG, 1000 Berlin und 8000 München | Halbleiterbauelement mit planarstruktur |
| US4713681A (en) * | 1985-05-31 | 1987-12-15 | Harris Corporation | Structure for high breakdown PN diode with relatively high surface doping |
| US4825278A (en) * | 1985-10-17 | 1989-04-25 | American Telephone And Telegraph Company At&T Bell Laboratories | Radiation hardened semiconductor devices |
| JPS62132358A (ja) * | 1985-12-04 | 1987-06-15 | Nec Corp | プレ−ナ型半導体装置 |
-
1990
- 1990-11-12 EP EP90121644A patent/EP0485648B1/de not_active Expired - Lifetime
- 1990-11-12 DE DE59009155T patent/DE59009155D1/de not_active Expired - Lifetime
-
1991
- 1991-10-29 US US07/783,812 patent/US5298789A/en not_active Expired - Lifetime
- 1991-11-08 JP JP32104291A patent/JP3328305B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005129947A (ja) * | 2003-10-24 | 2005-05-19 | Infineon Technologies Ag | 薄膜抵抗器を含むモノリシック集積回路およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0485648A1 (de) | 1992-05-20 |
| JP3328305B2 (ja) | 2002-09-24 |
| EP0485648B1 (de) | 1995-05-24 |
| US5298789A (en) | 1994-03-29 |
| DE59009155D1 (de) | 1995-06-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11749675B2 (en) | Semiconductor device | |
| EP1053567B1 (en) | Lateral thin-film silicon-on-insulator (soi) jfet device | |
| JP3911566B2 (ja) | Ｍｏｓ型半導体装置 | |
| US5723890A (en) | MOS type semiconductor device | |
| JP4526179B2 (ja) | 半導体装置 | |
| JP3721172B2 (ja) | 半導体装置 | |
| JP3602751B2 (ja) | 高耐圧半導体装置 | |
| KR100194661B1 (ko) | 전력용 트랜지스터 | |
| KR20010090598A (ko) | 드레인 확장 영역을 갖는 횡형 박막 실리콘 온절연체(ｓｏｉ) ｐｍｏｓ 디바이스 | |
| JP2002094063A (ja) | 半導体装置 | |
| KR101807334B1 (ko) | 멀티 소오스 jfet 디바이스 | |
| JPH04251983A (ja) | 半導体装置 | |
| CN107256891B (zh) | 具有q1和q4控制的双向开关 | |
| KR100523118B1 (ko) | 반도체소자 | |
| JPH03180074A (ja) | 半導体装置 | |
| JP4431761B2 (ja) | Ｍｏｓ型半導体装置 | |
| JP2002517116A (ja) | スマートパワー素子 | |
| JPH04267373A (ja) | 高逆電圧用半導体デバイス | |
| US7205628B2 (en) | Semiconductor device | |
| JP5446404B2 (ja) | 半導体装置 | |
| JPH03205832A (ja) | 絶縁ゲート形半導体装置とその製造方法 | |
| JP4175750B2 (ja) | 絶縁ゲート型半導体装置 | |
| JP3371836B2 (ja) | 半導体装置 | |
| JP2988047B2 (ja) | 半導体装置 | |
| JP2916158B2 (ja) | 導電変調型ｍｏｓｆｅｔ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010726 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020606 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080712 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080712 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090712 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090712 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100712 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100712 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110712 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120712 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120712 Year of fee payment: 10 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120712 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120712 Year of fee payment: 10 |