JPH04267344A - Manufacture of thin film transistor array substrate - Google Patents
Manufacture of thin film transistor array substrateInfo
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Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は、液晶ディスプレイ等の
ドットマトリクスディスプレイの一方の基板となる薄膜
トランジスタ（ＴＦＴ）アレイ基板の製造方法に関する
。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a thin film transistor (TFT) array substrate that serves as one substrate of a dot matrix display such as a liquid crystal display.
【０００２】0002
【従来の技術】図５乃至図８は、従来のＴＦＴアレイ基
板の製造方法の一例を断面図として示す製造工程図であ
り、図５はステップ（Ｓ）１からＳ３までを、図６はＳ
４からＳ６までを、図７はＳ７からＳ９までを、図８は
Ｓ１０からＳ１２までを示す。尚、図５乃至図８におい
て、左側はＴＦＴ部分の製造工程を、右側は接続端子部
の製造工程を示している。5 to 8 are manufacturing process diagrams showing an example of a conventional method for manufacturing a TFT array substrate as cross-sectional views. FIG. 5 shows steps (S) 1 to S3, and FIG.
4 to S6, FIG. 7 shows S7 to S9, and FIG. 8 shows S10 to S12. 5 to 8, the left side shows the manufacturing process of the TFT portion, and the right side shows the manufacturing process of the connection terminal portion.
【０００３】図に示されるように、従来は、製造に際し
てして、先ず、ガラス等からなる透光性の絶縁性基板２
１上に、スパッタ法によりクロム（Ｃｒ）又はタンタル
（Ｔａ）等からなる金属膜２２を形成する（図５のＳ１
）。次に、ホトリソグラフィ技術により、レジストパタ
ーン（図示せず）を形成し、ウェットエッチング又はド
ライエッチングにより金属膜２２をエッチングして複数
のゲート電極２２ａをアレイ状に形成する（図５のＳ２
）。このとき、同時に端子接続部２２ｂも形成する（図
５のＳ２）。次に、プラズマＣＶＤ法により、ゲート電
極２２ａを覆うように、基板２１上に、ゲート絶縁膜と
してのアモルファスシリコン窒化膜（ＳｉＮｘ膜）２３
、ノンドープアモルファスシリコン膜（ｎ−ａ−Ｓｉ膜
）２４、及びリンドープアモルファスシリコン膜（ｎ＋
ａ−Ｓｉ膜）２５を順に連続形成する（図５のＳ３）。As shown in the figure, conventionally, in manufacturing, first, a light-transmitting insulating substrate 2 made of glass or the like is prepared.
1, a metal film 22 made of chromium (Cr), tantalum (Ta), etc. is formed by sputtering (S1 in FIG.
). Next, a resist pattern (not shown) is formed by photolithography, and the metal film 22 is etched by wet etching or dry etching to form a plurality of gate electrodes 22a in an array (S2 in FIG.
). At this time, the terminal connection portion 22b is also formed at the same time (S2 in FIG. 5). Next, by plasma CVD, an amorphous silicon nitride film (SiNx film) 23 is deposited as a gate insulating film on the substrate 21 so as to cover the gate electrode 22a.
, a non-doped amorphous silicon film (n-a-Si film) 24, and a phosphorus-doped amorphous silicon film (n+
a-Si films) 25 are successively formed (S3 in FIG. 5).
【０００４】次に、ｎ＋ａ−Ｓｉ膜２５上にレジストパ
ターン（図示せず）を形成し、四フッ化炭素（ＣＦ４）
と酸素（Ｏ２）の混合ガスによるプラズマエッチングに
より、ｎ＋ａ−Ｓｉ膜２５及びｎ−ａ−Ｓｉ膜２４をエ
ッチングして、所定の形状の活性層２４と２５を形成す
る（図６のＳ４）。次に、ＩＴＯからなる透光性の導電
膜２６を形成する（図６のＳ５）。次に、導電膜２６を
ホトリソグラフィ技術により所望の形状にし、画素電極
２６ａを形成する（図６のＳ６）。Next, a resist pattern (not shown) is formed on the n+a-Si film 25, and a resist pattern (not shown) is formed on the n+a-Si film 25.
The n+a-Si film 25 and the na-Si film 24 are etched by plasma etching using a mixed gas of and oxygen (O2) to form active layers 24 and 25 in predetermined shapes (S4 in FIG. 6). Next, a transparent conductive film 26 made of ITO is formed (S5 in FIG. 6). Next, the conductive film 26 is shaped into a desired shape by photolithography to form a pixel electrode 26a (S6 in FIG. 6).
【０００５】次に、ホトリソグラフィ技術により接続端
子部２２ｂ上のＳｉＮｘ膜２３を除去し（図７のＳ７）
、基板全面にＡｌ等の金属導電膜２７を形成し（図７の
Ｓ８）、金属導電膜２７をエッチングして、ドレイン電
極２７ａとソース電極２７ｂとを形成する（図７のＳ９
）。このとき接続端子部２２ｂ上にも金属導電膜２７ｃ
を形成する（図７のＳ９）。Next, the SiNx film 23 on the connection terminal portion 22b is removed by photolithography (S7 in FIG. 7).
, a metal conductive film 27 such as Al is formed on the entire surface of the substrate (S8 in FIG. 7), and the metal conductive film 27 is etched to form a drain electrode 27a and a source electrode 27b (S9 in FIG. 7).
). At this time, the metal conductive film 27c is also formed on the connection terminal portion 22b.
(S9 in FIG. 7).
【０００６】次に、ドレイン電極２７ａとソース電極２
７ｂとの間にある、ｎ＋ａ−Ｓｉ膜２５の露出部分をエ
ッチング除去する（図８のＳ１０）。次に、プラズマＣ
ＶＤ法により、基板全面に、ＳｉＯ２膜又はＳｉＮｘ膜
、又はこれらの積層膜からなるパッシベーション膜２８
を形成する（図８のＳ１１）。そして、次に、ホトリソ
グラフィ技術により接続端子部２２ｂ上のパッシベーシ
ョン膜２８を除去する（図８のＳ１２）。Next, the drain electrode 27a and the source electrode 2
The exposed portion of the n+a-Si film 25 between the n+a-Si film 25 and the n+a-Si film 25 is removed by etching (S10 in FIG. 8). Next, plasma C
A passivation film 28 consisting of an SiO2 film, an SiNx film, or a stacked film thereof is formed on the entire surface of the substrate by the VD method.
(S11 in FIG. 8). Then, the passivation film 28 on the connection terminal portion 22b is removed by photolithography (S12 in FIG. 8).
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、上記従
来の製造方法では、ソース電極及びドレイン電極を蒸着
又はスパッタする前に、ｎ−ａ−Ｓｉ膜及びｎ＋ａ−Ｓ
ｉ膜をパターニングする工程があるため、基板表面に残
ったレジストにより、その上に形成されるソース電極２
７ｂやドレイン電極２７ａに剥離が生じやすく、断線等
の欠陥が発生し易いという問題があった。また、素子分
離工程によりｎ＋ａ−Ｓｉ膜の表面が酸化されてしまう
ために、抵抗成分を持ち、素子特性が悪くなるという問
題があった。 そこで、本発明は上記課題を解決する
ためになされたものであり、その目的とするところは、
ソース電極とドレイン電極の欠陥が発生しにくく、ＴＦ
Ｔ特性の良好なＴＦＴ基板の製造方法を提供することに
ある。[Problems to be Solved by the Invention] However, in the conventional manufacturing method described above, the n-a-Si film and the n+a-S
Because there is a step of patterning the i-film, the resist remaining on the substrate surface causes the source electrode 2 to be formed on it.
7b and the drain electrode 27a are likely to peel off, and defects such as wire breakage are likely to occur. Further, since the surface of the n+a-Si film is oxidized during the element isolation process, there is a problem that it has a resistance component and the element characteristics deteriorate. Therefore, the present invention has been made to solve the above problems, and its purpose is to:
Defects in source and drain electrodes are less likely to occur, and TF
An object of the present invention is to provide a method for manufacturing a TFT substrate with good T characteristics.
【０００８】[0008]
【課題を解決するための手段】本発明に係るＴＦＴアレ
イ基板の製造方法は、絶縁性基板上にゲート電極を形成
する工程と、上記絶縁性基板上に、上記ゲート電極を覆
うように、ゲート絶縁膜とノンドープアモルファスシリ
コン膜とリンドープアモルファスシリコン膜とをこの順
に重ねて形成する工程と、上記リンドープアモルファス
シリコン膜上に電極膜を形成する工程と、エッチングに
より上記電極膜の一部を除去してドレイン電極とソース
電極とを形成する工程と、上記リンドープアモルファス
シリコン膜の、上記ドレイン電極又は上記ソース電極に
より覆われていない部分をエッチングして除去する工程
と、上記絶縁性基板上に上記ソース電極に電気的に接続
される画素電極を形成する工程と、を有することを特徴
としている。[Means for Solving the Problems] A method for manufacturing a TFT array substrate according to the present invention includes the steps of forming a gate electrode on an insulating substrate, and forming a gate electrode on the insulating substrate so as to cover the gate electrode. A process of stacking an insulating film, a non-doped amorphous silicon film, and a phosphorus-doped amorphous silicon film in this order, a process of forming an electrode film on the phosphorus-doped amorphous silicon film, and removing a part of the electrode film by etching. a step of etching and removing a portion of the phosphorous-doped amorphous silicon film that is not covered by the drain electrode or the source electrode; The method is characterized by comprising a step of forming a pixel electrode electrically connected to the source electrode.
【０００９】また、他の発明に係るＴＦＴアレイ基板の
製造方法は、絶縁性基板上にゲート電極とこのゲート電
極に電気的に接続される端子接続部とを形成する工程と
、上記端子接続部上にマスクを形成する工程と、上記絶
縁性基板上に、上記ゲート電極を覆うように、ゲート絶
縁膜とノンドープアモルファスシリコン膜とリンドープ
アモルファスシリコン膜とをこの順に重ねて形成する工
程と、上記端子接続部上のマスクを除去する工程と、上
記リンドープアモルファスシリコン膜上及び上記端子接
続部上に電極膜を形成する工程と、エッチングにより上
記電極膜の一部を除去して、ドレイン電極とソース電極
と上記端子接続部の上部電極とを形成する工程と、上記
リンドープアモルファスシリコン膜の、上記ドレイン電
極又は上記ソース電極により覆われていない部分をエッ
チングして除去する工程と、上記絶縁性基板上に上記ソ
ース電極に電気的に接続される画素電極を形成する工程
と、を有することを特徴としている。[0009] A method for manufacturing a TFT array substrate according to another invention includes the steps of forming a gate electrode and a terminal connection portion electrically connected to the gate electrode on an insulating substrate; forming a mask on the insulating substrate; forming a gate insulating film, a non-doped amorphous silicon film, and a phosphorous-doped amorphous silicon film in this order so as to cover the gate electrode; a step of removing the mask on the terminal connection portion; a step of forming an electrode film on the phosphorus-doped amorphous silicon film and the terminal connection portion; and a step of removing a portion of the electrode film by etching to form a drain electrode. a step of forming a source electrode and an upper electrode of the terminal connection portion; a step of etching and removing a portion of the phosphorus-doped amorphous silicon film that is not covered by the drain electrode or the source electrode; The method is characterized by comprising a step of forming a pixel electrode electrically connected to the source electrode on the substrate.
【００１０】0010
【作用】本発明においては、ゲート絶縁膜とノンドープ
アモルファスシリコン膜とリンドープアモルファスシリ
コン膜とをこの順に重ねて形成し、リンドープアモルフ
ァスシリコン膜上に電極膜を形成し、エッチングにより
電極膜の一部を除去してドレイン電極とソース電極とを
形成し、その後に、リンドープアモルファスシリコン膜
の露出部分を除去している。従って、本発明においては
、リンドープアモルファスシリコン膜を形成してから電
極膜を形成するまでの間に、レジストを用いたエッチン
グ工程がない。このため、残留したレジスト上にドレイ
ン電極やソース電極が形成されることはなくなり、ドレ
イン電極やソース電極の剥離が減少する。[Operation] In the present invention, a gate insulating film, a non-doped amorphous silicon film, and a phosphorus-doped amorphous silicon film are stacked in this order, an electrode film is formed on the phosphorus-doped amorphous silicon film, and a portion of the electrode film is etched. A drain electrode and a source electrode are formed by removing the exposed portion of the phosphorus-doped amorphous silicon film. Therefore, in the present invention, there is no etching step using a resist between the formation of the phosphorus-doped amorphous silicon film and the formation of the electrode film. Therefore, the drain electrode and source electrode are not formed on the remaining resist, and peeling of the drain electrode and source electrode is reduced.
【００１１】また、ゲート絶縁膜とノンドープアモルフ
ァスシリコン膜とリンドープアモルファスシリコン膜と
をこの順に重ねて形成する前に、端子接続部上にマスク
を形成しておくことにより、端子接続部の製造工程を簡
単にできる。[0011] Furthermore, by forming a mask on the terminal connection portion before forming the gate insulating film, the non-doped amorphous silicon film, and the phosphorus-doped amorphous silicon film in this order, the manufacturing process of the terminal connection portion can be improved. can be done easily.
【００１２】0012
【実施例】図１乃至図４は、本発明に係るＴＦＴアレイ
基板の製造方法の一実施例を断面図により示す製造工程
図であり、図１はＳ１からＳ３までを、図２はＳ４から
Ｓ６までを、図３はＳ７からＳ９までを、図４はＳ１０
とＳ１１を示す。[Embodiment] FIGS. 1 to 4 are manufacturing process diagrams showing an example of the method for manufacturing a TFT array substrate according to the present invention using cross-sectional views. FIG. 1 shows steps from S1 to S3, and FIG. 3 shows S7 to S9, and FIG. 4 shows S10.
and S11 are shown.
【００１３】図に示されるように、製造に際しては、先
ず、無アルカリガラス等からなる透光性の絶縁性基板１
上にＣｒ又はＴａ等からなる金属膜２を１０００〜３０
００Ａ（オングストローム）厚に形成する（図１のＳ１
）。次に、ホトリソグラフィ技術により、レジストパタ
ーン（図示せず）を形成し、ウェットエッチング又はド
ライエッチングにより金属膜２をエッチングしてゲート
電極２ａをアレイ状に形成する（図１のＳ２）。このと
き同時に端子接続部２ｂをも形成する（図１のＳ２）。
次に、端子接続部２ｂ上にガラス又は金属からなるマス
クＭを形成する（図１のＳ３）。As shown in the figure, in manufacturing, first, a light-transmitting insulating substrate 1 made of alkali-free glass or the like is prepared.
A metal film 2 made of Cr, Ta, etc. is placed on top of the
Formed to a thickness of 00A (angstroms) (S1 in Figure 1).
). Next, a resist pattern (not shown) is formed by photolithography, and the metal film 2 is etched by wet etching or dry etching to form gate electrodes 2a in an array (S2 in FIG. 1). At this time, the terminal connection portion 2b is also formed at the same time (S2 in FIG. 1). Next, a mask M made of glass or metal is formed on the terminal connection portion 2b (S3 in FIG. 1).
【００１４】次に、プラズマＣＶＤ法により、基板１上
に、ゲート絶縁膜としてのアモルファスシリコン窒化膜
（ＳｉＮｘ膜）３と半導体層としてのノンドープアモル
ファスシリコン膜（ｎ−ａ−Ｓｉ膜）４とリンドープア
モルファスシリコン膜（ｎ＋ａ−Ｓｉ膜）５を連続して
この順に形成し、その後マスクＭを除去する（図２のＳ
４）。次に、ｎ＋ａ−Ｓｉ膜５上に、スパッタ法又はＥ
Ｂ法により、１０００Ａ厚のＣｒ膜と５０００Ａ厚のＡ
ｌ膜とからなる金属導電膜６を形成する（図２のＳ５）
。次に、ホトリソグラフィ技術により、金属導電膜６を
エッチングして、ドレイン電極６ａとソース電極６ｂと
を形成する（図２のＳ６）。また、端子接続部２ｂ上に
は金属導電膜６ｃを残す（図２のＳ６）。Next, an amorphous silicon nitride film (SiNx film) 3 as a gate insulating film, a non-doped amorphous silicon film (n-a-Si film) 4 as a semiconductor layer, and a phosphorus film are formed on the substrate 1 by plasma CVD. A doped amorphous silicon film (n+a-Si film) 5 is continuously formed in this order, and then the mask M is removed (S in FIG. 2).
4). Next, sputtering or E
By method B, a 1000A thick Cr film and a 5000A thick A
A metal conductive film 6 is formed (S5 in FIG. 2).
. Next, the metal conductive film 6 is etched by photolithography to form a drain electrode 6a and a source electrode 6b (S6 in FIG. 2). Further, the metal conductive film 6c is left on the terminal connection portion 2b (S6 in FIG. 2).
【００１５】次に、ｎ＋ａ−Ｓｉ膜５の露出部分をエッ
チング除去する（図３のＳ７）。次に、ＣＦ４とＯ２の
混合ガスによるプラズマエッチング又はフッ酸系エッチ
ャントによるウェットエッチングにより，ｎ−ａ−Ｓｉ
膜４の不要部分を除去する（図３のＳ８）。次に、基板
全面にスパッタ法によりＩＴＯからなる透光性の導電膜
７を形成する（図３のＳ９）。Next, the exposed portion of the n+a-Si film 5 is removed by etching (S7 in FIG. 3). Next, by plasma etching using a mixed gas of CF4 and O2 or wet etching using a hydrofluoric acid etchant, the n-a-Si
Unnecessary portions of the film 4 are removed (S8 in FIG. 3). Next, a transparent conductive film 7 made of ITO is formed on the entire surface of the substrate by sputtering (S9 in FIG. 3).
【００１６】次に、ホトリソグラフィ技術により導電膜
７をエッチングして、マトリクス状に配列された画素電
極７ａとする（図４のＳ１０）。次に、プラズマＣＶＤ
法により、以上の工程で形成されたＴＦＴ及び画素電極
上に、ＳｉＯ２膜又はＳｉＮｘ膜、又はこれらの積層膜
からなるパッシベーション膜８を形成する（図４のＳ１
１）。Next, the conductive film 7 is etched by photolithography to form pixel electrodes 7a arranged in a matrix (S10 in FIG. 4). Next, plasma CVD
A passivation film 8 made of an SiO2 film, a SiNx film, or a stacked film thereof is formed on the TFT and pixel electrode formed in the above steps by a method (S1 in FIG. 4).
1).
【００１７】以上述べたように、本実施例においては、
ＳｉＮｘ膜３とｎ−ａ−Ｓｉ膜４とｎ＋ａ−Ｓｉ膜５と
をこの順に重ねて形成し、このｎ＋ａ−Ｓｉ膜５上に電
極膜６を形成し、エッチングにより電極膜の一部を除去
してドレイン電極６ａとソース電極６ｂとを形成し、そ
の後に、ｎ＋ａ−Ｓｉ膜５の露出部分を除去している。
従って、本実施例においては、ｎ＋ａ−Ｓｉ膜５が形成
されてからｎ＋ａ−Ｓｉ膜５上に電極膜６が形成される
までの間に、レジストを用いたエッチング工程がない。
このため、残留したレジスト上にドレイン電極６ａやソ
ース電極６ｂが形成されることはなくなり、ドレイン電
極６ａやソース電極６ｂの剥離を少なくすることができ
る。As mentioned above, in this embodiment,
A SiNx film 3, an n-a-Si film 4, and an n+a-Si film 5 are stacked in this order, an electrode film 6 is formed on this n+a-Si film 5, and a part of the electrode film is removed by etching. After that, the drain electrode 6a and the source electrode 6b are formed, and then the exposed portion of the n+a-Si film 5 is removed. Therefore, in this embodiment, there is no etching step using a resist between the formation of the n+a-Si film 5 and the formation of the electrode film 6 on the n+a-Si film 5. Therefore, the drain electrode 6a and the source electrode 6b are not formed on the remaining resist, and peeling of the drain electrode 6a and the source electrode 6b can be reduced.
【００１８】また、ＳｉＮｘ膜３とｎ−ａ−Ｓｉ膜４と
ｎ＋ａ−Ｓｉ膜５とをこの順に重ねて形成する前に、端
子接続部２ｂ上にマスクＭを形成しておくことにより、
端子部分の製造工程を簡単にできる。Furthermore, by forming the mask M on the terminal connection portion 2b before forming the SiNx film 3, the n-a-Si film 4, and the n+a-Si film 5 in this order,
The manufacturing process for the terminal part can be simplified.
【００１９】[0019]
【発明の効果】以上説明したように、本発明によれば、
リンドープアモルファスシリコン上に電極膜を形成し、
エッチングにより電極膜の一部を除去してドレイン電極
とソース電極とを形成し、その後に、リンドープアモル
ファスシリコンの露出部分を除去している。従って、本
発明においては、リンドープアモルファスシリコン膜が
形成されてから電極膜が形成されるまでの間に、レジス
トを用いたエッチング工程がない。このため、残留した
レジスト上にドレイン電極やソース電極が形成されるこ
とはなくなり、ドレイン電極やソース電極の剥離を少な
くすることができる。[Effects of the Invention] As explained above, according to the present invention,
Forming an electrode film on phosphorus-doped amorphous silicon,
A drain electrode and a source electrode are formed by removing a portion of the electrode film by etching, and then the exposed portion of the phosphorus-doped amorphous silicon is removed. Therefore, in the present invention, there is no etching step using a resist between the formation of the phosphorus-doped amorphous silicon film and the formation of the electrode film. Therefore, the drain electrode and source electrode are not formed on the remaining resist, and peeling of the drain electrode and source electrode can be reduced.
【００２０】また、端子接続部上にマスクＭを形成して
おくことにより、端子部分の製造工程を簡単にできる。Furthermore, by forming the mask M on the terminal connection portion, the manufacturing process of the terminal portion can be simplified.
【図１】本発明に係るＴＦＴアレイ基板の製造方法の一
実施例を示す製造工程図（その１）である。FIG. 1 is a manufacturing process diagram (part 1) showing an example of the method for manufacturing a TFT array substrate according to the present invention.
【図２】本実施例のＴＦＴアレイ基板の製造工程図（そ
の２）である。FIG. 2 is a manufacturing process diagram (part 2) of the TFT array substrate of this example.
【図３】本実施例のＴＦＴアレイ基板の製造工程図（そ
の３）である。FIG. 3 is a manufacturing process diagram (Part 3) of the TFT array substrate of this example.
【図４】本実施例のＴＦＴアレイ基板の製造工程図（そ
の４）である。FIG. 4 is a manufacturing process diagram (Part 4) of the TFT array substrate of this example.
【図５】従来のＴＦＴアレイ基板の製造工程図（その１
）である。[Figure 5] Manufacturing process diagram of conventional TFT array substrate (Part 1)
).
【図６】従来のＴＦＴアレイ基板の製造工程図（その２
）である。[Figure 6] Manufacturing process diagram of conventional TFT array substrate (Part 2)
).
【図７】従来のＴＦＴアレイ基板の製造工程図（その３
）である。[Figure 7] Manufacturing process diagram of conventional TFT array substrate (Part 3)
).
【図８】従来のＴＦＴアレイ基板の製造工程図（その４
）である。[Figure 8] Manufacturing process diagram of conventional TFT array substrate (Part 4)
).
１ 絶縁性基板
２ａ ゲート電極
２ｂ 端子接続部
３ アモルファスシリコン窒化膜（ゲート絶縁膜）４
ノンドープアモルファスシリコン膜（半導体層）５
リンドープアモルファスシリコン膜６， 金属膜
６ａ ドレイン電極
６ｂ ソース電極
７ 導電膜
７ａ 画素電極1 Insulating substrate 2a Gate electrode 2b Terminal connection part 3 Amorphous silicon nitride film (gate insulating film) 4
Non-doped amorphous silicon film (semiconductor layer) 5
Phosphorus-doped amorphous silicon film 6, metal film 6a drain electrode 6b source electrode 7 conductive film 7a pixel electrode
Claims (2)
工程と、上記絶縁性基板上に、上記ゲート電極を覆うよ
うに、ゲート絶縁膜とノンドープアモルファスシリコン
膜とリンドープアモルファスシリコン膜とをこの順に重
ねて形成する工程と、上記リンドープアモルファスシリ
コン膜上に電極膜を形成する工程と、エッチングにより
上記電極膜の一部を除去してドレイン電極とソース電極
とを形成する工程と、上記リンドープアモルファスシリ
コン膜の、上記ドレイン電極又は上記ソース電極により
覆われていない部分をエッチングして除去する工程と、
上記絶縁性基板上に上記ソース電極に電気的に接続され
る画素電極を形成する工程と、を有することを特徴とす
る薄膜トランジスタアレイ基板の製造方法。1. A step of forming a gate electrode on an insulating substrate, and forming a gate insulating film, a non-doped amorphous silicon film, and a phosphorus-doped amorphous silicon film on the insulating substrate so as to cover the gate electrode. a step of forming an electrode film on the phosphorus-doped amorphous silicon film; a step of removing a part of the electrode film by etching to form a drain electrode and a source electrode; etching and removing a portion of the doped amorphous silicon film that is not covered by the drain electrode or the source electrode;
A method for manufacturing a thin film transistor array substrate, comprising the step of forming a pixel electrode electrically connected to the source electrode on the insulating substrate.
ト電極に電気的に接続される端子接続部とを形成する工
程と、上記端子接続部上にマスクを形成する工程と、上
記絶縁性基板上に、上記ゲート電極を覆うように、ゲー
ト絶縁膜とノンドープアモルファスシリコン膜とリンド
ープアモルファスシリコン膜とをこの順に重ねて形成す
る工程と、上記端子接続部上のマスクを除去する工程と
、上記リンドープアモルファスシリコン膜上及び上記端
子接続部上に電極膜を形成する工程と、エッチングによ
り上記電極膜の一部を除去して、ドレイン電極とソース
電極と上記端子接続部の上部電極とを形成する工程と、
上記リンドープアモルファスシリコン膜の、上記ドレイ
ン電極又は上記ソース電極により覆われていない部分を
エッチングして除去する工程と、上記絶縁性基板上に上
記ソース電極に電気的に接続される画素電極を形成する
工程と、を有することを特徴とする薄膜トランジスタア
レイ基板の製造方法。2. A step of forming a gate electrode and a terminal connection portion electrically connected to the gate electrode on an insulating substrate, a step of forming a mask on the terminal connection portion, and a step of forming a mask on the insulating substrate. forming a gate insulating film, a non-doped amorphous silicon film, and a phosphorus-doped amorphous silicon film in this order so as to cover the gate electrode; and removing the mask on the terminal connection portion. A step of forming an electrode film on the phosphorus-doped amorphous silicon film and the terminal connection part, and removing a part of the electrode film by etching to form a drain electrode, a source electrode, and an upper electrode of the terminal connection part. The process of
Etching and removing a portion of the phosphorus-doped amorphous silicon film that is not covered by the drain electrode or the source electrode, and forming a pixel electrode electrically connected to the source electrode on the insulating substrate. A method for manufacturing a thin film transistor array substrate, comprising the steps of:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3028384A JPH04267344A (en) | 1991-02-22 | 1991-02-22 | Manufacture of thin film transistor array substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3028384A JPH04267344A (en) | 1991-02-22 | 1991-02-22 | Manufacture of thin film transistor array substrate |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04267344A true JPH04267344A (en) | 1992-09-22 |
Family
ID=12247164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3028384A Withdrawn JPH04267344A (en) | 1991-02-22 | 1991-02-22 | Manufacture of thin film transistor array substrate |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04267344A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7271870B2 (en) | 1995-07-25 | 2007-09-18 | Hitachi, Ltd. | Liquid crystal display device and method of making same |
-
1991
- 1991-02-22 JP JP3028384A patent/JPH04267344A/en not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7271870B2 (en) | 1995-07-25 | 2007-09-18 | Hitachi, Ltd. | Liquid crystal display device and method of making same |
| US7375786B2 (en) | 1995-07-25 | 2008-05-20 | Hitachi, Ltd. | Liquid crystal display device and method of making same |
| US7450192B2 (en) | 1995-07-25 | 2008-11-11 | Hitachi, Ltd. | Display device |
| US7535536B2 (en) | 1995-07-25 | 2009-05-19 | Hitachi, Ltd. | Display device |
| US7907225B2 (en) | 1995-07-25 | 2011-03-15 | Hitachi, Ltd. | Liquid crystal display device |
| US8107028B2 (en) | 1995-07-25 | 2012-01-31 | Hitachi Displays, Ltd. | Display device having improved step coverage for thin film transistors |
| US8421943B2 (en) | 1995-07-25 | 2013-04-16 | Hitachi Displays, Ltd. | Liquid crystal display device having a third electrode formed over a second insulating film and overlapped with a pair of gate lines |
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