JPH04266149A - バスレシーバ - Google Patents

バスレシーバ

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JPH04266149A
JPH04266149A JP3313430A JP31343091A JPH04266149A JP H04266149 A JPH04266149 A JP H04266149A JP 3313430 A JP3313430 A JP 3313430A JP 31343091 A JP31343091 A JP 31343091A JP H04266149 A JPH04266149 A JP H04266149A
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JP
Japan
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state
circuit
signal
bus
clock signal
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Pending
Application number
JP3313430A
Other languages
English (en)
Inventor
William S Jaffe
ウイリアム・エス・ジャフ
Cheryl A Ranson
チェール・エイ・ランソン
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HP Inc
Original Assignee
Hewlett Packard Co
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Filing date
Publication date
Application filed by Hewlett Packard Co filed Critical Hewlett Packard Co
Publication of JPH04266149A publication Critical patent/JPH04266149A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356017—Bistable circuits using additional transistors in the input circuit
    • H03K3/356034—Bistable circuits using additional transistors in the input circuit the input circuit having a differential configuration
    • H03K3/356043—Bistable circuits using additional transistors in the input circuit the input circuit having a differential configuration with synchronous operation
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はコンピュータバス上に現
れるデータ信号のある状態から他の状態への遷移を検出
するためのバスレシーバに関する。より詳細には本発明
は抵抗プルアップバス上で使用するバスレシーバに関す
る。このレシーバはバスのバイアス電圧から得られた基
準電圧に対するデータ信号の±０．２ボルトの遷移を検
出し、また約１ナノ秒程度の短いセットアップ時間を有
するデータ信号について最後に検知されたデータ信号の
状態を表す値をラッチすることのできるバスレシーバに
関する。
【０００２】
【従来技術とその問題点】高速コンピュータシステムの
設計における重要な検討事項に、データ転送動作を行う
のに要する時間がある。データ転送には通常記憶装置と
ＣＰＵ間のデータ転送が含まれるが、またＣＰＵと周辺
装置の間のデータ転送、さらに記憶装置と周辺装置の間
（すなわち直接記憶装置アクセス）やＣＰＵ間での直接
の転送が含まれることがある。
【０００３】データ転送中に発生する遅延の一つにＣＰ
Ｕ、記憶装置あるいは周辺装置をバスアーキテクチャに
インターフェースするバスレシーバにおける遅延がある
。バスレシーバの機能の一つはバス上に現れるデータ信
号の検出である。同期システムにおいては、これには通
常クロック信号がある状態から他の状態へ遷移するとき
のデータ信号の状態の検出が含まれる。クロック遷移に
応答してデータ信号の状態を検出するのに要する時間は
システム全体の速度に重大な制約を加えうるものである
ことが理解できよう。
【０００４】上記の遅延の問題はコンピュータシステム
が低電圧振幅（変動）バス設計を採用する場合に深刻な
ものとなる。新世代の高速コンピュータシステムには抵
抗器プルアップ設計を採用しており、そこではバスが所
定の電圧レベルにバイアスされ、そしてデータ信号の状
態がバイアス電圧から発生した基準電圧の付近で変動す
る。バイアス電圧の付近でのデータ信号の変動は４００
ミリボルト程度という低いものである（すなわち、バイ
アス電圧±２００ミリボルト）。低電圧スイングの信頼
性の高い検出は、特に電気的に雑音の多い環境において
は困難である。したがって、バスレシーバは高速である
だけでなく、雑音の多い環境で正確で信頼性の高い低電
圧振幅スイングの検出を行うことができなければならな
い。
【０００５】周知のバスレシーバの設計の多くは特に高
雑音環境では低電圧データ信号の遷移を検出することが
できない。さらに、周知のバスレシーバの設計では、セ
ットアップ時間とホールド時間が長く、記憶装置の待ち
時間が長くなり、システム全体の性能が低下することが
多い。一般に、雑音は（検出されたデータの信頼性を低
下させることに加えて）必要なセットアップ時間とホー
ルド時間を増大させるため、雑音の存在はバースレシー
バの速度をさらに低下させる。
【０００６】
【発明の目的】したがって、本発明の目的は、低電圧デ
ータ信号の遷移の検出、特に雑音の多い環境での検出を
行うことができ、また高速でありながら、構成が簡単で
、信頼性があり、安価なバスレシーバを提供することで
ある。
【０００７】
【発明の概要】データバス上のデータ信号の電圧変動を
検出するためのバスレシーバは、差動入力増幅器回路、
一対のソースホロワ、およびラッチ回路からなる。差動
入力増幅器回路はその入力端でバスからのデータ信号と
バスバイアス電圧から発生した基準電圧を受信し、基準
電圧に対するデータ信号の状態を表す第１および第２の
出力信号を発生する。第２の出力信号は第１の出力信号
に対してほぼ相補的である。
【０００８】ソースホロワはそれぞれ第１および第２の
出力信号の内の一つを受信し、またそれぞれが一つのク
ロック信号とその相補信号とを受信する。ソースホロワ
は第１および第２の出力信号に応答して、クロック信号
が第１の状態にあるときにのみ、それぞれ第１および第
２の出力信号の状態を表す状態を有する第３および第４
の出力信号を発生する。
【０００９】ラッチ回路は検知モードとラッチモードと
を有し、第３および第４の出力信号とクロック信号を受
信する。ラッチ回路はクロック信号の第１の状態の発生
に応答して、クロック信号の第１の状態の発生中に発生
する第３および第４の出力信号の状態を検知する。この
ラッチ回路はクロック信号の第２の、逆の状態の発生に
応答して、クロック信号が第１の状態から第２の状態に
遷移したとき、最後に検知された第３および第４の出力
信号の状態を表す値をラッチする。したがって、このラ
ッチされた値はこの遷移時における基準電圧に対するデ
ータ信号の大きさ（すなわちデータ信号が基準電圧より
大きいか小さいか）を表す。
【００１０】このバスレシーバ回路はＣＭＯＳ大規模集
積回路等のＣＭＯＳ回路内の複数のＦＥＴを使用して実
施されるが、それに限定されるものではない。これらの
ＦＥＴは回路配置の中心線の周囲に対称に配置されてお
り、よって回路にバイアスが導入されず、回路配置中の
対向する部分における差動雑音成分がほとんど除去され
るようになっている。
【００１１】上述したレシーバはデータ信号の、基準電
圧に対して±０．２ボルトという小さな電圧振幅（変動
、スイング）を検出することができる。上述したバスレ
シーバはまた約１ナノ秒の短いセットアップ時間を有す
るデータについて、最後に検知されたデータ信号の状態
を表す値をラッチすることができる。
【００１２】
【実施例】図１は本発明によるバスレシーバ１０の回路
図を示す。バスレシーバ１０はラッチ回路１２（従来の
ＲＡＭ検知増幅器として実施される）、一対のソースホ
ロワ１６、１６Ａ、および回路１８、１８Ａによって形
成される差動入力増幅器、およひ電流源１４からなる。 図示するように、回路１０は複数のＮＦＥＴ（ｎチャン
ネル電界効果トランジスタ）とＰＦＥＴ（ｐチャンネル
電界効果トランジスタ）を使用して実施される。
【００１３】この差動入力増幅器１８はバス上に現れる
データ信号を受け取るためのＳＩＧＩＮというラベルの
付いた入力と、基準電圧を受信するためのＶＲＥＦとい
うラベルの付いた入力とを有する。バスレシーバ１０が
バイアスされた抵抗器プルアップバス上のデータ信号を
受信するために採用される場合、基準電圧ＶＲＥＦはた
とえば抵抗器分圧回路を介してバイアス電圧から発生す
ることが好適である。本発明のある実施例では、バスの
バイアス電圧は３ボルトであり、基準電圧は抵抗器分圧
回路を介してこのバイアス電圧から発生し、約２．２ボ
ルト±５０ミリボルトが得られる。
【００１４】差動入力増幅器回路１８、１８Ａはそれぞ
れ、図示するように、線路４０を介してＮＦＥＴ２６、
２６Ａ、電流源１４とドレイン・ソース直列の関係に結
合されたＰＦＥＴ２８、２８Ａからなる。電流源１４は
ＮＦＥＴ４４、４６に結合されたＰＦＥＴ４２からなり
、図示するように、一定の電流をグラウンドに流すよう
になっている。ＰＦＥＴ２８、２８Ａのそれぞれのゲー
トはグラウンドに結合されており、それぞれのソース端
子は図示するように電圧源ＶＤＤに結合されている。第
１の回路１８のＮＦＥＴ２６のゲートは、データ信号Ｓ
ＩＧＩＮを受信し、第２の回路１８ＡのＮＦＥＴ２６Ａ
のゲートは基準電圧ＶＲＥＦを受信する。ＰＦＥＴ２８
、２８Ａは互いに電気的に整合していなければならず、
ＮＦＥＴ２６、２６Ａも互いに電気的に整合していなけ
ればならない。この電気的整合の詳細については後述す
る。図１から、第１の回路１８のＦＥＴ２８、２６の構
成は第２の回路１８ＡのＦＥＴ２８Ａ、２６Ａに対して
（バスレシーバ１０の回路配置の中心線に関して）物理
的にも電気的にも対称である。重要なことは、ＮＦＥＴ
２６、２６Ａのしきい値電圧がほとんど同じでなければ
ならないことである。
【００１５】この差動入力増幅器の動作は次の通りであ
る。電圧ＶＤＤの大きさを５ボルト、ＮＦＥＴ２６、２
６Ａに対するＰＦＥＴ２８、２８Ａの寸法を後述するよ
うなものと仮定すると、ライン３６、３６Ａは約４ボル
トで直流バイアスされる。図２の回路は約２．２ボルト
の基準電圧ＶＲＥＦに対する差動入力増幅器１８、１８
Ａ（および回路の他の部分）の動作を示す。基準電圧Ｖ
ＲＥＦを越えるデータ信号ＳＩＧＩＮの遷移が発生する
と、ＮＦＥＴ２６のゲート・ソース電圧ＶＧＳはＮＦＥ
Ｔ２６Ａのゲート・ソース電圧ＶＧＳを越え、それによ
って回路１８を流れる電流が回路１８Ａを流れる電流よ
り大きくなる（回路１８と１８Ａの両方を流れる結合電
流は電流源１４によって０．８ｍＡに制限され、ライン
４０上の電圧は電流Ｉをほぼ一定に維持するように変動
する）。これによって、図２に示すように、回路１８の
出力ＮＯＵＴの大きさは回路１８Ａの出力ＯＵＴの大き
さより小さくなる。また、基準電圧ＶＲＥＦの大きさよ
り小さいデータ信号ＳＩＧＩＮの遷移が発生すると、Ｎ
ＦＥＴ２６Ａのゲート・ソース電圧ＶＧＳがＮＦＥＴ２
６のゲート・ソース電圧ＶＧＳより大きくなり、それに
よって回路１８Ａを流れる電流が回路１８を流れる電流
より大きくなる。これによって、図２に示すように、回
路１８の出力ＮＯＵＴの大きさは回路１８Ａの出力ＯＵ
Ｔの大きさを越える。出力ＮＯＵＴとＯＵＴは図２に示
すようにライン３６、３６Ａの直流バイアスレベルで、
直流バイアスされていることに注意を要する。出力信号
ＮＯＵＴ、ＯＵＴは、図１に示すように、ＦＥＴ２８と
２６、２８Ａと２６Ａの各ドレイン・ソース結合点より
得られる。
【００１６】したがって、この差動入力増幅器は基準電
圧ＶＲＥＦに対するデータ信号ＳＩＧＩＮの大きさを表
す状態を有する第１および第２の出力信号（ＮＯＵＴ、
ＯＵＴ）を提供するものであり、またこの第１および第
２の出力信号は互いにほぼ相補的であることがわかる。 差動入力増幅器回路１８、１８Ａを上述したように構成
すると、基準電圧ＶＲＥＦに対するデータ信号ＳＩＧＩ
Ｎの０．２ボルト程度という小さな電圧スイングが検出
される。
【００１７】ソースホロワ１６、１６Ａの機能は、クロ
ック信号ＣＬＫが第１の状態にあるときにのみ出力信号
ＮＯＵＴ、ＯＵＴの状態を表す第３および第４の出力信
号ＯＵＴ１、ＯＵＴ２を提供すること、およびクロック
信号ＣＬＫが第２の状態にあるときは出力信号ＮＯＵＴ
とＯＵＴの状態を基本的に無視することである。図２に
一例として掲げるタイミング図において、クロック信号
ＣＬＫの第１および第２の状態はそれぞれロー（ｌｏｗ
）とハイ（ｈｉｇｈ）である。
【００１８】またソースホロワ１６、１６Ａはそれぞれ
図示するように電圧源ＶＤＤとグラウンドの間にドレイ
ン・ソース直列の関係に結合された複数のＦＥＴによっ
て形成される。特に、ＰＦＥＴ３０、３０ＡはＮＦＥＴ
３２、３２Ａとドレイン・ソース直列関係に結合されて
おり、またＮＦＥＴ３２、３２ＡはＮＦＥＴ３４、３４
Ａとドレイン・ソース直列関係に結合されている。ＰＦ
ＥＴ３０と３０Ａは互いに電気的に整合していなければ
ならない。同様に、ＮＦＥＴ３２と３２Ａは互いに電気
的に整合していなければならず、さらにＮＦＥＴ３４と
３４Ａは互いに電気的に整合していなければならない。 この電気的整合の詳細については後述する。差動入力増
幅器１８、１８Ａと同様に、一対のソースホロワ１６、
１６Ａを構成するＦＥＴは、図１の検討から明らかなよ
うに、バスレシーバ１０の回路配置の中心線に関して対
称に配置されている。ＰＦＥＴ３０、３０Ａのゲート端
子はそれぞれライン３８上のクロック信号ＣＬＫを受信
し、ＮＦＥＴ３４、３４Ａのゲートはそれぞれクロック
信号ＣＬＫの相補信号ＮＣＬＫを受信する。ＮＦＥＴ３
２のゲート端子は出力信号ＮＯＵＴを受信しＮＦＥＴ３
２Ａのゲートは出力信号ＯＵＴを受信する。
【００１９】各ソースホロワ１６、１６Ａの動作は次の
通りである。図２を参照する。クロック信号ＣＬＫが第
１の状態（Ｌ）にあるとき、ＰＦＥＴ３０、３０Ａおよ
びＮＦＥＴ３４、３４Ａは一般に導電性の高い（すなわ
ち一般に低インピーダンスの）状態にバイアスされてお
り、それによってＮＦＥＴ３２、３２Ａが出力信号ＮＯ
ＵＴ、ＯＵＴの状態にしたがって動作することが可能と
なる。したがって、ＮＦＥＴ３２、３２Ａはこの期間中
に、第３および第４の出力信号ＯＵＴ１、ＯＵＴ２をラ
ッチ１２に提供する。後述するように、このラッチ１２
はソースホロワ１６、１６Ａがこの状態にあるとき、検
知モードである。また、クロック信号ＣＬＫが第２の、
逆の状態（Ｈ）にあるとき、ＰＦＥＴ３０、３０Ａおよ
びＮＦＥＴ３４、３４Ａは一般に導電性の低い（すなわ
ち一般に高インピーダンスの）状態にバイアスされてお
り、それによってＮＦＥＴ３２、３２Ａはこの期間中こ
れらの信号の状態に影響されることがなく、出力信号Ｏ
ＵＴ１、ＯＵＴ２はこの期間中ソースホロワ１６、１６
Ａから提供されない。したがって、ソースホロワ１６、
１６Ａは、ＮＯＵＴおよびＯＵＴノード３６、３６Ａが
回路１０の出力から隔離されるのを保証する。
【００２０】ラッチ１２は従来の周知のＲＡＮ検知（セ
ンス）増幅器とすることができる。図１に示すように、
ラッチ１２は一対の交差結合された回路からなり、それ
ぞれの回路は電圧源とグラウンドとの間にドレイン・ソ
ース直列関係に結合された複数のＦＥＴからなる。特に
、それぞれの回路はＮＦＥＴ２２、２２Ａとドレイン・
ソース直列関係に結合されたＰＦＥＴ２０、２０Ａを含
み、このＮＦＥＴ２２、２２ＡはＮＦＥＴ２４、２４Ａ
とドレイン・ソース直列関係に結合されている。図示す
るようにＰＦＥＴ２０のドレインはＮＦＥＴ２２Ａのゲ
ートに交差結合され、ＰＦＥＴ２０ＡのドレインはＮＦ
ＥＴ２２のゲートに交差結合されている。さらにＮＦＥ
Ｔ２２、２２Ａのドレインは相互に結合されている。 ＰＦＥＴ２０はＰＦＥＴ２０Ａと電気的に整合していな
ければならず、ＮＦＥＴ２２はＮＦＥＴ２２Ａと電気的
に整合していなければならず、またＮＦＥＴ２４はＮＦ
ＥＴ２４Ａと電気的に整合していなければならない。こ
の電気的整合の詳細については後述する。図１から明ら
かなように、また差動入力増幅器回路１８、１８Ａおよ
びソースホロワ１６、１６Ａの場合と同様に、ラッチ回
路１２を形成するＦＥＴはバスレシーバ１０の回路配置
の中心線に関して対称に配置しなければならない。
【００２１】ＰＦＥＴ２０とＮＦＥＴ２２の間のドレイ
ン・ソースノードＡは出力信号ＯＵＴ１を受信する。同
様に、ＰＦＥＴ２０ＡとＮＦＥＴ２２Ａの間のドレイン
・ソースノードＢは出力信号ＯＵＴ２を受信する。ＮＦ
ＥＴ２４、ＮＦＥＴ２４Ａのゲート端子はクロック信号
ＣＬＫを受信し、ＰＦＥＴ２０、ＰＦＥＴ２０Ａのゲー
ト端子はその相補信号ＮＣＬＫを受信する。クロック信
号ＣＬＫが第１の状態（Ｌ）にあるとき、ＰＦＥＴ２０
、２０ＡおよびＮＦＥＴ２４、２４Ａは比較的導電性の
低い（すなわち一般に高インピーダンスの）状態にバイ
アスされている。それによってラッチ１２は検知モード
となる。この期間中、ラッチ１２は単にソースホロワ１
６、１６Ａによって提供される出力信号ＯＵＴ１、ＯＵ
Ｔ２を受信し、モニターするだけである。しかし、クロ
ック信号ＣＬＫが第１の状態（Ｌ）から第２の状態（Ｈ
）に遷移すると、ＰＦＥＴ２０、２０ＡおよびＮＦＥＴ
２４、２４Ａは一般に導電性の高い（すなわち一般に低
インピーダンスの）状態にバイアスされ、ラッチ１２を
ラッチモードにする。したがって、出力信号ＯＵＴ１、
ＯＵＴ２は、クロック信号ＣＬＫが第１の状態（Ｌ）か
ら第２の状態（Ｈ）に遷移したときの信号ＯＵＴ１、Ｏ
ＵＴ２の最後に検知された状態に応じて、ＶＤＤあるい
はグラウンドのいずれかに向かう電圧レベルをとる。ク
ロック信号ＣＬＫが第２の（Ｈ）状態である期間中、ラ
ッチ１２はＮＯＵＴおよびＯＵＴ出力信号の変化に影響
されない。
【００２２】このように、ラッチ１２の機能は、クロッ
ク信号が第１の状態（Ｌ）であるとき、第３および第４
の出力信号ＯＵＴ１、ＯＵＴ２の状態を検知し、そして
クロック信号が第１の状態（Ｌ）から第２の状態（Ｈ）
に遷移するとき最後に検知された第３および第４の出力
信号ＯＵＴ１、ＯＵＴ２の状態を表す値をラッチするこ
とである。したがって、ラッチされた値はクロック信号
が第１の状態から第２の状態に遷移するときの、基準電
圧ＶＲＥＦに対するデータ信号ＳＩＧＩＮの状態を表す
。回路１０が上述のように構成されると、ＦＥＴ２６の
ＳＩＧＩＮ入力に現れるデータは１ナノ秒という短いセ
ットアップ時間を有してもよい。すなわち、有効データ
はクロック遷移の以前に最大１ナノ秒で入力に現れてよ
く、そして回路１０がその有効データをラッチする。
【００２３】信号ＯＵＴ１およびＯＵＴ２は通常のＤ型
ラッチでラッチすることができるが、このＤ型ラッチは
バスレシーバ回路１０とコンパチブルであるようなもの
でなければならない。バスレシーバ回路１０がここに述
べるように構成されるとき、約１ボルトのＶＩＬと約２
ボルトのＶＩＨ（これはＴＴＬレベルに近い）を有する
Ｄ型ラッチで十分である。
【００２４】上述したバスレシーバ１０の対称性によっ
てある方向、あるいは他の方向への非バランスの電気的
バイアスを防止することができる。また、この対称性に
よって、その共通モード徐々特性のために、回路の対称
的に対向する部分に差動雑音がほとんど現れない。上述
したバスレシーバ回路１０の設計と動作における他の検
討事項として、データ信号ＳＩＧＩＮと基準電圧ＶＲＥ
Ｆの絶対レベルが所定の範囲内でなければならないとい
うことがある。ただし、実際の範囲は製造工程に依存す
る。
【００２５】ここに述べるバスレシーバ回路１０はＣＭ
ＯＳ大規模集積回路に実施されたときに最適に作動する
が、ＮＭＯＳ技術を採用することもできる。この回路が
ＣＭＯＳ大規模集積回路において実施された場合、回路
１０の各種のＦＥＴのサイズの決定に次の表を用いるこ
とができる。
【００２６】 　　　　ＦＥＴ　　　　　　　　　　　　　　　　　　
　　　　サイズ（幅／長さ：ミクロン）　　３０、３０
Ａ　　　　　　　　　　　　　　　　　　　　　　　　
３０／１　　　　　　　　　　　　　　　　　　　　　
　　　　　　　２８、２８Ａ　　　　　　　　　　　　
　　　　　　　　　　　　　　７／１　　　　　　　　
　　　　　　　　　　　　　　　　　　　　３２、３２
Ａ　　　　　　　　　　　　　　　　　　　　　　　　
２０／１　　　　　　　　　　　　　　　　　　　　　
　　　　　　　２０、２０Ａ　　　　　　　　　　　　
　　　　　　　　　　　　１０／１　　　　　　　　　
　　　　　　　　　　　　　　　　　　　２２、２２Ａ
　　　　　　　　　　　　　　　　　　　　　　　　１
２／１　　　　　　　　　　　　　　　　　　　　　　
　　　　　　２６、２６Ａ　　　　　　　　　　　　　
　　　　　　　　　　　３０／１　　　　　　　　　　
　　　　　　　　　　　　　　　　　　３４、３４Ａ　
　　　　　　　　　　　　　　　　　　　　　　　　　
３／１　　　　　　　　　　　　　　　　　　　　　　
　　　　　　２４、２４Ａ　　　　　　　　　　　　　
　　　　　　　　　　　６０／１　　　　　　　　　　
　　　　　　　　　　　　　　　　　　４２　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　３／１　　　　　　　　　　　　　　　　　　
　　　　　　　　　　４４　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　１０／１　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　４６　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　２０／１　　　　　　　　　　　
　　　　　　　　　　　　　　　整合されたＦＥＴ３２
と３２Ａ、２２と２２Ａ、２０と２０Ａおよび３４と３
４Ａはそれぞれ約±２０ミリボルト以内のＶＴ　を有す
ることが好適である。
【００２７】本発明の好適なＣＭＯＳ　　ＶＬＳＩへの
実施においては、３層までのアルミニウムを有する回路
で５ボルトで動作する１マイクロメータのＦＥＴ（ＮＬ
ｅｆｆ　０．８５マイクロメータ、ＰＬｅｆｆ　＝０．
８８マイクロメータ）が採用されている。低いゲートお
よび接点抵抗がポリシリコンの自己整合したけい化と拡
散によつて提供される。第１および第２の金属層の最小
ピッチは２．０マイクロメータであり、第３の層の最小
ピッチは２．６マイクロメータである。Ｐ＋基板上のＰ
エピタキシャル層はラッチアップ免疫性を向上させるた
めに設けられている。他の寄生素子の影響を最小限とす
るには以下の規定を守らなければならない。全てのＮチ
ャンネルＭＯＳＦＥＴはポリシリコンとＮアイランドを
交差させることによって形成しなければならず、全ての
ＰチャンネルＭＯＳＦＥＴはポリシリコンとＰアイラン
ドを交差させることによって形成しなければならない。 次の表は本発明の実施例の実施にあたって考慮しなけれ
ばならない構造および動作パラメータを提供する。
【００２８】 　　　　　　パラメータ　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　バラメータ
・データ　　Ｌｄｒａｍｎ　　　ｎ／ｐ（ミクロン）　
　　　　　　　　　　　　　　　　　　　　　　　１　
　０／１．０　　　　Ｌｅｆｆ　　　　　ｎ／ｐ（ミク
ロン）　　　　　　　　　　　　　　　　　　　　　　
０．８５／０．８８　　最悪例周波数（ＭＨＺ　）　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　５０　　金属１接触ピッチ（マイクロメータ）　　　
　　　　　　　　　　　　　２．６　　金属２接触ピッ
チ（マイクロメータ）　　　　　　　　　　　　　　　
　２．６　　金属３接触ピッチ（マイクロメータ）　　
　　　　　　　　　　　　　　６．０　　代表的ゲート
遅延（ｐｓ）　　　　　　　　　　　　　　　　　　　
　　　　　　　１６０　　待機漏れ電流（ｎ　Ａ）　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　１００　　以下　　オフ状態漏れ電流（ｆＡ）　
　　　　　　　　　　　　　　　　　　　　　　　　　
３００　　以下　　最高動作温度（℃）　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
１１０　　Ｉ／Ｏ出力ドライブ（ｍＡ）　　　　　　　
　　　　　　　　　　　　　　　　　１００　　低電力
消費（ｎＷ／ゲート／ＭＨＺ　）　　　　　　　　　　
　　　　　　６５０　　パッドピッチ（マイクロメータ
）　　　　　　　　　　　　　　　　　　　　１５０　
　電源（ボルト）　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　５　　ＥＳＤ
仕様（ボルト）　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　１５００　　ラッチアップ（
ｍＡ）　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　２００　　Ｉｏｓａｔ／Ｗｎ／Ｐ　　
　（μＡ／μｍ）　　　　　　　　　　　　　　　　　
　　　３２９／１５９　　最小ＳＲＡＭセルサイズ（μ
ｍ２　）　　　　　　　　　　　　　　　　　　１５０
【００２９】
【発明の効果】以上の説明より明らかなように、本発明
によるバスレシーバは大規模集積回路により好適に実現
することができ、約１ナノセコンド程度の短かいセット
アップ時間を有するデータ信号に対して、基準電圧に対
して±０．２Ｖのデータ信号の変動を検出することがで
きる。
【図面の簡単な説明】
【図１】本発明によるバスレシーバの回路図である。
【図２】第１図の回路の動作特性図である。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】データ信号の電圧レベルを基準電圧と比較
    し、比較結果を表わす第１信号を発生する第１手段と、
    前記第１信号とバスに関連したクロック信号とを受信し
    、前記クロック信号が第１状態にある期間中のみ、前記
    第１信号の状態を表わす第２信号を発生する第２手段と
    、前記第２信号とクロック信号とを受信し、前記クロッ
    ク信号が第１状態にあるとき前記第２信号の状態を検知
    し、第１状態から第２状態への前記クロック信号の遷移
    に応答して最後に検知された前記第２信号の状態を表わ
    す値をラッチする第３手段とより成り、前記ラッチされ
    た値は前記基準電圧に対するデータ信号の状態を表わす
    ようにしたバスレシーバ。
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0526427B1 (en) * 1991-07-25 1997-10-15 STMicroelectronics S.r.l. Sense amplifier for programmable memories with a virtually enhanced source of signal
US5355391A (en) * 1992-03-06 1994-10-11 Rambus, Inc. High speed bus system
US5294847A (en) * 1992-08-31 1994-03-15 Motorola, Inc. Latching sense amplifier
KR970001344B1 (ko) * 1993-07-12 1997-02-05 삼성전자 주식회사 반도체 메모리 장치
US5469473A (en) * 1994-04-15 1995-11-21 Texas Instruments Incorporated Transceiver circuit with transition detection
US5689202A (en) * 1995-12-28 1997-11-18 Hewlett-Packard Co. Integrated circuit for automatic determination of PCI signaling environment--either 3.3V or 5V
US5874840A (en) * 1996-04-26 1999-02-23 International Business Machines Corporation Differential source follower with body effect compensation
US5734617A (en) * 1996-08-01 1998-03-31 Micron Technology Corporation Shared pull-up and selection circuitry for programmable cells such as antifuse cells
US6104209A (en) 1998-08-27 2000-08-15 Micron Technology, Inc. Low skew differential receiver with disable feature
US5953276A (en) * 1997-12-18 1999-09-14 Micron Technology, Inc. Fully-differential amplifier
US6212482B1 (en) 1998-03-06 2001-04-03 Micron Technology, Inc. Circuit and method for specifying performance parameters in integrated circuits
JP2000090683A (ja) * 1998-09-11 2000-03-31 Internatl Business Mach Corp <Ibm> センスアンプ回路
US6127867A (en) * 1998-10-28 2000-10-03 International Business Machines Corporation Zero set-up high speed CMOS latched-receiver
US6826390B1 (en) * 1999-07-14 2004-11-30 Fujitsu Limited Receiver, transceiver circuit, signal transmission method, and signal transmission system
US6700425B1 (en) 2001-10-30 2004-03-02 Integrated Device Technology, Inc. Multi-phase clock generators that utilize differential signals to achieve reduced setup and hold times
US6573775B2 (en) 2001-10-30 2003-06-03 Integrated Device Technology, Inc. Integrated circuit flip-flops that utilize master and slave latched sense amplifiers
US7477704B1 (en) * 2003-04-16 2009-01-13 Apple Inc. Digital signal detection for high speed signaling systems
KR100558601B1 (ko) * 2004-12-06 2006-03-13 삼성전자주식회사 신호 드라이버의 레이아웃
US7600071B2 (en) * 2006-12-07 2009-10-06 International Business Machines Corporation Circuit having relaxed setup time via reciprocal clock and data gating
US8615205B2 (en) * 2007-12-18 2013-12-24 Qualcomm Incorporated I-Q mismatch calibration and method
US8970272B2 (en) * 2008-05-15 2015-03-03 Qualcomm Incorporated High-speed low-power latches
US8712357B2 (en) * 2008-11-13 2014-04-29 Qualcomm Incorporated LO generation with deskewed input oscillator signal
US8718574B2 (en) 2008-11-25 2014-05-06 Qualcomm Incorporated Duty cycle adjustment for a local oscillator signal
US8847638B2 (en) * 2009-07-02 2014-09-30 Qualcomm Incorporated High speed divide-by-two circuit
US8791740B2 (en) 2009-07-16 2014-07-29 Qualcomm Incorporated Systems and methods for reducing average current consumption in a local oscillator path
US8854098B2 (en) 2011-01-21 2014-10-07 Qualcomm Incorporated System for I-Q phase mismatch detection and correction
US9154077B2 (en) 2012-04-12 2015-10-06 Qualcomm Incorporated Compact high frequency divider

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4408133A (en) * 1981-03-30 1983-10-04 Gte Laboratories Incorporated Comparator circuit with improved reliability and/or speed
US4439694A (en) * 1981-12-21 1984-03-27 Gte Laboratories Incorporated Comparator circuit
US4629911A (en) * 1985-03-15 1986-12-16 Tektronix, Inc. Latching comparator
JPS628614A (ja) * 1985-07-05 1987-01-16 Nec Corp 入力インバ−タ回路
US4716320A (en) * 1986-06-20 1987-12-29 Texas Instruments Incorporated CMOS sense amplifier with isolated sensing nodes
US4843264A (en) * 1987-11-25 1989-06-27 Visic, Inc. Dynamic sense amplifier for CMOS static RAM

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EP0484009A2 (en) 1992-05-06

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