JPH04266022A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JPH04266022A JPH04266022A JP2748591A JP2748591A JPH04266022A JP H04266022 A JPH04266022 A JP H04266022A JP 2748591 A JP2748591 A JP 2748591A JP 2748591 A JP2748591 A JP 2748591A JP H04266022 A JPH04266022 A JP H04266022A
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Links
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000001312 dry etching Methods 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims description 10
- 238000004544 sputter deposition Methods 0.000 claims description 9
- 239000010953 base metal Substances 0.000 claims description 3
- 238000000151 deposition Methods 0.000 abstract 1
- 229910000838 Al alloy Inorganic materials 0.000 description 23
- 229910021417 amorphous silicon Inorganic materials 0.000 description 19
- 238000005530 etching Methods 0.000 description 16
- 238000001020 plasma etching Methods 0.000 description 12
- 230000002265 prevention Effects 0.000 description 11
- 239000002184 metal Substances 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 9
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 7
- 239000010937 tungsten Substances 0.000 description 7
- 229910052721 tungsten Inorganic materials 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 239000000758 substrate Substances 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000004090 dissolution Methods 0.000 description 3
- 229910018125 Al-Si Inorganic materials 0.000 description 2
- 229910018520 Al—Si Inorganic materials 0.000 description 2
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000012495 reaction gas Substances 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 229910018594 Si-Cu Inorganic materials 0.000 description 1
- 229910008465 Si—Cu Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000012805 post-processing Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、超LSI等の半導体装
置の製法に関し、特に金属クラウンの発生しないコンタ
クトホールの形成に係わる。
置の製法に関し、特に金属クラウンの発生しないコンタ
クトホールの形成に係わる。
【0002】
【従来の技術】半導体集積回路の製造プロセス、特に超
LSI製造プロセスではパターン寸法が益々細くなり、
ドライエッチングによる加工精度も以前より厳しくなっ
てきている。リソグラフィー技術においても下地の段差
が大きいとコンタクトホールを形成する際のパターニン
グが困難になる等の問題があり、平坦化又は平滑化(以
後、総称して平坦化という)処理が必須となってきてい
る。通常、平坦化は、段差を有する表面上にレジスト膜
を塗布形成し、エッチバックして行われる。そして、配
線の接続は、このように平坦化した表面にレジストマス
クを形成し、ドライエッチング例えばRIE(反応性イ
オンエッチング)によってコンタクトホールを形成し、
次いで、コンタクトホールを含んで全面に配線材料を蒸
着等により形成し(例えばAl膜を形成するか、或はブ
ランケットタングステン(W)を形成しエッチバックし
て又は選択タングステンCVDによりコンタクトホール
内にタングステン埋込み層を形成してからAl膜を全面
に形成し)、その後、パターニングして下地導電膜、例
えばAl(又はAl合金)膜に接続する上層配線を形成
するようになされる。
LSI製造プロセスではパターン寸法が益々細くなり、
ドライエッチングによる加工精度も以前より厳しくなっ
てきている。リソグラフィー技術においても下地の段差
が大きいとコンタクトホールを形成する際のパターニン
グが困難になる等の問題があり、平坦化又は平滑化(以
後、総称して平坦化という)処理が必須となってきてい
る。通常、平坦化は、段差を有する表面上にレジスト膜
を塗布形成し、エッチバックして行われる。そして、配
線の接続は、このように平坦化した表面にレジストマス
クを形成し、ドライエッチング例えばRIE(反応性イ
オンエッチング)によってコンタクトホールを形成し、
次いで、コンタクトホールを含んで全面に配線材料を蒸
着等により形成し(例えばAl膜を形成するか、或はブ
ランケットタングステン(W)を形成しエッチバックし
て又は選択タングステンCVDによりコンタクトホール
内にタングステン埋込み層を形成してからAl膜を全面
に形成し)、その後、パターニングして下地導電膜、例
えばAl(又はAl合金)膜に接続する上層配線を形成
するようになされる。
【0003】
【発明が解決しようとする課題】しかし乍ら、上述の平
坦化により、ドライエッチングで新たな問題点が発生し
つつある。例えばRIEでは、反応性イオンの入射エネ
ルギーを利用している為、オーバーエッチング時の下地
金属膜のスパッタが問題となる。即ち、図7Aに示すよ
うに、素子が形成された半導体基板1上にSiO2 等
の絶縁膜2、下地Al(又はAl−Si等のAl合金)
膜3、例えばプラズマCVDによるSiN膜等の絶縁膜
4が順次形成され、平坦化後、レジストマスク5を介し
てRIEによって絶縁膜4にコンタクトホール6を形成
すると、オーバーエッチング時に下地Al(又はAl合
金)膜3がスパッタされ、蒸発、発散してホール内壁面
にAlクラウンと呼ばれるAl被着物7が形成される。 このAlクラウン7は、ひどい場合には図7Bに示すよ
うにレジストマスク5を除去しても残り、爾後の配線プ
ロセスに支障を来すものである。
坦化により、ドライエッチングで新たな問題点が発生し
つつある。例えばRIEでは、反応性イオンの入射エネ
ルギーを利用している為、オーバーエッチング時の下地
金属膜のスパッタが問題となる。即ち、図7Aに示すよ
うに、素子が形成された半導体基板1上にSiO2 等
の絶縁膜2、下地Al(又はAl−Si等のAl合金)
膜3、例えばプラズマCVDによるSiN膜等の絶縁膜
4が順次形成され、平坦化後、レジストマスク5を介し
てRIEによって絶縁膜4にコンタクトホール6を形成
すると、オーバーエッチング時に下地Al(又はAl合
金)膜3がスパッタされ、蒸発、発散してホール内壁面
にAlクラウンと呼ばれるAl被着物7が形成される。 このAlクラウン7は、ひどい場合には図7Bに示すよ
うにレジストマスク5を除去しても残り、爾後の配線プ
ロセスに支障を来すものである。
【0004】このAlクラウン7はオーバーエッチング
を減少させると、少なくなるが、図8に示すように平坦
化後に、段差上部のAl(又はAl合金)膜パターン3
Aと段差下部のAl(又はAl合金)膜パターン3Bに
達するコンタクトホール6A及び6Bを同時にRIEで
形成すると、加工する絶縁膜4の膜厚が異なるために、
浅いコンタクトホール6Aほど過剰なオーバーエッチン
グとなり、浅いコンタクトホール6AでのAlクラウン
7の発生は防止できない。
を減少させると、少なくなるが、図8に示すように平坦
化後に、段差上部のAl(又はAl合金)膜パターン3
Aと段差下部のAl(又はAl合金)膜パターン3Bに
達するコンタクトホール6A及び6Bを同時にRIEで
形成すると、加工する絶縁膜4の膜厚が異なるために、
浅いコンタクトホール6Aほど過剰なオーバーエッチン
グとなり、浅いコンタクトホール6AでのAlクラウン
7の発生は防止できない。
【0005】特に、RIEによるコンタクトホール6の
形成ではイオン性(即ち反応性イオンの入射エネルギー
)が強いほど高精度のコンタクトホールが得られるが、
反面、イオン性が強いためにAlクラウンが発生する。 また、このようなAlクラウン7は、程度が軽ければ、
レジストマスク5の除去時、又は後処理時に偶然除去さ
れる事もあるが、除去されたAlクラウン7はダストと
なり、半導体装置製造に悪影響を及ぼすものである。こ
のように、Alクラウン7の問題は、平坦化等で加工す
る絶縁膜4の膜厚が場所によって異なる場合、本質的に
発生するもので、その解決法が望まれていた。
形成ではイオン性(即ち反応性イオンの入射エネルギー
)が強いほど高精度のコンタクトホールが得られるが、
反面、イオン性が強いためにAlクラウンが発生する。 また、このようなAlクラウン7は、程度が軽ければ、
レジストマスク5の除去時、又は後処理時に偶然除去さ
れる事もあるが、除去されたAlクラウン7はダストと
なり、半導体装置製造に悪影響を及ぼすものである。こ
のように、Alクラウン7の問題は、平坦化等で加工す
る絶縁膜4の膜厚が場所によって異なる場合、本質的に
発生するもので、その解決法が望まれていた。
【0006】一方、図9に示すように、リソグラフィー
工程での露光時に下地Al面からの反射を防止して精度
のよい露光パターンを得るために、Al(又はAl合金
)膜3上に反射防止膜となる非晶質シリコン膜8を形成
する方法が知られているが、この非晶質シリコン膜8を
利用してドライエッチング時のスパッタを防ぎAlクラ
ウン発生を防止する方法が考えられるが、この場合、爾
後の熱処理工程で非晶質シリコンがAlと相互溶解し、
Siノジュール発生の原因となりやすく、直ちに利用で
きない。
工程での露光時に下地Al面からの反射を防止して精度
のよい露光パターンを得るために、Al(又はAl合金
)膜3上に反射防止膜となる非晶質シリコン膜8を形成
する方法が知られているが、この非晶質シリコン膜8を
利用してドライエッチング時のスパッタを防ぎAlクラ
ウン発生を防止する方法が考えられるが、この場合、爾
後の熱処理工程で非晶質シリコンがAlと相互溶解し、
Siノジュール発生の原因となりやすく、直ちに利用で
きない。
【0007】本発明は、上述の点に鑑み、所謂金属クラ
ウンのないコンタクトホールの形成を可能にした半導体
装置の製法を提供するものである。
ウンのないコンタクトホールの形成を可能にした半導体
装置の製法を提供するものである。
【0008】
【課題を解決するための手段】本発明は、下地金属膜1
3のコンタクト部に対応する部分上に選択的にスパッタ
防止膜14を形成する工程と、スパッタ防止膜14を含
む全面上に絶縁膜16を形成する工程と、絶縁膜16に
ドライエッチングによりコンタクトホール18を形成す
る工程を有することを特徴とする。
3のコンタクト部に対応する部分上に選択的にスパッタ
防止膜14を形成する工程と、スパッタ防止膜14を含
む全面上に絶縁膜16を形成する工程と、絶縁膜16に
ドライエッチングによりコンタクトホール18を形成す
る工程を有することを特徴とする。
【0009】
【作用】本発明は、下地金属膜13のコンタクト部に対
応する部分上に選択的にスパッタ防止膜14を形成する
ので、ドライエッチングにより絶縁膜16にコンタクト
ホール18を形成する際に、スパッタ防止膜14で下地
金属膜13のスパッタが防止され、金属クラウンの発生
が阻止される。また、スパッタ防止膜14はコンタクト
部に対応する部分のみに形成されるので、或は必要に応
じてその後、コンタクト部のスパッタ防止膜が除去され
ることにより、スパッタ防止膜14の量は少なく、爾後
の熱処理でのスパッタ防止膜と下地金属膜との相互溶解
による悪影響は低減される。
応する部分上に選択的にスパッタ防止膜14を形成する
ので、ドライエッチングにより絶縁膜16にコンタクト
ホール18を形成する際に、スパッタ防止膜14で下地
金属膜13のスパッタが防止され、金属クラウンの発生
が阻止される。また、スパッタ防止膜14はコンタクト
部に対応する部分のみに形成されるので、或は必要に応
じてその後、コンタクト部のスパッタ防止膜が除去され
ることにより、スパッタ防止膜14の量は少なく、爾後
の熱処理でのスパッタ防止膜と下地金属膜との相互溶解
による悪影響は低減される。
【0010】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【0011】本例においては、図1Aに示すように素子
が形成された半導体基板11上に絶縁膜12を介して下
地配線となるAl(又はAl合金)膜13を形成すると
共に、このAl(又はAl合金)膜13上にスパッタ防
止膜として例えば厚さ300Å程度の非晶質シリコン膜
14を被着形成し、所定パターンのレジストマスクを介
して例えばRIE等のドライエッチングにより非晶質シ
リコン膜14及びAl(又はAl合金)膜13を選択エ
ッチングしてAl(又はAl合金)膜13による下地配
線を形成する。しかる後、同図示のようにコンタクト部
に対応する部分の非晶質シリコン膜14上にレジストマ
スク15を形成する。
が形成された半導体基板11上に絶縁膜12を介して下
地配線となるAl(又はAl合金)膜13を形成すると
共に、このAl(又はAl合金)膜13上にスパッタ防
止膜として例えば厚さ300Å程度の非晶質シリコン膜
14を被着形成し、所定パターンのレジストマスクを介
して例えばRIE等のドライエッチングにより非晶質シ
リコン膜14及びAl(又はAl合金)膜13を選択エ
ッチングしてAl(又はAl合金)膜13による下地配
線を形成する。しかる後、同図示のようにコンタクト部
に対応する部分の非晶質シリコン膜14上にレジストマ
スク15を形成する。
【0012】次に、レジストマスク15を介して、以下
の条件によって非晶質シリコン膜14を選択エッチング
して図1Bに示すようにコンタクト部上にのみ残す。エ
ッチング条件としては、反応ガスとしてCF4 :O2
を70SCCM:5SCCMの流量比で供給し、圧力
50mTorr、電力600Wに設定して行う。その後
、例えばCVDSiO2 膜等による絶縁膜16を形成
し、絶縁膜16上にコンタクトホール形成用のレジスト
マスク17を形成する。ここでは、図示せざるも表面の
段差を平坦化するために、レジスト膜を塗布形成した後
、エッチバックが行われ、絶縁膜16が平坦化されてい
る。
の条件によって非晶質シリコン膜14を選択エッチング
して図1Bに示すようにコンタクト部上にのみ残す。エ
ッチング条件としては、反応ガスとしてCF4 :O2
を70SCCM:5SCCMの流量比で供給し、圧力
50mTorr、電力600Wに設定して行う。その後
、例えばCVDSiO2 膜等による絶縁膜16を形成
し、絶縁膜16上にコンタクトホール形成用のレジスト
マスク17を形成する。ここでは、図示せざるも表面の
段差を平坦化するために、レジスト膜を塗布形成した後
、エッチバックが行われ、絶縁膜16が平坦化されてい
る。
【0013】次に、図2Cに示すようにレジストマスク
17を介して例えばRIE等により絶縁膜16を選択エ
ッチングし、コンタクトホール18を形成する。このR
IEでは、絶縁膜16としてCVDSiO2 膜を用い
た場合には、反応ガスとしてCHF3 :O2 を75
SCCM:8SCCMの流量比で供給し、圧力を50m
Torr、電力を0.5W/cm2 に設定する。通常
、この条件ではSiに対して選択比が高いので(10程
度以上)、エッチングが非晶質シリコン膜14上で止ま
る。 従って、下地配線のAl(又はAl合金)膜13はプラ
ズマに晒されずスパッタによるAlクラウンは原理的に
発生しない。
17を介して例えばRIE等により絶縁膜16を選択エ
ッチングし、コンタクトホール18を形成する。このR
IEでは、絶縁膜16としてCVDSiO2 膜を用い
た場合には、反応ガスとしてCHF3 :O2 を75
SCCM:8SCCMの流量比で供給し、圧力を50m
Torr、電力を0.5W/cm2 に設定する。通常
、この条件ではSiに対して選択比が高いので(10程
度以上)、エッチングが非晶質シリコン膜14上で止ま
る。 従って、下地配線のAl(又はAl合金)膜13はプラ
ズマに晒されずスパッタによるAlクラウンは原理的に
発生しない。
【0014】次に、必要であれば、図2Dに示すように
コンタクトホール18に臨む非晶質シリコン膜14のみ
を図1Bの工程で述べたエッチング条件で処理して除去
する。このとき、最終的に残る非晶質シリコン膜14の
量は非常に少なくなるため、爾後の熱処理等によってA
l(又はAl合金)膜13とSiとの相互溶解によって
生ずるSiノジュールの影響は無視し得るほど低減する
。
コンタクトホール18に臨む非晶質シリコン膜14のみ
を図1Bの工程で述べたエッチング条件で処理して除去
する。このとき、最終的に残る非晶質シリコン膜14の
量は非常に少なくなるため、爾後の熱処理等によってA
l(又はAl合金)膜13とSiとの相互溶解によって
生ずるSiノジュールの影響は無視し得るほど低減する
。
【0015】次に、図3Eに示すように、コンタクトホ
ール18内を含む全面に配線材料例えばAl(又はAl
合金)膜を蒸着等により被着形成し、次いでパターニン
グして下地配線のAl(又はAl合金)膜13に接続す
るAl系上層配線19を形成する。
ール18内を含む全面に配線材料例えばAl(又はAl
合金)膜を蒸着等により被着形成し、次いでパターニン
グして下地配線のAl(又はAl合金)膜13に接続す
るAl系上層配線19を形成する。
【0016】或は、図示せざるも、図2Cの工程の後、
非晶質シリコン膜14が残った状態で選択タングステン
CVDによりコンタクトホール18内にタングステン埋
込み層を形成し、しかる後、タングステン埋込み層に接
するようにAl(又はAl合金)膜を形成し、パターニ
ングしてタングステン埋込み層を介して下地配線のAl
(又はAl合金)膜13に接続するAl系の上層配線を
形成する。
非晶質シリコン膜14が残った状態で選択タングステン
CVDによりコンタクトホール18内にタングステン埋
込み層を形成し、しかる後、タングステン埋込み層に接
するようにAl(又はAl合金)膜を形成し、パターニ
ングしてタングステン埋込み層を介して下地配線のAl
(又はAl合金)膜13に接続するAl系の上層配線を
形成する。
【0017】上述の製法によれば、下地配線であるAl
(又はAl合金)膜13のコンタクト部上に選択的にス
パッタ防止膜である非晶質シリコン膜14を形成してお
くことにより、RIEにより絶縁膜16をエッチングし
てコンタクトホール18を形成する際に、非晶質シリコ
ン膜14でエッチングが止まり、下地配線であるAl(
又はAl合金)膜13がスパッタされることがない。 従って従来のAlクラウンの発生がなくなり、結果とし
てAlクラウンのないコンタクトホール18を形成する
ことができる。その後、コンタクトホール18に臨む非
晶質シリコン膜14をエッチング除去することにより最
終的に残る非晶質シリコン膜14の量は非常に少なくな
り、爾後の熱処理においてSiと下地のAl(又はAl
合金)との相互溶解によって生じるSiノジュールの発
生は無視し得るほど小さくSiノジュールに基因する配
線抵抗の増大も生じない。このように、Alクラウンの
ないコンタクトホールの形成により、その後の上層配線
19との接続を良好に行うことができる。
(又はAl合金)膜13のコンタクト部上に選択的にス
パッタ防止膜である非晶質シリコン膜14を形成してお
くことにより、RIEにより絶縁膜16をエッチングし
てコンタクトホール18を形成する際に、非晶質シリコ
ン膜14でエッチングが止まり、下地配線であるAl(
又はAl合金)膜13がスパッタされることがない。 従って従来のAlクラウンの発生がなくなり、結果とし
てAlクラウンのないコンタクトホール18を形成する
ことができる。その後、コンタクトホール18に臨む非
晶質シリコン膜14をエッチング除去することにより最
終的に残る非晶質シリコン膜14の量は非常に少なくな
り、爾後の熱処理においてSiと下地のAl(又はAl
合金)との相互溶解によって生じるSiノジュールの発
生は無視し得るほど小さくSiノジュールに基因する配
線抵抗の増大も生じない。このように、Alクラウンの
ないコンタクトホールの形成により、その後の上層配線
19との接続を良好に行うことができる。
【0018】尚、本実施例は、共通のレジストマスクで
深いコンタクトホールと浅いコンタクトホールを同時に
ドライエッチングにより形成するときに適するもので、
その際、図6に示すコンタクトホール18a及び18b
の深さa、bの差(即ち段差)が2倍以内(b≦2a)
のときに適用し得る技術である。
深いコンタクトホールと浅いコンタクトホールを同時に
ドライエッチングにより形成するときに適するもので、
その際、図6に示すコンタクトホール18a及び18b
の深さa、bの差(即ち段差)が2倍以内(b≦2a)
のときに適用し得る技術である。
【0019】また、上例では非晶質シリコン膜14を全
てのコンタクトホールに対応する部分に形成するように
したが、その他非晶質シリコン膜14の形成を、Alク
ラウンが発生しない浅いコンタクトホール18aに対応
する部分にのみ形成しても良い。
てのコンタクトホールに対応する部分に形成するように
したが、その他非晶質シリコン膜14の形成を、Alク
ラウンが発生しない浅いコンタクトホール18aに対応
する部分にのみ形成しても良い。
【0020】次に、図4及び図5は、図6に示すコンタ
クトホール18a及び18bの深さa、bの差が2倍を
越えるとき(b>2a)に適した他の実施例である。本
例においては、図4Aに示すように素子が形成された半
導体基板11上に段差を有する絶縁膜12が被着形成さ
れ、この絶縁膜12の段差上部及び段差下部に夫々下地
配線であるAl(又はAl合金)膜パターン13a及び
13bが形成されている。そして、このAl(又はAl
合金)膜パターン13a、13b上を覆うように全面に
絶縁膜15を被着形成し、フォトレジストを塗布しエッ
チバックし、又はSOG(スピンオングラス)を塗布し
エッチバックして、絶縁膜15を平坦化する。次いで、
まず浅いコンタクトホール形成用の第1のレジストマス
ク21を形成する。
クトホール18a及び18bの深さa、bの差が2倍を
越えるとき(b>2a)に適した他の実施例である。本
例においては、図4Aに示すように素子が形成された半
導体基板11上に段差を有する絶縁膜12が被着形成さ
れ、この絶縁膜12の段差上部及び段差下部に夫々下地
配線であるAl(又はAl合金)膜パターン13a及び
13bが形成されている。そして、このAl(又はAl
合金)膜パターン13a、13b上を覆うように全面に
絶縁膜15を被着形成し、フォトレジストを塗布しエッ
チバックし、又はSOG(スピンオングラス)を塗布し
エッチバックして、絶縁膜15を平坦化する。次いで、
まず浅いコンタクトホール形成用の第1のレジストマス
ク21を形成する。
【0021】次に図4Bに示すように、第1のレジスト
マスク21を介して例えばRIEにより選択エッチング
して浅いコンタクトホール18aを形成する。RIEの
条件としては、反応ガスをCHF3 :O2 を75S
CCM:8SCCMの流量比で供給し、圧力50mTo
rr、電力1350Wに設定し、20%オーバーエッチ
する。この程度のオーバーエッチでは下地のAl(又は
Al合金)膜パターン13aでのスパッタは全く問題な
い。しかる後、第1のレジストマスク21を削除し、深
いコンタクトホール形成用の第2のレジストマスク22
を形成する。
マスク21を介して例えばRIEにより選択エッチング
して浅いコンタクトホール18aを形成する。RIEの
条件としては、反応ガスをCHF3 :O2 を75S
CCM:8SCCMの流量比で供給し、圧力50mTo
rr、電力1350Wに設定し、20%オーバーエッチ
する。この程度のオーバーエッチでは下地のAl(又は
Al合金)膜パターン13aでのスパッタは全く問題な
い。しかる後、第1のレジストマスク21を削除し、深
いコンタクトホール形成用の第2のレジストマスク22
を形成する。
【0022】次に、図5Cに示すように、第2のレジス
トマスク22を介して前述と同条件のRIEにて選択エ
ッチングし、段差下部のAl(又はAl合金)膜パター
ン13bが臨むコンタクトホール18bを形成する。こ
の場合も、オーバーエッチングが少なくてよいため、下
地のAl(又はAl合金)膜パターン18bでのスパッ
タは全く問題ない。そして、第2のレジストマスク22
を除去することにより、Alクラウンのない深さの異な
るコンタクトホール18a、18bが形成される。
トマスク22を介して前述と同条件のRIEにて選択エ
ッチングし、段差下部のAl(又はAl合金)膜パター
ン13bが臨むコンタクトホール18bを形成する。こ
の場合も、オーバーエッチングが少なくてよいため、下
地のAl(又はAl合金)膜パターン18bでのスパッ
タは全く問題ない。そして、第2のレジストマスク22
を除去することにより、Alクラウンのない深さの異な
るコンタクトホール18a、18bが形成される。
【0023】しかる後、図5Dに示すように前述の実施
例と同様にして下地配線のAl(又はAl合金)膜13
a及び13bに接続する例えばAl系の上層配線19a
及び19bを形成する。
例と同様にして下地配線のAl(又はAl合金)膜13
a及び13bに接続する例えばAl系の上層配線19a
及び19bを形成する。
【0024】かかる実施例によれば、コンタクトホール
18a、18bの形成を深さに応じて2回に分けて別々
に行い、夫々のオーバーエッチングを最適化することに
より、下地のAlスパッタを防止することができ、又大
巾に減少することができ、Alクラウンのない異なる深
さのコンタクトホール18a、18bを形成することが
できる。従って、その後、信頼性の高い上層配線19a
、19bを形成することができる。また、この実施例で
は、従来のプロセス技術がそのまま応用できる利点があ
る。
18a、18bの形成を深さに応じて2回に分けて別々
に行い、夫々のオーバーエッチングを最適化することに
より、下地のAlスパッタを防止することができ、又大
巾に減少することができ、Alクラウンのない異なる深
さのコンタクトホール18a、18bを形成することが
できる。従って、その後、信頼性の高い上層配線19a
、19bを形成することができる。また、この実施例で
は、従来のプロセス技術がそのまま応用できる利点があ
る。
【0025】尚、上例では、コンタクトホールの形成を
2回に分けて行ったが、コンタクトホールの深さに応じ
て2回以上に分けて行うことも可能である。
2回に分けて行ったが、コンタクトホールの深さに応じ
て2回以上に分けて行うことも可能である。
【0026】また、下地のAl系の配線としては、Al
、Al−Si、Al−Si−Cu、バリアメタル構造及
び反射防止膜を兼ねる例えば非晶質シリコン膜を有する
構造等、適用可能であり、特にこだわるものではない。
、Al−Si、Al−Si−Cu、バリアメタル構造及
び反射防止膜を兼ねる例えば非晶質シリコン膜を有する
構造等、適用可能であり、特にこだわるものではない。
【0027】上記各実施例の技術は、下地配線としてA
l系以外のW、WSix等にも応用可能である。
l系以外のW、WSix等にも応用可能である。
【0028】
【発明の効果】本発明によれば、金属クラウンのないコ
ンタクトホールの形成が可能となり、コンタクトホール
を介して上層配線と下地金属膜とを良好に接続すること
ができる。従って、例えば微細コンタクトホールを必要
とする超LSI等の製造に適用して好適ならしめるもの
である。
ンタクトホールの形成が可能となり、コンタクトホール
を介して上層配線と下地金属膜とを良好に接続すること
ができる。従って、例えば微細コンタクトホールを必要
とする超LSI等の製造に適用して好適ならしめるもの
である。
【図1】本発明の一例の製造工程図(その1)である。
【図2】本発明の一例の製造工程図(その2)である。
【図3】本発明の一例の製造工程図(その3)である。
【図4】本発明の他例の製造工程図(その1)である。
【図5】本発明の他例の製造工程図(その2)である。
【図6】本発明の説明に供する断面図である。
【図7】従来の説明に供する製造工程図である。
【図8】従来の説明に供する断面図である。
【図9】比較例を示す断面図である。
1 半導体基板
2 絶縁膜
3 Al(又はAl合金)膜
4 絶縁膜
6 コンタクトホール
7 Alクラウン
11 半導体基板
12 絶縁膜
13 Al(又はAl合金)膜
14 非晶質シリコン膜
15 レジストマスク
16 絶縁膜
18 コンタクトホール
19 上層配線
21 第1のレジストマスク
22 第2のレジストマスク
Claims (1)
- 【請求項1】 下地金属膜のコンタクト部に対応する
部分上に選択的にスパッタ防止膜を形成する工程と、上
記スパッタ防止膜を含む全面上に絶縁膜を形成する工程
と、上記絶縁膜にドライエッチングによりコンタクトホ
ールを形成する工程を有することを特徴とする半導体装
置の製法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2748591A JPH04266022A (ja) | 1991-02-21 | 1991-02-21 | 半導体装置の製法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2748591A JPH04266022A (ja) | 1991-02-21 | 1991-02-21 | 半導体装置の製法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04266022A true JPH04266022A (ja) | 1992-09-22 |
Family
ID=12222435
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2748591A Pending JPH04266022A (ja) | 1991-02-21 | 1991-02-21 | 半導体装置の製法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04266022A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05136274A (ja) * | 1991-10-16 | 1993-06-01 | Samsung Electron Co Ltd | 半導体装置の層間接続方法 |
-
1991
- 1991-02-21 JP JP2748591A patent/JPH04266022A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05136274A (ja) * | 1991-10-16 | 1993-06-01 | Samsung Electron Co Ltd | 半導体装置の層間接続方法 |
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