JPH04265019A - ディジタル／アナログ変換回路 - Google Patents
ディジタル／アナログ変換回路Info
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- JPH04265019A JPH04265019A JP3045630A JP4563091A JPH04265019A JP H04265019 A JPH04265019 A JP H04265019A JP 3045630 A JP3045630 A JP 3045630A JP 4563091 A JP4563091 A JP 4563091A JP H04265019 A JPH04265019 A JP H04265019A
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- JP
- Japan
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- transistor
- emitter
- transistors
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- potential
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- 238000006243 chemical reaction Methods 0.000 claims description 9
- 239000013256 coordination polymer Substances 0.000 abstract description 10
- 230000007423 decrease Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/78—Simultaneous conversion using ladder network
- H03M1/785—Simultaneous conversion using ladder network using resistors, i.e. R-2R ladders
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は抵抗ラダー回路を備え
る電流加算形のディジタル／アナログ変換回路に関する
。
る電流加算形のディジタル／アナログ変換回路に関する
。
【０００２】
【従来の技術】図２は、従来のディジタル／アナログ（
以下、ＤＡ、という）変換回路の構成を示す図で、８ビ
ットデータＤ１ 〜Ｄ８ からなるディジタル入力信号
を、アナログ信号に変換するための回路を示している。
以下、ＤＡ、という）変換回路の構成を示す図で、８ビ
ットデータＤ１ 〜Ｄ８ からなるディジタル入力信号
を、アナログ信号に変換するための回路を示している。
【０００３】この回路は複数の抵抗Ｒと抵抗Ｒの２倍の
抵抗値を有する複数の抵抗２Ｒによって構成される抵抗
ラダー回路を備え、各抵抗２Ｒの他端は、トランジスタ
Ｑ１ 〜Ｑ８ を介してスイッチ回路Ｓ１ 〜Ｓ８ の
可動端子ａ１ 〜ａ８ に接続されている。また、トラ
ンジスタＱ１ 〜Ｑ８ の各ベース端子は定電圧源Ｅｓ
に共通に接続されている。
抵抗値を有する複数の抵抗２Ｒによって構成される抵抗
ラダー回路を備え、各抵抗２Ｒの他端は、トランジスタ
Ｑ１ 〜Ｑ８ を介してスイッチ回路Ｓ１ 〜Ｓ８ の
可動端子ａ１ 〜ａ８ に接続されている。また、トラ
ンジスタＱ１ 〜Ｑ８ の各ベース端子は定電圧源Ｅｓ
に共通に接続されている。
【０００４】スイッチ回路Ｓ１ 〜Ｓ８ の可動端子ａ
１〜ａ８ はディジタル入力信号の対応する各ビットデ
ータＤ１ 〜Ｄ８ によって切り換えられ、ビットＤｉ
（ｉ＝１，２，…，８）が論理“１”のときは固定端
子ｂｉ 側に、ビットＤｉ が論理“０”のときは固定
端子ｃｉ 側にそれぞれ接続される。両固定端子ｂｉ
およびｃｉ のうち固定端子ｂｉ はオペアンプＯＰの
仮想接地端子（−）に、固定端子ｃｉ は接地端子（＋
）にそれぞれ接続されている。また、オペアンプＯＰの
仮想接地端子および出力端子間には帰還抵抗Ｒｆ が接
続されている。
１〜ａ８ はディジタル入力信号の対応する各ビットデ
ータＤ１ 〜Ｄ８ によって切り換えられ、ビットＤｉ
（ｉ＝１，２，…，８）が論理“１”のときは固定端
子ｂｉ 側に、ビットＤｉ が論理“０”のときは固定
端子ｃｉ 側にそれぞれ接続される。両固定端子ｂｉ
およびｃｉ のうち固定端子ｂｉ はオペアンプＯＰの
仮想接地端子（−）に、固定端子ｃｉ は接地端子（＋
）にそれぞれ接続されている。また、オペアンプＯＰの
仮想接地端子および出力端子間には帰還抵抗Ｒｆ が接
続されている。
【０００５】この構成によると、図中Ａ，Ｂ，Ｃ，…か
ら右側を見た抵抗ラダー回路の抵抗値はそれぞれ２Ｒと
なり、トランジスタＱ１ のコレクタ電流をＩｃ とす
ると、トランジスタＱ２ ， Ｑ３ ， …，Ｑ８ の
コレクタ電流はそれぞれ２Ｉｃ ，４Ｉｃ ，…，１２
８Ｉｃ となり２の累乗で増加する関係となる。従って
、ビットＤ１ をＬＳＢ、ビットＤ８ をＭＳＢとすれ
ば、オペアンプＯＰの帰還抵抗Ｒｆ には、スイッチ回
路Ｓ１ 〜Ｓ８ の切り換え状態に応じて電流Ｉｃ ，
２Ｉｃ ，４Ｉｃ ，…，１２８Ｉｃ が荷重電流とし
て加算されて流れ、ディジタル入力信号に応じたアナロ
グ信号が、下記の式■に示す出力信号ｅＯ として得ら
れる。
ら右側を見た抵抗ラダー回路の抵抗値はそれぞれ２Ｒと
なり、トランジスタＱ１ のコレクタ電流をＩｃ とす
ると、トランジスタＱ２ ， Ｑ３ ， …，Ｑ８ の
コレクタ電流はそれぞれ２Ｉｃ ，４Ｉｃ ，…，１２
８Ｉｃ となり２の累乗で増加する関係となる。従って
、ビットＤ１ をＬＳＢ、ビットＤ８ をＭＳＢとすれ
ば、オペアンプＯＰの帰還抵抗Ｒｆ には、スイッチ回
路Ｓ１ 〜Ｓ８ の切り換え状態に応じて電流Ｉｃ ，
２Ｉｃ ，４Ｉｃ ，…，１２８Ｉｃ が荷重電流とし
て加算されて流れ、ディジタル入力信号に応じたアナロ
グ信号が、下記の式■に示す出力信号ｅＯ として得ら
れる。
【数１】
【０００６】
【発明が解決しようとする課題】前述した従来例による
と、トランジスタＱ１ のコレクタ電流Ｉｃ に対して
トランジスタＱ８ のコレクタ電流は１２８Ｉｃ とな
り、トランジスタＱ８ にはトランジスタＱ１ の１２
８倍のコレクタ電流が流れる。
と、トランジスタＱ１ のコレクタ電流Ｉｃ に対して
トランジスタＱ８ のコレクタ電流は１２８Ｉｃ とな
り、トランジスタＱ８ にはトランジスタＱ１ の１２
８倍のコレクタ電流が流れる。
【０００７】ところで、一般にトランジスタのベース・
エミッタ間電圧Ｖｂｅは、
エミッタ間電圧Ｖｂｅは、
【数２】
ただし、Ｋ；ボルツマン定数 Ｔ；絶対温度
ｑ；電子の電荷量 Ｉｃ ；コレクタ電
流Ｉｓ ；逆方向飽和電流 で表される。
ｑ；電子の電荷量 Ｉｃ ；コレクタ電
流Ｉｓ ；逆方向飽和電流 で表される。
【０００８】従って、トランジスタＱｉ のベース・エ
ミッタ間電圧（Ｖｂｅ）ｉ は、
ミッタ間電圧（Ｖｂｅ）ｉ は、
【数３】
となり、トランジスタＱ１ 〜Ｑ８ の各ベース・エミ
ッタ間電圧ＶｂｅはＭＳＢ側のトランジスタほど順次大
きな値となる。このため、トランジスタＱ１ 〜Ｑ８
のコレクタ電流が２の累乗の関係を保てなくなり、出力
信号ｅＯ のリニアリティが悪化する。
ッタ間電圧ＶｂｅはＭＳＢ側のトランジスタほど順次大
きな値となる。このため、トランジスタＱ１ 〜Ｑ８
のコレクタ電流が２の累乗の関係を保てなくなり、出力
信号ｅＯ のリニアリティが悪化する。
【０００９】他方、トランジスタのエミッタサイズをｎ
倍にすると、トランジスタのベース・エミッタ間電圧Ｖ
ｂｅは、
倍にすると、トランジスタのベース・エミッタ間電圧Ｖ
ｂｅは、
【数４】
となる。そこで、トランジスタＱｉ のエミッタサイズ
をトランジスタＱ１ のエミッタサイズの２ｉ−１ 倍
に設定すれば、トランジスタＱｉ のベース・エミッタ
間電圧（Ｖｂｅ）ｉ は、式■および■から、
をトランジスタＱ１ のエミッタサイズの２ｉ−１ 倍
に設定すれば、トランジスタＱｉ のベース・エミッタ
間電圧（Ｖｂｅ）ｉ は、式■および■から、
【数５】
となる。
【００１０】従って、トランジスタＱ２ ，Ｑ３ ，…
，Ｑ８ のエミッタサイズを、トランジスタＱ１ のエ
ミッタサイズの２倍，４倍，…，１２８倍に設定すれば
、何れのトランジスタのベース・エミッタ間電圧も同一
となり、出力信号ｅＯ のリニアリティを維持すること
ができる。
，Ｑ８ のエミッタサイズを、トランジスタＱ１ のエ
ミッタサイズの２倍，４倍，…，１２８倍に設定すれば
、何れのトランジスタのベース・エミッタ間電圧も同一
となり、出力信号ｅＯ のリニアリティを維持すること
ができる。
【００１１】ところが、トランジスタのエミッタサイズ
を変えて出力信号ｅＯ のリニアリティを保つこの方法
では、ＭＳＢ側のトランジスタほどエミッタサイズを大
きくする必要があり、集積化に際してチップ面積が増大
するという不都合が生じる。また、最大で１２８倍も大
きさが異なる８種類のトランジスタを非常に高い比精度
で形成しなければならず、高い製造技術が要求される。
を変えて出力信号ｅＯ のリニアリティを保つこの方法
では、ＭＳＢ側のトランジスタほどエミッタサイズを大
きくする必要があり、集積化に際してチップ面積が増大
するという不都合が生じる。また、最大で１２８倍も大
きさが異なる８種類のトランジスタを非常に高い比精度
で形成しなければならず、高い製造技術が要求される。
【００１２】この発明は、各トランジスタのエミッタサ
イズを同一に保ちながら出力信号のリニアリティを維持
することのできる電流加算形のＤＡ変換回路を提供する
ことを目的とする。
イズを同一に保ちながら出力信号のリニアリティを維持
することのできる電流加算形のＤＡ変換回路を提供する
ことを目的とする。
【００１３】
【課題を解決するための手段】この発明は、複数ｎの電
流分岐路に２の累乗の関係に順次重み付けされた複数ｎ
の荷重電流を分流する抵抗ラダー回路と、エミッタ端子
が上記抵抗ラダー回路の電流分岐路に接続され上記複数
ｎの電流分岐路に上記複数ｎの荷重電流を流す互いに同
一サイズの複数ｎのトランジスタと、上記複数ｎのトラ
ンジスタに接続され複数ｎビットのディジタル入力信号
の各ビットデータに基づいて上記複数ｎの荷重電流を加
算して上記ディジタル入力信号に対応したアナログ信号
を出力するスイッチ回路とを備える電流加算形のディジ
タル／アナログ変換回路において、互いに並列接続され
た上記複数ｎのトランジスタの各ベース端子間を、それ
ぞれベース抵抗を介して直列に接続し、このベース抵抗
に流れる電流の値を、上記複数ｎのトランジスタの所定
の２つのトランジスタのエミッタ電位が互いに等しくな
るように制御することを特徴とする。
流分岐路に２の累乗の関係に順次重み付けされた複数ｎ
の荷重電流を分流する抵抗ラダー回路と、エミッタ端子
が上記抵抗ラダー回路の電流分岐路に接続され上記複数
ｎの電流分岐路に上記複数ｎの荷重電流を流す互いに同
一サイズの複数ｎのトランジスタと、上記複数ｎのトラ
ンジスタに接続され複数ｎビットのディジタル入力信号
の各ビットデータに基づいて上記複数ｎの荷重電流を加
算して上記ディジタル入力信号に対応したアナログ信号
を出力するスイッチ回路とを備える電流加算形のディジ
タル／アナログ変換回路において、互いに並列接続され
た上記複数ｎのトランジスタの各ベース端子間を、それ
ぞれベース抵抗を介して直列に接続し、このベース抵抗
に流れる電流の値を、上記複数ｎのトランジスタの所定
の２つのトランジスタのエミッタ電位が互いに等しくな
るように制御することを特徴とする。
【００１４】
【作用】この発明の構成において、複数ｎのトランジス
タの各エミッタ電位が全て同一の電位に保たれていれば
、抵抗ラダー回路に流れる複数ｎの荷重電流は２の累乗
の関係を維持し、出力信号のリニアリティが保たれる。
タの各エミッタ電位が全て同一の電位に保たれていれば
、抵抗ラダー回路に流れる複数ｎの荷重電流は２の累乗
の関係を維持し、出力信号のリニアリティが保たれる。
【００１５】そこで、複数ｎ個のトランジスタのうち、
所定の２つのトランジスタのエミッタ電位を監視し、両
エミッタ電位が異なったときは各ベース抵抗に流れる電
流の値を変化させて両エミッタ電位の差を打ち消すよう
に制御する。すなわち、所定の２つのトランジスタのう
ち、ＬＳＢ側のトランジスタのエミッタ電位がＭＳＢ側
のトランジスタのエミッタ電位に比べて相対的に上昇し
たときは、ベース抵抗に流れる電流の値を増加させ、各
ベース抵抗による電圧降下を増大させる。すると、ＬＳ
Ｂ側のトランジスタのベース電位が低下し、同時にエミ
ッタ電位も低下して元の状態に復帰する。
所定の２つのトランジスタのエミッタ電位を監視し、両
エミッタ電位が異なったときは各ベース抵抗に流れる電
流の値を変化させて両エミッタ電位の差を打ち消すよう
に制御する。すなわち、所定の２つのトランジスタのう
ち、ＬＳＢ側のトランジスタのエミッタ電位がＭＳＢ側
のトランジスタのエミッタ電位に比べて相対的に上昇し
たときは、ベース抵抗に流れる電流の値を増加させ、各
ベース抵抗による電圧降下を増大させる。すると、ＬＳ
Ｂ側のトランジスタのベース電位が低下し、同時にエミ
ッタ電位も低下して元の状態に復帰する。
【００１６】また、ＬＳＢ側のトランジスタのエミッタ
電位が相対的に下降したときは、ベース抵抗に流れる電
流の値を減少させ、各ベース抵抗による電圧降下を減少
させる。すると、ＬＳＢ側のトランジスタのベース電位
が上昇し、同時にエミッタ電位も上昇して元の状態に復
帰する。
電位が相対的に下降したときは、ベース抵抗に流れる電
流の値を減少させ、各ベース抵抗による電圧降下を減少
させる。すると、ＬＳＢ側のトランジスタのベース電位
が上昇し、同時にエミッタ電位も上昇して元の状態に復
帰する。
【００１７】従って、この構成によれば、複数ｎのトラ
ンジスタの各ベース・エミッタ間電圧が異なっていても
、各トランジスタのエミッタ電位を同一電位に保つこと
ができ、抵抗ラダー回路に流れる複数ｎの荷重電流を２
の累乗の関係に維持することができ、出力信号のリニア
リティを保つことが可能となる。
ンジスタの各ベース・エミッタ間電圧が異なっていても
、各トランジスタのエミッタ電位を同一電位に保つこと
ができ、抵抗ラダー回路に流れる複数ｎの荷重電流を２
の累乗の関係に維持することができ、出力信号のリニア
リティを保つことが可能となる。
【００１８】
【実施例】図１は、この発明によるディジタル／アナロ
グ変換回路の一実施例を示す構成図である。この回路は
、図２の構成において、トランジスタＱ１ 〜Ｑ８ の
各ベース間に同一抵抗値のベース抵抗ｒ１ 〜ｒ７ を
挿入し、トランジスタＱ１ のベース端子および接地間
にトランジスタＱ１０を設け、このトランジスタＱ１０
のベース端子に電圧比較回路ＣＰの出力端子ＯＴを接続
する。また、この比較回路ＣＰの入力端子ＩＴ１ には
トランジスタＱ１ のエミッタ端子を、入力端子ＩＴ２
にはトランジスタＱ８ のエミッタ端子をそれぞれ接
続する。そして、トランジスタＱ１０および電圧比較回
路ＣＰによってベース電流制御回路ＢＣを構成する点を
除いては図２と同一の構成を有している。ただし、トラ
ンジスタＱ１ 〜Ｑ８ の各エミッタサイズはそれぞれ
同一の大きさに構成されている。
グ変換回路の一実施例を示す構成図である。この回路は
、図２の構成において、トランジスタＱ１ 〜Ｑ８ の
各ベース間に同一抵抗値のベース抵抗ｒ１ 〜ｒ７ を
挿入し、トランジスタＱ１ のベース端子および接地間
にトランジスタＱ１０を設け、このトランジスタＱ１０
のベース端子に電圧比較回路ＣＰの出力端子ＯＴを接続
する。また、この比較回路ＣＰの入力端子ＩＴ１ には
トランジスタＱ１ のエミッタ端子を、入力端子ＩＴ２
にはトランジスタＱ８ のエミッタ端子をそれぞれ接
続する。そして、トランジスタＱ１０および電圧比較回
路ＣＰによってベース電流制御回路ＢＣを構成する点を
除いては図２と同一の構成を有している。ただし、トラ
ンジスタＱ１ 〜Ｑ８ の各エミッタサイズはそれぞれ
同一の大きさに構成されている。
【００１９】電圧比較回路ＣＰは、ｐｎｐ形トランジス
タＱ１１およびＱ１２からなる差動回路にｎｐｎ形トラ
ンジスタＱ１３およびＱ１４からなるカレントミラー回
路を負荷とする回路で、トランジスタＱ１４はダイオー
ド接続され、トランジスタＱ１１およびＱ１２のエミッ
タ端子は定電流源ＣＲに接続され、トランジスタＱ１３
およびＱ１４のエミッタ端子は接地されている。また、
トランジスタＱ１１のベース端子は入力端子ＩＴ１ に
、トランジスタＱ１２のベース端子は入力端子ＩＴ２
に、トランジスタＱ１１のコレクタ端子およびトランジ
スタＱ１３のコレクタ端子の接続中点は出力端子ＯＴに
それぞれ接続されている。
タＱ１１およびＱ１２からなる差動回路にｎｐｎ形トラ
ンジスタＱ１３およびＱ１４からなるカレントミラー回
路を負荷とする回路で、トランジスタＱ１４はダイオー
ド接続され、トランジスタＱ１１およびＱ１２のエミッ
タ端子は定電流源ＣＲに接続され、トランジスタＱ１３
およびＱ１４のエミッタ端子は接地されている。また、
トランジスタＱ１１のベース端子は入力端子ＩＴ１ に
、トランジスタＱ１２のベース端子は入力端子ＩＴ２
に、トランジスタＱ１１のコレクタ端子およびトランジ
スタＱ１３のコレクタ端子の接続中点は出力端子ＯＴに
それぞれ接続されている。
【００２０】この構成において、各トランジスタＱ１
〜Ｑ８ の各エミッタ電位が全て同一の電位を保ってい
れば、トランジスタＱ１ 〜Ｑ８ の各コレクタ電流が
２の累乗の関係となり、各ベース抵抗ｒ１ 〜ｒ７ に
は所定のベース電流Ｉｂ が流れる。この状態が定常状
態である。
〜Ｑ８ の各エミッタ電位が全て同一の電位を保ってい
れば、トランジスタＱ１ 〜Ｑ８ の各コレクタ電流が
２の累乗の関係となり、各ベース抵抗ｒ１ 〜ｒ７ に
は所定のベース電流Ｉｂ が流れる。この状態が定常状
態である。
【００２１】そこで、この回路では、トランジスタＱ１
〜Ｑ８ の各エミッタ電位を同一の電位に維持するた
めに、トランジスタＱ１ のエミッタ電位とトランジス
タＱ８ のエミッタ電位とを電圧比較回路ＣＰで比較し
、両エミッタ電位のバランスが崩れたときはトランジス
タＱ１０のベース電位を制御してベース電流Ｉｂ を変
化させ、トランジスタＱ１ のエミッタ電位とトランジ
スタＱ８ のエミッタ電位とが等しくなるように制御し
ている。
〜Ｑ８ の各エミッタ電位を同一の電位に維持するた
めに、トランジスタＱ１ のエミッタ電位とトランジス
タＱ８ のエミッタ電位とを電圧比較回路ＣＰで比較し
、両エミッタ電位のバランスが崩れたときはトランジス
タＱ１０のベース電位を制御してベース電流Ｉｂ を変
化させ、トランジスタＱ１ のエミッタ電位とトランジ
スタＱ８ のエミッタ電位とが等しくなるように制御し
ている。
【００２２】すなわち、トランジスタＱ１ のエミッタ
電位がトランジスタＱ８ のエミッタ電位に比べて相対
的に上昇したときは、電圧比較回路ＣＰによってその差
を検出し、トランジスタＱ１０のベース電位を上昇させ
てベース電流Ｉｂ を増加させる。すると、各ベース抵
抗ｒ１ 〜ｒ７ による電圧降下が増大し、各トランジ
スタＱ１ 〜Ｑ７ のベース電位が低下する。すると、
トランジスタＱ１ のエミッタ電位も低下してトランジ
スタＱ８ のエミッタ電位と等しい状態になる。
電位がトランジスタＱ８ のエミッタ電位に比べて相対
的に上昇したときは、電圧比較回路ＣＰによってその差
を検出し、トランジスタＱ１０のベース電位を上昇させ
てベース電流Ｉｂ を増加させる。すると、各ベース抵
抗ｒ１ 〜ｒ７ による電圧降下が増大し、各トランジ
スタＱ１ 〜Ｑ７ のベース電位が低下する。すると、
トランジスタＱ１ のエミッタ電位も低下してトランジ
スタＱ８ のエミッタ電位と等しい状態になる。
【００２３】また、トランジスタＱ１ のエミッタ電位
がトランジスタＱ８ のエミッタ電位に比べて相対的に
下降したときは、電圧比較回路ＣＰによってその差を検
出し、トランジスタＱ１０のベース電位を低下させてベ
ース電流Ｉｂ を減少させる。すると、各ベース抵抗ｒ
１ 〜ｒ７ による電圧降下が減少し、各トランジスタ
Ｑ１ 〜Ｑ７ のベース電位が上昇する。すると、トラ
ンジスタＱ１ のエミッタ電位も上昇してトランジスタ
Ｑ８ のエミッタ電位と等しくなる状態になる。
がトランジスタＱ８ のエミッタ電位に比べて相対的に
下降したときは、電圧比較回路ＣＰによってその差を検
出し、トランジスタＱ１０のベース電位を低下させてベ
ース電流Ｉｂ を減少させる。すると、各ベース抵抗ｒ
１ 〜ｒ７ による電圧降下が減少し、各トランジスタ
Ｑ１ 〜Ｑ７ のベース電位が上昇する。すると、トラ
ンジスタＱ１ のエミッタ電位も上昇してトランジスタ
Ｑ８ のエミッタ電位と等しくなる状態になる。
【００２４】なお、前述の実施例では、トランジスタＱ
１ 〜Ｑ８のうち、ＬＳＢのトランジスタＱ１ とＭＳ
ＢのトランジスタＱ８ との２つのトランジスタのエミ
ッタ電位が等しくなるように制御するようにしたが、こ
れに限らず、他の２つのトランジスタ、例えば、トラン
ジスタＱ２ とトランジスタＱ８ のエミッタ電位が等
しくなるように制御してもよい。
１ 〜Ｑ８のうち、ＬＳＢのトランジスタＱ１ とＭＳ
ＢのトランジスタＱ８ との２つのトランジスタのエミ
ッタ電位が等しくなるように制御するようにしたが、こ
れに限らず、他の２つのトランジスタ、例えば、トラン
ジスタＱ２ とトランジスタＱ８ のエミッタ電位が等
しくなるように制御してもよい。
【００２５】
【発明の効果】この発明によれば、複数ビットのディジ
タル入力信号の各ビットデータに対応して設けた各トラ
ンジスタのエミッタサイズが同一であっても、出力信号
のリニアリティを維持することができ、集積化に際して
トランジスタのチップ面積の増大を防止することが出来
る。
タル入力信号の各ビットデータに対応して設けた各トラ
ンジスタのエミッタサイズが同一であっても、出力信号
のリニアリティを維持することができ、集積化に際して
トランジスタのチップ面積の増大を防止することが出来
る。
【図１】この発明によるＤＡ変換回路の一実施例を示す
構成図である。
構成図である。
【図２】従来のＤＡ変換回路の構成図である。
ＢＣ ベース電流制御回路ＣＰ
電圧比較回路ＣＲ
定電流源 Ｅｓ 定電圧源 ＯＰ オペアンプ Ｑ１ 〜Ｑ８ トランジスタ Ｑ１０〜Ｑ１４ トランジスタ Ｒ，２Ｒ ラダー抵抗 Ｒｆ 帰還抵抗 ｒ１ 〜ｒ７ ベース抵抗 Ｓ１ 〜Ｓ８ スイッチ回路
電圧比較回路ＣＲ
定電流源 Ｅｓ 定電圧源 ＯＰ オペアンプ Ｑ１ 〜Ｑ８ トランジスタ Ｑ１０〜Ｑ１４ トランジスタ Ｒ，２Ｒ ラダー抵抗 Ｒｆ 帰還抵抗 ｒ１ 〜ｒ７ ベース抵抗 Ｓ１ 〜Ｓ８ スイッチ回路
Claims (1)
- 【請求項１】 複数ｎの電流分岐路に２の累乗の関係
に順次重み付けされた複数ｎの荷重電流を分流する抵抗
ラダー回路と、エミッタ端子が上記抵抗ラダー回路の電
流分岐路に接続され上記複数ｎの電流分岐路に上記複数
ｎの荷重電流を流す互いに同一サイズの複数ｎのトラン
ジスタと、上記複数ｎのトランジスタに接続され複数ｎ
ビットのディジタル入力信号の各ビットデータに基づい
て上記複数ｎの荷重電流を加算して上記ディジタル入力
信号に対応したアナログ信号を出力するスイッチ回路と
を備える電流加算形のディジタル／アナログ変換回路に
おいて、互いに並列接続された上記複数ｎのトランジス
タの各ベース端子間を、それぞれベース抵抗を介して直
列に接続し、このベース抵抗に流れる電流の値を、上記
複数ｎのトランジスタの所定の２つのトランジスタのエ
ミッタ電位が互いに等しくなるように制御することを特
徴とするディジタル／アナログ変換回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3045630A JPH04265019A (ja) | 1991-02-20 | 1991-02-20 | ディジタル／アナログ変換回路 |
| US07/818,820 US5231396A (en) | 1991-02-20 | 1992-01-10 | R-2R digital-to-analog converter having transistors of equal emitter size |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3045630A JPH04265019A (ja) | 1991-02-20 | 1991-02-20 | ディジタル／アナログ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04265019A true JPH04265019A (ja) | 1992-09-21 |
Family
ID=12724691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3045630A Pending JPH04265019A (ja) | 1991-02-20 | 1991-02-20 | ディジタル／アナログ変換回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5231396A (ja) |
| JP (1) | JPH04265019A (ja) |
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Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1992
- 1992-01-10 US US07/818,820 patent/US5231396A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5231396A (en) | 1993-07-27 |
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