JPH04265019A - ディジタル/アナログ変換回路 - Google Patents
ディジタル/アナログ変換回路Info
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- JPH04265019A JPH04265019A JP3045630A JP4563091A JPH04265019A JP H04265019 A JPH04265019 A JP H04265019A JP 3045630 A JP3045630 A JP 3045630A JP 4563091 A JP4563091 A JP 4563091A JP H04265019 A JPH04265019 A JP H04265019A
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- JP
- Japan
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- transistor
- emitter
- transistors
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- potential
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- 238000006243 chemical reaction Methods 0.000 claims description 9
- 239000013256 coordination polymer Substances 0.000 abstract description 10
- 230000007423 decrease Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/78—Simultaneous conversion using ladder network
- H03M1/785—Simultaneous conversion using ladder network using resistors, i.e. R-2R ladders
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】この発明は抵抗ラダー回路を備え
る電流加算形のディジタル/アナログ変換回路に関する
。
る電流加算形のディジタル/アナログ変換回路に関する
。
【0002】
【従来の技術】図2は、従来のディジタル/アナログ(
以下、DA、という)変換回路の構成を示す図で、8ビ
ットデータD1 〜D8 からなるディジタル入力信号
を、アナログ信号に変換するための回路を示している。
以下、DA、という)変換回路の構成を示す図で、8ビ
ットデータD1 〜D8 からなるディジタル入力信号
を、アナログ信号に変換するための回路を示している。
【0003】この回路は複数の抵抗Rと抵抗Rの2倍の
抵抗値を有する複数の抵抗2Rによって構成される抵抗
ラダー回路を備え、各抵抗2Rの他端は、トランジスタ
Q1 〜Q8 を介してスイッチ回路S1 〜S8 の
可動端子a1 〜a8 に接続されている。また、トラ
ンジスタQ1 〜Q8 の各ベース端子は定電圧源Es
に共通に接続されている。
抵抗値を有する複数の抵抗2Rによって構成される抵抗
ラダー回路を備え、各抵抗2Rの他端は、トランジスタ
Q1 〜Q8 を介してスイッチ回路S1 〜S8 の
可動端子a1 〜a8 に接続されている。また、トラ
ンジスタQ1 〜Q8 の各ベース端子は定電圧源Es
に共通に接続されている。
【0004】スイッチ回路S1 〜S8 の可動端子a
1〜a8 はディジタル入力信号の対応する各ビットデ
ータD1 〜D8 によって切り換えられ、ビットDi
(i=1,2,…,8)が論理“1”のときは固定端
子bi 側に、ビットDi が論理“0”のときは固定
端子ci 側にそれぞれ接続される。両固定端子bi
およびci のうち固定端子bi はオペアンプOPの
仮想接地端子(−)に、固定端子ci は接地端子(+
)にそれぞれ接続されている。また、オペアンプOPの
仮想接地端子および出力端子間には帰還抵抗Rf が接
続されている。
1〜a8 はディジタル入力信号の対応する各ビットデ
ータD1 〜D8 によって切り換えられ、ビットDi
(i=1,2,…,8)が論理“1”のときは固定端
子bi 側に、ビットDi が論理“0”のときは固定
端子ci 側にそれぞれ接続される。両固定端子bi
およびci のうち固定端子bi はオペアンプOPの
仮想接地端子(−)に、固定端子ci は接地端子(+
)にそれぞれ接続されている。また、オペアンプOPの
仮想接地端子および出力端子間には帰還抵抗Rf が接
続されている。
【0005】この構成によると、図中A,B,C,…か
ら右側を見た抵抗ラダー回路の抵抗値はそれぞれ2Rと
なり、トランジスタQ1 のコレクタ電流をIc とす
ると、トランジスタQ2 , Q3 , …,Q8 の
コレクタ電流はそれぞれ2Ic ,4Ic ,…,12
8Ic となり2の累乗で増加する関係となる。従って
、ビットD1 をLSB、ビットD8 をMSBとすれ
ば、オペアンプOPの帰還抵抗Rf には、スイッチ回
路S1 〜S8 の切り換え状態に応じて電流Ic ,
2Ic ,4Ic ,…,128Ic が荷重電流とし
て加算されて流れ、ディジタル入力信号に応じたアナロ
グ信号が、下記の式■に示す出力信号eO として得ら
れる。
ら右側を見た抵抗ラダー回路の抵抗値はそれぞれ2Rと
なり、トランジスタQ1 のコレクタ電流をIc とす
ると、トランジスタQ2 , Q3 , …,Q8 の
コレクタ電流はそれぞれ2Ic ,4Ic ,…,12
8Ic となり2の累乗で増加する関係となる。従って
、ビットD1 をLSB、ビットD8 をMSBとすれ
ば、オペアンプOPの帰還抵抗Rf には、スイッチ回
路S1 〜S8 の切り換え状態に応じて電流Ic ,
2Ic ,4Ic ,…,128Ic が荷重電流とし
て加算されて流れ、ディジタル入力信号に応じたアナロ
グ信号が、下記の式■に示す出力信号eO として得ら
れる。
【数1】
【0006】
【発明が解決しようとする課題】前述した従来例による
と、トランジスタQ1 のコレクタ電流Ic に対して
トランジスタQ8 のコレクタ電流は128Ic とな
り、トランジスタQ8 にはトランジスタQ1 の12
8倍のコレクタ電流が流れる。
と、トランジスタQ1 のコレクタ電流Ic に対して
トランジスタQ8 のコレクタ電流は128Ic とな
り、トランジスタQ8 にはトランジスタQ1 の12
8倍のコレクタ電流が流れる。
【0007】ところで、一般にトランジスタのベース・
エミッタ間電圧Vbeは、
エミッタ間電圧Vbeは、
【数2】
ただし、K;ボルツマン定数 T;絶対温度
q;電子の電荷量 Ic ;コレクタ電
流Is ;逆方向飽和電流 で表される。
q;電子の電荷量 Ic ;コレクタ電
流Is ;逆方向飽和電流 で表される。
【0008】従って、トランジスタQi のベース・エ
ミッタ間電圧(Vbe)i は、
ミッタ間電圧(Vbe)i は、
【数3】
となり、トランジスタQ1 〜Q8 の各ベース・エミ
ッタ間電圧VbeはMSB側のトランジスタほど順次大
きな値となる。このため、トランジスタQ1 〜Q8
のコレクタ電流が2の累乗の関係を保てなくなり、出力
信号eO のリニアリティが悪化する。
ッタ間電圧VbeはMSB側のトランジスタほど順次大
きな値となる。このため、トランジスタQ1 〜Q8
のコレクタ電流が2の累乗の関係を保てなくなり、出力
信号eO のリニアリティが悪化する。
【0009】他方、トランジスタのエミッタサイズをn
倍にすると、トランジスタのベース・エミッタ間電圧V
beは、
倍にすると、トランジスタのベース・エミッタ間電圧V
beは、
【数4】
となる。そこで、トランジスタQi のエミッタサイズ
をトランジスタQ1 のエミッタサイズの2i−1 倍
に設定すれば、トランジスタQi のベース・エミッタ
間電圧(Vbe)i は、式■および■から、
をトランジスタQ1 のエミッタサイズの2i−1 倍
に設定すれば、トランジスタQi のベース・エミッタ
間電圧(Vbe)i は、式■および■から、
【数5】
となる。
【0010】従って、トランジスタQ2 ,Q3 ,…
,Q8 のエミッタサイズを、トランジスタQ1 のエ
ミッタサイズの2倍,4倍,…,128倍に設定すれば
、何れのトランジスタのベース・エミッタ間電圧も同一
となり、出力信号eO のリニアリティを維持すること
ができる。
,Q8 のエミッタサイズを、トランジスタQ1 のエ
ミッタサイズの2倍,4倍,…,128倍に設定すれば
、何れのトランジスタのベース・エミッタ間電圧も同一
となり、出力信号eO のリニアリティを維持すること
ができる。
【0011】ところが、トランジスタのエミッタサイズ
を変えて出力信号eO のリニアリティを保つこの方法
では、MSB側のトランジスタほどエミッタサイズを大
きくする必要があり、集積化に際してチップ面積が増大
するという不都合が生じる。また、最大で128倍も大
きさが異なる8種類のトランジスタを非常に高い比精度
で形成しなければならず、高い製造技術が要求される。
を変えて出力信号eO のリニアリティを保つこの方法
では、MSB側のトランジスタほどエミッタサイズを大
きくする必要があり、集積化に際してチップ面積が増大
するという不都合が生じる。また、最大で128倍も大
きさが異なる8種類のトランジスタを非常に高い比精度
で形成しなければならず、高い製造技術が要求される。
【0012】この発明は、各トランジスタのエミッタサ
イズを同一に保ちながら出力信号のリニアリティを維持
することのできる電流加算形のDA変換回路を提供する
ことを目的とする。
イズを同一に保ちながら出力信号のリニアリティを維持
することのできる電流加算形のDA変換回路を提供する
ことを目的とする。
【0013】
【課題を解決するための手段】この発明は、複数nの電
流分岐路に2の累乗の関係に順次重み付けされた複数n
の荷重電流を分流する抵抗ラダー回路と、エミッタ端子
が上記抵抗ラダー回路の電流分岐路に接続され上記複数
nの電流分岐路に上記複数nの荷重電流を流す互いに同
一サイズの複数nのトランジスタと、上記複数nのトラ
ンジスタに接続され複数nビットのディジタル入力信号
の各ビットデータに基づいて上記複数nの荷重電流を加
算して上記ディジタル入力信号に対応したアナログ信号
を出力するスイッチ回路とを備える電流加算形のディジ
タル/アナログ変換回路において、互いに並列接続され
た上記複数nのトランジスタの各ベース端子間を、それ
ぞれベース抵抗を介して直列に接続し、このベース抵抗
に流れる電流の値を、上記複数nのトランジスタの所定
の2つのトランジスタのエミッタ電位が互いに等しくな
るように制御することを特徴とする。
流分岐路に2の累乗の関係に順次重み付けされた複数n
の荷重電流を分流する抵抗ラダー回路と、エミッタ端子
が上記抵抗ラダー回路の電流分岐路に接続され上記複数
nの電流分岐路に上記複数nの荷重電流を流す互いに同
一サイズの複数nのトランジスタと、上記複数nのトラ
ンジスタに接続され複数nビットのディジタル入力信号
の各ビットデータに基づいて上記複数nの荷重電流を加
算して上記ディジタル入力信号に対応したアナログ信号
を出力するスイッチ回路とを備える電流加算形のディジ
タル/アナログ変換回路において、互いに並列接続され
た上記複数nのトランジスタの各ベース端子間を、それ
ぞれベース抵抗を介して直列に接続し、このベース抵抗
に流れる電流の値を、上記複数nのトランジスタの所定
の2つのトランジスタのエミッタ電位が互いに等しくな
るように制御することを特徴とする。
【0014】
【作用】この発明の構成において、複数nのトランジス
タの各エミッタ電位が全て同一の電位に保たれていれば
、抵抗ラダー回路に流れる複数nの荷重電流は2の累乗
の関係を維持し、出力信号のリニアリティが保たれる。
タの各エミッタ電位が全て同一の電位に保たれていれば
、抵抗ラダー回路に流れる複数nの荷重電流は2の累乗
の関係を維持し、出力信号のリニアリティが保たれる。
【0015】そこで、複数n個のトランジスタのうち、
所定の2つのトランジスタのエミッタ電位を監視し、両
エミッタ電位が異なったときは各ベース抵抗に流れる電
流の値を変化させて両エミッタ電位の差を打ち消すよう
に制御する。すなわち、所定の2つのトランジスタのう
ち、LSB側のトランジスタのエミッタ電位がMSB側
のトランジスタのエミッタ電位に比べて相対的に上昇し
たときは、ベース抵抗に流れる電流の値を増加させ、各
ベース抵抗による電圧降下を増大させる。すると、LS
B側のトランジスタのベース電位が低下し、同時にエミ
ッタ電位も低下して元の状態に復帰する。
所定の2つのトランジスタのエミッタ電位を監視し、両
エミッタ電位が異なったときは各ベース抵抗に流れる電
流の値を変化させて両エミッタ電位の差を打ち消すよう
に制御する。すなわち、所定の2つのトランジスタのう
ち、LSB側のトランジスタのエミッタ電位がMSB側
のトランジスタのエミッタ電位に比べて相対的に上昇し
たときは、ベース抵抗に流れる電流の値を増加させ、各
ベース抵抗による電圧降下を増大させる。すると、LS
B側のトランジスタのベース電位が低下し、同時にエミ
ッタ電位も低下して元の状態に復帰する。
【0016】また、LSB側のトランジスタのエミッタ
電位が相対的に下降したときは、ベース抵抗に流れる電
流の値を減少させ、各ベース抵抗による電圧降下を減少
させる。すると、LSB側のトランジスタのベース電位
が上昇し、同時にエミッタ電位も上昇して元の状態に復
帰する。
電位が相対的に下降したときは、ベース抵抗に流れる電
流の値を減少させ、各ベース抵抗による電圧降下を減少
させる。すると、LSB側のトランジスタのベース電位
が上昇し、同時にエミッタ電位も上昇して元の状態に復
帰する。
【0017】従って、この構成によれば、複数nのトラ
ンジスタの各ベース・エミッタ間電圧が異なっていても
、各トランジスタのエミッタ電位を同一電位に保つこと
ができ、抵抗ラダー回路に流れる複数nの荷重電流を2
の累乗の関係に維持することができ、出力信号のリニア
リティを保つことが可能となる。
ンジスタの各ベース・エミッタ間電圧が異なっていても
、各トランジスタのエミッタ電位を同一電位に保つこと
ができ、抵抗ラダー回路に流れる複数nの荷重電流を2
の累乗の関係に維持することができ、出力信号のリニア
リティを保つことが可能となる。
【0018】
【実施例】図1は、この発明によるディジタル/アナロ
グ変換回路の一実施例を示す構成図である。この回路は
、図2の構成において、トランジスタQ1 〜Q8 の
各ベース間に同一抵抗値のベース抵抗r1 〜r7 を
挿入し、トランジスタQ1 のベース端子および接地間
にトランジスタQ10を設け、このトランジスタQ10
のベース端子に電圧比較回路CPの出力端子OTを接続
する。また、この比較回路CPの入力端子IT1 には
トランジスタQ1 のエミッタ端子を、入力端子IT2
にはトランジスタQ8 のエミッタ端子をそれぞれ接
続する。そして、トランジスタQ10および電圧比較回
路CPによってベース電流制御回路BCを構成する点を
除いては図2と同一の構成を有している。ただし、トラ
ンジスタQ1 〜Q8 の各エミッタサイズはそれぞれ
同一の大きさに構成されている。
グ変換回路の一実施例を示す構成図である。この回路は
、図2の構成において、トランジスタQ1 〜Q8 の
各ベース間に同一抵抗値のベース抵抗r1 〜r7 を
挿入し、トランジスタQ1 のベース端子および接地間
にトランジスタQ10を設け、このトランジスタQ10
のベース端子に電圧比較回路CPの出力端子OTを接続
する。また、この比較回路CPの入力端子IT1 には
トランジスタQ1 のエミッタ端子を、入力端子IT2
にはトランジスタQ8 のエミッタ端子をそれぞれ接
続する。そして、トランジスタQ10および電圧比較回
路CPによってベース電流制御回路BCを構成する点を
除いては図2と同一の構成を有している。ただし、トラ
ンジスタQ1 〜Q8 の各エミッタサイズはそれぞれ
同一の大きさに構成されている。
【0019】電圧比較回路CPは、pnp形トランジス
タQ11およびQ12からなる差動回路にnpn形トラ
ンジスタQ13およびQ14からなるカレントミラー回
路を負荷とする回路で、トランジスタQ14はダイオー
ド接続され、トランジスタQ11およびQ12のエミッ
タ端子は定電流源CRに接続され、トランジスタQ13
およびQ14のエミッタ端子は接地されている。また、
トランジスタQ11のベース端子は入力端子IT1 に
、トランジスタQ12のベース端子は入力端子IT2
に、トランジスタQ11のコレクタ端子およびトランジ
スタQ13のコレクタ端子の接続中点は出力端子OTに
それぞれ接続されている。
タQ11およびQ12からなる差動回路にnpn形トラ
ンジスタQ13およびQ14からなるカレントミラー回
路を負荷とする回路で、トランジスタQ14はダイオー
ド接続され、トランジスタQ11およびQ12のエミッ
タ端子は定電流源CRに接続され、トランジスタQ13
およびQ14のエミッタ端子は接地されている。また、
トランジスタQ11のベース端子は入力端子IT1 に
、トランジスタQ12のベース端子は入力端子IT2
に、トランジスタQ11のコレクタ端子およびトランジ
スタQ13のコレクタ端子の接続中点は出力端子OTに
それぞれ接続されている。
【0020】この構成において、各トランジスタQ1
〜Q8 の各エミッタ電位が全て同一の電位を保ってい
れば、トランジスタQ1 〜Q8 の各コレクタ電流が
2の累乗の関係となり、各ベース抵抗r1 〜r7 に
は所定のベース電流Ib が流れる。この状態が定常状
態である。
〜Q8 の各エミッタ電位が全て同一の電位を保ってい
れば、トランジスタQ1 〜Q8 の各コレクタ電流が
2の累乗の関係となり、各ベース抵抗r1 〜r7 に
は所定のベース電流Ib が流れる。この状態が定常状
態である。
【0021】そこで、この回路では、トランジスタQ1
〜Q8 の各エミッタ電位を同一の電位に維持するた
めに、トランジスタQ1 のエミッタ電位とトランジス
タQ8 のエミッタ電位とを電圧比較回路CPで比較し
、両エミッタ電位のバランスが崩れたときはトランジス
タQ10のベース電位を制御してベース電流Ib を変
化させ、トランジスタQ1 のエミッタ電位とトランジ
スタQ8 のエミッタ電位とが等しくなるように制御し
ている。
〜Q8 の各エミッタ電位を同一の電位に維持するた
めに、トランジスタQ1 のエミッタ電位とトランジス
タQ8 のエミッタ電位とを電圧比較回路CPで比較し
、両エミッタ電位のバランスが崩れたときはトランジス
タQ10のベース電位を制御してベース電流Ib を変
化させ、トランジスタQ1 のエミッタ電位とトランジ
スタQ8 のエミッタ電位とが等しくなるように制御し
ている。
【0022】すなわち、トランジスタQ1 のエミッタ
電位がトランジスタQ8 のエミッタ電位に比べて相対
的に上昇したときは、電圧比較回路CPによってその差
を検出し、トランジスタQ10のベース電位を上昇させ
てベース電流Ib を増加させる。すると、各ベース抵
抗r1 〜r7 による電圧降下が増大し、各トランジ
スタQ1 〜Q7 のベース電位が低下する。すると、
トランジスタQ1 のエミッタ電位も低下してトランジ
スタQ8 のエミッタ電位と等しい状態になる。
電位がトランジスタQ8 のエミッタ電位に比べて相対
的に上昇したときは、電圧比較回路CPによってその差
を検出し、トランジスタQ10のベース電位を上昇させ
てベース電流Ib を増加させる。すると、各ベース抵
抗r1 〜r7 による電圧降下が増大し、各トランジ
スタQ1 〜Q7 のベース電位が低下する。すると、
トランジスタQ1 のエミッタ電位も低下してトランジ
スタQ8 のエミッタ電位と等しい状態になる。
【0023】また、トランジスタQ1 のエミッタ電位
がトランジスタQ8 のエミッタ電位に比べて相対的に
下降したときは、電圧比較回路CPによってその差を検
出し、トランジスタQ10のベース電位を低下させてベ
ース電流Ib を減少させる。すると、各ベース抵抗r
1 〜r7 による電圧降下が減少し、各トランジスタ
Q1 〜Q7 のベース電位が上昇する。すると、トラ
ンジスタQ1 のエミッタ電位も上昇してトランジスタ
Q8 のエミッタ電位と等しくなる状態になる。
がトランジスタQ8 のエミッタ電位に比べて相対的に
下降したときは、電圧比較回路CPによってその差を検
出し、トランジスタQ10のベース電位を低下させてベ
ース電流Ib を減少させる。すると、各ベース抵抗r
1 〜r7 による電圧降下が減少し、各トランジスタ
Q1 〜Q7 のベース電位が上昇する。すると、トラ
ンジスタQ1 のエミッタ電位も上昇してトランジスタ
Q8 のエミッタ電位と等しくなる状態になる。
【0024】なお、前述の実施例では、トランジスタQ
1 〜Q8のうち、LSBのトランジスタQ1 とMS
BのトランジスタQ8 との2つのトランジスタのエミ
ッタ電位が等しくなるように制御するようにしたが、こ
れに限らず、他の2つのトランジスタ、例えば、トラン
ジスタQ2 とトランジスタQ8 のエミッタ電位が等
しくなるように制御してもよい。
1 〜Q8のうち、LSBのトランジスタQ1 とMS
BのトランジスタQ8 との2つのトランジスタのエミ
ッタ電位が等しくなるように制御するようにしたが、こ
れに限らず、他の2つのトランジスタ、例えば、トラン
ジスタQ2 とトランジスタQ8 のエミッタ電位が等
しくなるように制御してもよい。
【0025】
【発明の効果】この発明によれば、複数ビットのディジ
タル入力信号の各ビットデータに対応して設けた各トラ
ンジスタのエミッタサイズが同一であっても、出力信号
のリニアリティを維持することができ、集積化に際して
トランジスタのチップ面積の増大を防止することが出来
る。
タル入力信号の各ビットデータに対応して設けた各トラ
ンジスタのエミッタサイズが同一であっても、出力信号
のリニアリティを維持することができ、集積化に際して
トランジスタのチップ面積の増大を防止することが出来
る。
【図1】この発明によるDA変換回路の一実施例を示す
構成図である。
構成図である。
【図2】従来のDA変換回路の構成図である。
BC ベース電流制御回路CP
電圧比較回路CR
定電流源 Es 定電圧源 OP オペアンプ Q1 〜Q8 トランジスタ Q10〜Q14 トランジスタ R,2R ラダー抵抗 Rf 帰還抵抗 r1 〜r7 ベース抵抗 S1 〜S8 スイッチ回路
電圧比較回路CR
定電流源 Es 定電圧源 OP オペアンプ Q1 〜Q8 トランジスタ Q10〜Q14 トランジスタ R,2R ラダー抵抗 Rf 帰還抵抗 r1 〜r7 ベース抵抗 S1 〜S8 スイッチ回路
Claims (1)
- 【請求項1】 複数nの電流分岐路に2の累乗の関係
に順次重み付けされた複数nの荷重電流を分流する抵抗
ラダー回路と、エミッタ端子が上記抵抗ラダー回路の電
流分岐路に接続され上記複数nの電流分岐路に上記複数
nの荷重電流を流す互いに同一サイズの複数nのトラン
ジスタと、上記複数nのトランジスタに接続され複数n
ビットのディジタル入力信号の各ビットデータに基づい
て上記複数nの荷重電流を加算して上記ディジタル入力
信号に対応したアナログ信号を出力するスイッチ回路と
を備える電流加算形のディジタル/アナログ変換回路に
おいて、互いに並列接続された上記複数nのトランジス
タの各ベース端子間を、それぞれベース抵抗を介して直
列に接続し、このベース抵抗に流れる電流の値を、上記
複数nのトランジスタの所定の2つのトランジスタのエ
ミッタ電位が互いに等しくなるように制御することを特
徴とするディジタル/アナログ変換回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3045630A JPH04265019A (ja) | 1991-02-20 | 1991-02-20 | ディジタル/アナログ変換回路 |
US07/818,820 US5231396A (en) | 1991-02-20 | 1992-01-10 | R-2R digital-to-analog converter having transistors of equal emitter size |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3045630A JPH04265019A (ja) | 1991-02-20 | 1991-02-20 | ディジタル/アナログ変換回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04265019A true JPH04265019A (ja) | 1992-09-21 |
Family
ID=12724691
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3045630A Pending JPH04265019A (ja) | 1991-02-20 | 1991-02-20 | ディジタル/アナログ変換回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5231396A (ja) |
JP (1) | JPH04265019A (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5361068A (en) * | 1993-04-02 | 1994-11-01 | National Semiconductor Corporation | Low-current digital-to-analog converter |
US5402126A (en) * | 1993-04-30 | 1995-03-28 | Texas Instruments Incorporated | Method and apparatus for digital to analog conversion using gaas HI2 L |
US10855297B2 (en) * | 2018-06-27 | 2020-12-01 | Rambus Inc. | Phase rotator non-linearity reduction |
Family Cites Families (6)
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