JPH04257024A - 開平器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、開平器に関する。

【０００２】

【従来の技術とその課題】２進数の開平演算方式として
、例えば特公昭５９−２０５５号公報に開示された技術
がある。即ち、被開平数の最上位ビットより下位ビット
方向へ各ビット毎に演算を繰り返すことで、開平値の各
ビット毎の値を求め被開平数の最下位ビットの演算が終
了した時点で最終的に開平数値が求まる。したがって、
被開平数が例えば８ビットから構成されていれば、開平
値を求めるためには同様の計算を８回繰り返す必要があ
り、計算時間が大きくなるという問題点がある。 又、上記公報に開示される開平器は、開平器の構成部分
としてシフトレジスタ等を含んでいることより、それら
の動作を制御するための制御回路が必要であり回路構成
が複雑になるという問題点もある。本発明はこのような
問題点を解決するためになされたもので、計算時間が短
く、回路構成が複雑とならない開平器を提供することを
目的とする。

【０００３】

【課題を解決するための手段】本発明は、被開平数を構
成するビットデータあるいは０のデータ並びに反転入力
データ及びキャリデータに基づいて加算演算を行い加算
結果データ及びキャリデータを送出する加算器と、選択
データに基づき上記加算結果データ又は上記被開平数を
構成するビットデータあるいは０のデータのどちらかを
第１の出力データとして送出する第１の選択回路と、上
記選択データに基づき１あるいは０のデータのどちらか
を選択し第２の出力データとして送出する第２の選択回
路と、を備えた第１の演算素子と、インクリメンタ出力
データにインクリメンタキャリデータをインクリメント
し上記インクリメンタ出力データ及び上記インクリメン
タキャリデータを送出するインクリメンタと、該インク
リメンタの反転出力データと被開平数を構成するビット
データあるいは０のデータあるいは出力データ並びにキ
ャリデータに基づいて加算演算を行い加算結果データ及
びキャリデータを送出する加算器と、選択データに基づ
き上記加算結果データ又は被開平数を構成するビットデ
ータあるいは０のデータあるいは出力データのどちらか
を選択し上記出力データとして送出する選択回路と、を
備えた第２の演算素子と、を被開平数のビット長及び開
平数のビット長に応じて一あるいは複数個直列に接続し
てなる段を複数段に接続したことを特徴とする。

【０００４】

【作用】このように構成することで、第１の演算素子及
び第２の演算素子にて構成される各段から開平数を構成
する各ビットデータが送出され、各ビットデータの算出
演算毎にそれぞれ独自の演算時間を有する。又、第１及
び第２の演算素子にはレジズタ、シフタ等の動作制御を
必要とする素子を含んでいないので、上記演算素子は開
平器の回路構成が複雑化しないように作用している。

【０００５】

【実施例】本発明の開平器の一実施例における構成を被
開平数のビット数がＡ０ないしＡ７より構成される８ビ
ットである場合を例に図１に示す。尚、図１には本実施
例の開平器全体の構成を示し、枠アにて囲まれる演算素
子１ないし１３について部分拡大したものを図２に示し
、枠イにて囲まれる演算素子１５ないし１９、２３ない
し２６、３２ないし３４、４２及び４３について部分拡
大したものを図３に示し、枠ウにて囲まれる演算素子１
４、２０ないし２２、２７ないし３１、３５ないし４１
について部分拡大したものを図４に示す。尚、図２ない
し図３において、各演算素子間の接続の対応関係を“あ
”ないし“ね”にて示している。

【０００６】演算素子３，４、６ないし８、１０ないし
１３、１５ないし１９、２１ないし２６、２８ないし３
４、３６ないし４３のそれぞれは、図５に示すようにＩ
ＣＩ端子にインクリメントキャリー入力データＩＣＩ、
ＤＣＩ端子にデータキャリー入力データＤＣＩ、ＤＩ端
子には被開平数のビットデータに相当する入力データＤ
Ｉ、ＩＩ端子にインクリメント入力データＩＩ、ＳＩ端
子に出力データ選択データＳＩのそれぞれが入力され、
これらの入力データに基づき開平演算を行い、ＩＣＯ端
子よりインクリメントキャリー出力データＩＣＯ、ＤＣ
Ｏ端子よりデータキャリー出力データＤＣＯ、ＩＯ端子
よりインクリメント出力データＩＯ、ＤＯ端子より出力
データＤＯをそれぞれ出力する。尚、演算素子によって
はインクリメントキャリー出力データＩＣＯ及び出力デ
ータＤＯを外部へ出力しないものもある。

【０００７】上述した演算素子３等の具体的な構成は、
図６に示すようにインクリメンタ５０、インバータ５１
、フルアダー５２、マルチプレクサ５３から構成される
。インクリメンタ５０は、インクリメント入力データＩ
Ｉ及びインクリメントキャリー入力データＩＣＩが供給
され、インクリメント入力データＩＩのインクリメント
を行ない、その結果におけるキャリーデータであるイン
クリメントキャリー出力データＩＣＯと結果データであ
るインクリメント出力データＩＯとを送出する。フルア
ダー５２は、インバータ５１を介することで反転したイ
ンクリメント出力データＩＯが供給され、入力データＤ
Ｉ及びデータキャリー入力データＤＣＩが供給され、こ
れら供給データの加算を行いデータキャリー出力データ
ＤＣＯと加算結果（いわゆるサム）を送出する。マルチ
プレクサ５３は、上記加算結果と上記入力データＤＩと
が供給され、これらのどちらかを供給される出力データ
選択データＳＩにて選択し送出する回路であり、供給さ
れる出力データ選択データＳＩが０であれば入力データ
ＤＩを出力し、出力データ選択データＳＩが１であれば
上記加算結果を出力する。

【０００８】演算素子１，２，５，９，１４，２０，２
７，３５のそれぞれは、図７に示すようにＤＣＩ端子に
データキャリー入力データＤＣＩ、ＤＩ端子には被開平
数に相当する入力データＤＩ、ＤＩ’端子に入力データ
ＤＩ’、ＳＩ端子及びＳＩ’端子に出力データ選択デー
タＳＩ及びＳＩ’のそれぞれが入力され、これらの入力
データに基づき開平演算を行い、ＤＣＯ端子よりデータ
キャリー出力データＤＣＯ、ＩＯ端子よりインクリメン
ト出力データＩＯ、ＤＯ端子より出力データＤＯをそれ
ぞれ出力する。

【０００９】上述した演算素子１等の具体的な構成は、
図８に示すように、インバータ５４、フルアダー５５、
マルチプレクサ５６及びマルチプレクサ５７から構成さ
れる。フルアダー５５は、インバータ５４を介すること
で反転した入力データＤＩ’、入力データＤＩ及びデー
タキャリー入力データＤＣＩが供給され、これら供給デ
ータの加算を行いデータキャリー出力データＤＣＯと加
算結果とを送出する。マルチプレクサ５６は、上記加算
結果と上記入力データＤＩとが供給され、これらのどち
らかを供給される出力データ選択入力データＳＩにて選
択し出力データＤＯとして送出する回路であり、供給さ
れる出力データ選択データＳＩが０であれば入力データ
ＤＩを出力し、出力データ選択データＳＩが１であれば
上記加算結果を出力す。マルチプレクサ５７は、供給さ
れる“１”及び“０”のデータのいづれかを上記出力デ
ータ選択データＳＩと同一データである選択データＳＩ
’にて選択しインクリメント出力データＩＯとして送出
する回路であり、選択データＳＩ’が０であればインク
リメント出力データとして０を送出し、選択データＳＩ
’が１であればインクリメント出力データとして１を送
出する。尚、演算素子１等において、入力データＤＩ’
は１に固定され、データキャリー入力データＤＣＩも１
に固定されている。

【００１０】図１ないし図４を参照し本実施例の構成を
説明する。被開平数が８ビットであり開平数も８ビット
にて出力する場合、開平数のビットデータであるＱ０な
いしＱ７は、ビットデータＱ０が演算素子１より送出さ
れ、ビットデータＱ１ないしＱ７が演算素子群より送出
される。即ち、図１に示すように、１段目に配列される
演算素子１よりビットデータＱ０が送出され、２段目に
配列される演算素子２ないし４にてビットデータＱ１が
送出され、３段目に配列される演算素子５ないし８にて
ビットデータＱ２が送出され、以下図示の如く各段に演
算素子が配列され開平数のビットデータＱ３ないしＱ７
を送出する。このように複数段に演算素子を配列し本実
施例の開平器を構成している。さらに詳しく開平器の構
成を以下に説明する。

【００１１】図２に示すように、１段目に配置される演
算素子１のＤＣＩ端子１ａには上記データキャリー入力
データＤＣＩとして１が供給され、ＤＩ端子１ｄには上
記入力データＤＩとして被開平数Ａの最下位ビットデー
タＡ０が供給され、ＤＩ’端子１ｃには上記入力データ
ＤＩ’として１が供給される。上記データキャリー出力
データＤＣＯが送出されるＤＣＯ端子１ｂは、開平数の
最下位ビットデータＱ０の出力端子に接続されるととも
に、ＳＩ端子１ｇ及びＳＩ’端子１ｈに接続され、デー
タキャリー出力データＤＣＯは出力データ選択データＳ
Ｉ，ＳＩ’として演算素子１に供給されことになる。 又、上記出力データＤＯを送出するＤＯ端子１ｅは、開
平値のビットデータＱ１を送出する２段目に配列される
演算素子４のＤＩ端子４ｄに接続され、上記インクリメ
ント出力データＩＯを送出するＩＯ端子１ｆは、上記２
段目に配列される演算素子３のＩＩ端子３ｃ及びＩＣＩ
端子３ｉに接続される。

【００１２】２段目について、演算素子２には上述した
演算素子１と同様に、ＤＣＩ端子２ａには１が供給され
、ＤＩ端子２ｄには被開平数ＡのビットデータＡ２が供
給され、ＤＩ’端子２ｃには１が供給される。ＤＣＯ端
子２ｂは、演算素子３のＤＣＩ端子３ａに接続され、Ｄ
Ｏ端子２ｅは、開平値のビットデータＱ２を送出する３
段目に配列される演算素子７のＤＩ端子７ｄに接続され
、ＩＯ端子２ｆは、上記３段目に配列される演算素子６
のＩＩ端子６ｃ及びＩＣＩ端子６ｉに接続される。

【００１３】演算素子３において、ＤＩ端子３ｄには被
開平数ＡのビットデータＡ１が供給され、ＩＣＯ端子３
ｈは演算素子４のＩＣＩ端子４ｉに接続され、ＤＣＯ端
子３ｂは演算素子４のＤＣＩ端子４ａに接続され、ＤＯ
端子３ｅは３段目に配列される演算素子８のＤＩ端子８
ｄに接続され、ＩＯ端子３ｆは演算素子７のＩＩ端子７
ｃに接続される。

【００１４】演算素子４において、ＩＩ端子４ｃには０
が供給され、ＤＣＯ端子４ｂは開平数のビットデータＱ
１の出力端子に接続されるとともに、２段目に配列され
る各演算素子２，３，４のＳＩ端子２ｇ，３ｇ，４ｇ及
び演算素子２のＳＩ’端子２ｈに接続され、演算素子４
より送出されるデータキャリー出力データＤＣＯは出力
データ選択データＳＩ，ＳＩ’として演算素子２，３，
４に供給されことになる。ＩＯ端子４ｆは演算素子８の
ＩＩ端子８ｃに接続される。尚、演算素子４ではＩＣＯ
端子及びＤＯ端子はいずれにも接続されない。

【００１５】３段目について、演算素子５には上述した
演算素子１，２と同様に、ＤＣＩ端子５ａには１が供給
され、ＤＩ端子５ｄには被開平数ＡのビットデータＡ４
が供給され、ＤＩ’端子５ｃには１が供給される。ＤＣ
Ｏ端子５ｂは、演算素子６のＤＣＩ端子６ａに接続され
、ＤＯ端子５ｅは、開平値のビットデータＱ３を送出す
る４段目に配列される演算素子１１のＤＩ端子１１ｄに
接続され、ＩＯ端子５ｆは、上記４段目に配列される演
算素子１０のＩＩ端子１０ｃ及びＩＣＩ端子１０ｉに接
続される。

【００１６】演算素子６において、ＤＩ端子６ｄには被
開平数ＡのビットデータＡ３が供給され、ＩＣＯ端子６
ｈは演算素子７のＩＣＩ端子７ｉに接続され、ＤＣＯ端
子６ｂは演算素子７のＤＣＩ端子７ａに接続され、ＤＯ
端子６ｅは４段目に配列される演算素子１２のＤＩ端子
１２ｄに接続され、ＩＯ端子６ｆは演算素子１１のＩＩ
端子１１ｃに接続される。

【００１７】演算素子７において、ＩＣＯ端子７ｈは演
算素子８のＩＣＩ端子８ｉに接続され、ＤＣＯ端子７ｂ
は演算素子８のＤＣＩ端子８ａに接続され、ＤＯ端子７
ｅは４段目に配列される演算素子１３のＤＩ端子１３ｄ
に接続され、ＩＯ端子７ｆは演算素子１２のＩＩ端子１
２ｃに接続される。

【００１８】演算素子８において、ＤＣＯ端子８ｂは開
平数のビットデータＱ２の出力端子に接続されるととも
に、３段目に配列される各演算素子５ないし８のＳＩ端
子５ｇないし８ｇ及び演算素子５のＳＩ’端子５ｈに接
続され、演算素子８より送出されるデータキャリー出力
データＤＣＯは出力データ選択データＳＩ，ＳＩ’とし
て演算素子５ないし８に供給されことになる。ＩＯ端子
８ｆは演算素子１３のＩＩ端子１３ｃに接続される。 尚、演算素子８ではＩＣＯ端子及びＤＯ端子はいずれに
も接続されない。

【００１９】以下同様にして４段目から８段目を構成す
る各演算素子が接続される。尚、５段目から８段目まで
において、５段目に配列される演算素子１５のＤＩ端子
にはビットデータＡ７が供給されるがそれ以外の演算素
子１４，２０，２１，２７，２８，３５，３６のＤＩ端
子には、０が供給される。

【００２０】以上にて本開平器が構成される。このよう
に構成される開平器の動作を以下に説明する。尚、本実
施例の開平器の開平動作は減算シフト法の一種であり、
被開平数の平方根値を上位桁より順に求めて行くもので
ある。例えば被開平数Ａが（Ａ０，Ａ１，Ａ２，Ａ３，
Ａ４，Ａ５，Ａ６，Ａ７）の８ビットからなる１．１０
１０１０１である場合を例に、図１ないし図８及び図９
ないし図２９を参照し「表１」に従い説明する。尚、各
図において同じ符号、記号については同じものを用いて
いる。

【００２１】

【表１】

【００２２】１段目の演算素子１において、図９に示す
ようにフルアダー５５にはＤＩ端子１ｄを介して被開平
数の最上位ビットのデータＡ０である１が供給され、一
方、ＤＣＩ端子１ａには１のデータが供給されＤＩ’端
子１ｃに供給される１のデータがインバータ５４を介し
て供給されることより、フルアダー５５は結果的に図１
０に示すように１ビット減算器として動作しＤＩ端子入
力データからＤＩ’端子入力データの減算演算を行う。 この減算結果であるｓｕｍ（１）の値は、表１内の初段
に示すように０（２進数である。以下特記しない限り２
進数を示す。）となり、ｓｕｍ（１）のデータは図８及
び図１１に示すようにマルチプレクサ５６へ送出する。

【００２３】尚、フルアダー５５は、入力データについ
て減算演算が実行できた場合には１のデータを、実行不
可の場合には０のデータをＤＣＯ端子１ｂから送出し、
今、ＤＣＯ端子１ｂからはデータキャリー出力データと
して１のデータが送出される。又、上記データキャリー
出力データＤＣＯは開平数の最上位ビットデータＱ０と
なり、表１に示す“平方根”の欄の初段に示すようにそ
の値は１となる。さらに、データキャリー出力データＤ
ＣＯは、出力データ選択データＳＩ及びＳＩ’となり、
マルチプレクサ５６及びマルチプレクサ５７にそれぞれ
供給される。尚、初段には演算素子１のみが配列されて
いるのでＤＣＯ端子より送出される減算演算の可否を示
すデータは演算素子１より送出されたが、２段目以降で
は同一段に複数の演算素子が配列されるので、上記減算
演算可否を示すデータは開平数のビットデータを送出す
る、各段の最尾の演算素子より送出されたデータにて減
算演算可否を判断する。又、表１の各段のフルアダの欄
において、点線で囲んだデータが上記減算演算可否を示
すデータを示している。

【００２４】マルチプレクサ５６には、図１１に示すよ
うにフルアダー５５が送出するｓｕｍ（１）のデータで
ある０のデータとＤＩ端子１ｄへの供給データである１
のデータとが供給され、図１２に示すように１ビットマ
ルチプレクサとして動作し、マルチプレクサ５６は選択
データＳＩが１であるから上記減算結果である０のデー
タをＤＯ端子１ｅを介して２段目に配列される演算素子
４のＤＩ端子４ｄに送出する。

【００２５】一方マルチプレクサ５７は、図１３に示す
ようにＳＩ’入力端子１ｈに入力される選択データＳＩ
’が１であることより供給データの内、１のデータを選
択しこれをＩＯ端子１ｆを介して２段目に配列される演
算素子３のＩＩ端子３ｃとＩＣＩ端子３ｉに送出する。

【００２６】２段目には、演算素子２ないし４が配列さ
れるが最初に演算素子３及び４に設けられるインクリメ
ンタ５０の動作について説明する。図１４に示すように
演算素子３のインクリメンタ５０−３にはＩＩ端子３ｃ
を介して演算素子１のＩＯ端子１ｆより１のデータが供
給され、演算素子４のインクリメンタ５０−４にはＩＩ
端子３ｃを介して０のデータが供給される。又、演算素
子３のＩＣＩ端子３ｉを介して演算素子１のＩＯ端子１
ｆより１のデータが供給される。よってインクリメンタ
５０−３及び５０−４は、図１５に示すように２ビット
のデータを処理するインクリメンタとなり、端子符号に
て説明すると（４ｃ，３ｃ）＋３ｉの演算、データで説
明すると表１の２段目のインクリメンタの欄に示すよう
に（０１）＋１の演算を行う。これらのインクリメンタ
５０−３及び５０−４から送出されるデータは後述する
フルアダ５２へ供給される。

【００２７】演算素子２ないし４に設けられるフルアダ
において、図１６に示すように演算素子２のフルアダ５
５−２には、ＤＩ’端子２ｃ及びインバータ５４−２を
介して１のデータが、ＤＩ端子２ｄを介して被開平数の
ビットデータであるＡ２が、ＤＣＩ端子２ａを介して１
のデータがそれぞれ供給され、演算素子３及び４のフル
アダ５２−３及び５２−４には、ＤＩ端子３ｄを介して
被開平数のビットデータであるＡ１が供給され、上述し
たインクリメンタ５０−３及び５０−４の出力データで
ある１及び０のデータがそれぞれインバータ５１−３、
５１−４を介して供給され、演算素子１のＤＯ端子１ｅ
から送出された０のデータが端子４ｄを介してそれぞれ
供給される。又、各フルアダ５５−２、５２−３、５２
−４の間ではキャリデータの入出が行われる。よって、
フルアダ５５−２、５２−３、５２−４は、図１７に示
すように３ビットデータを処理する加算器と考えられ、
さらにインバータ５１−３、５１−４、５４−２を省く
と図１８に示すように３ビットデータを処理する減算器
と考えることができ、フルアダ５５−２、５２−３、５
２−４は、上述の端子符号で説明すると（４ｄ，３ｄ，
２ｄ）−（４ｆ、３ｆ，２ｃ）の演算、データにて説明
すると表１の２段目のフルアダの欄に示すように（０１
０）−（１０１）の演算を実行する。

【００２８】該演算の場合、減算が行えないことより、
フルアダ５２−４が設けられる演算素子４のＤＣＯ端子
４ｂからは０のデータが送出され、この０のデータは開
平数のビットデータＱ１となり、表１に示す“平方根”
の欄の２段目に示すようにその値は０となる。さらに、
データキャリー出力データＤＣＯは、出力データ選択デ
ータＳＩ及びＳＩ’となり、演算素子２ないし４のマル
チプレクサ５３、５６あるいはマルチプレクサ５７にそ
れぞれ供給される。

【００２９】図１９に示すように演算素子２に設けられ
たマルチプレクサ５６−２には、フルアダ５５−２の出
力データであるｓｕｍ（２）とＤＩ端子２ｄより被開平
数のビットデータＡ２とが供給され、演算素子３に設け
られたマルチプレクサ５３−３には、フルアダ５２−３
の出力データであるｓｕｍ（３）とＤＩ端子３ｄより被
開平数のビットデータＡ１とが供給され、演算素子４に
設けられたマルチプレクサ５３−４には、フルアダ５２
−４の出力データであるｓｕｍ（４）と演算素子１のＤ
Ｏ端子１ｅよりデータｓｕｍ（１）とがそれぞれ供給さ
れる。

【００３０】これらのマルチプレクサ５６−２、５３−
３及び５３−４のＳＩ端子２ｇ，３ｇ，４ｇにはともに
０のデータが供給される。よって、マルチプレクサ５６
−２、５３−３及び５３−４は、図２０に示すように３
ビットのデータを処理するマルチプレクサと考えられ、
該マルチプレクサは（ｓｕｍ（２）ないしｓｕｍ（４）
）のデータと、端子４ｄ、３ｄ，２ｄに供給される（ｓ
ｕｍ（１），１，０）のデータとのいずれかを出力デー
タ選択データにより選択する。上述したように出力デー
タ選択データは０であることより該マルチプレクサは（
ｓｕｍ（１），１，０）のデータを選択する。尚、演算
素子４のＤＯ端子は設けられていないので該端子に送出
されるｓｕｍ（１）のデータは出力されず、該マルチプ
レクサより送出されるデータは表１の２段目のマルチプ
レクサの欄に示すように１及び０のデータである。即ち
、演算素子２のＤＯ端子２ｅより０のデータが送出され
、演算素子３のＤＯ端子３ｅより１のデータが送出され
る。

【００３１】又、演算素子２に設けられるマルチプレク
サ５７−２には、図２１に示すように端子２ｈには上述
した出力データ選択データである０のデータが供給され
ることより、表１の２段目の、マルチプレクサの欄に示
すように０のデータが演算素子２のＩＯ端子２ｆより送
出される。

【００３２】３段目には、演算素子５ないし８が配列さ
れるが最初に演算素子６ないし８に設けられるインクリ
メンタ５０の動作について説明する。図２２に示すよう
に演算素子６のインクリメンタ５０−６にはＩＩ端子６
ｃを介して演算素子２のＩＯ端子２ｆより０のデータが
供給され、演算素子７のインクリメンタ５０−７には演
算素子３のＩＯ端子３ｆからＩＩ端子７ｃを介して０の
データが供給され、演算素子８のインクリメンタ５０−
８には演算素子４のＩＯ端子４ｆからＩＩ端子８ｃを介
して１のデータが供給される。又、演算素子６のＩＣＩ
端子６ｉを介して演算素子２のＩＯ端子２ｆより０のデ
ータが供給される。よってインクリメンタ５０−６ない
し５０−８は、図２３に示すように３ビットのデータを
処理するインクリメンタとなり、端子符号にて説明する
と（８ｃ，７ｃ，６ｃ）＋６ｉの演算、データで説明す
ると表１の３段目のインクリメンタの欄に示すように（
１００）＋０の演算を行う。これらのインクリメンタ５
０−６ないし５０−８から送出されるデータは後述する
フルアダ５２へ供給される。

【００３３】演算素子５ないし８に設けられるフルアダ
において、図２４に示すように演算素子５のフルアダ５
５−５には、ＤＩ’端子５ｃ及びインバータ５４−５を
介して１のデータが、ＤＩ端子５ｄを介して被開平数の
ビットデータであるＡ４が、ＤＣＩ端子５ａを介して１
のデータがそれぞれ供給され、演算素子６ないし８のフ
ルアダ５２−６ないし５２−８には、ＤＩ端子６ｄを介
して被開平数のビットデータであるＡ３が供給され、上
述したインクリメンタ５０−６ないし５０−８の出力デ
ータである１，０，０のデータがそれぞれインバータ５
１−６ないし５１−８を介して供給され、演算素子２の
ＤＯ端子２ｅから送出された０のデータが端子７ｄを介
してそれぞれ供給され、演算素子３のＤＯ端子３ｅから
送出された１のデータが端子８ｄを介してそれぞれ供給
される。又、各フルアダ５５−５、５２−６ないし５２
−８の間ではキャリデータの入出が行われる。よって、
フルアダ５５−５、５２−６ないし５２−８は、図２５
に示すように４ビットのデータを処理する加算器と考え
られ、さらにインバータ５１−６ないし５１−８、５４
−５を省くと図２６に示すように４ビットデータを処理
する減算器と考えることができ、フルアダ５５−５、５
２−６ないし５２−８は、上述の端子符号で説明すると
（８ｄ，７ｄ，６ｄ，５ｄ）−（８ｆ、７ｆ，６ｆ，５
ｃ）の演算、データにて説明すると表１の３段目のフル
アダの欄に示すように（１０１０）−（１００１）の演
算を実行する。

【００３４】該演算の場合、減算は可能であるから、フ
ルアダ５２−８が設けられる演算素子８のＤＣＯ端子８
ｂからは１のデータが送出され、この１のデータは開平
数のビットデータＱ２となり、表１に示す平方根の欄の
３段目に示すようにその値は１となる。さらに、データ
キャリー出力データＤＣＯは、出力データ選択データＳ
Ｉ及びＳＩ’となり、演算素子５ないし８のマルチプレ
クサ５３、５６あるいはマルチプレクサ５７にそれぞれ
供給される。

【００３５】図２７に示すように演算素子５に設けられ
たマルチプレクサ５６−５には、フルアダ５５−５の出
力データであるｓｕｍ（５）とＤＩ端子５ｄより被開平
数のビットデータＡ４とが供給され、演算素子６に設け
られたマルチプレクサ５３−６には、フルアダ５２−６
の出力データであるｓｕｍ（６）とＤＩ端子６ｄより被
開平数のビットデータＡ３とが供給され、演算素子７に
設けられたマルチプレクサ５３−７には、フルアダ５２
−７の出力データであるｓｕｍ（７）と演算素子２のＤ
Ｏ端子２ｅよりデータｓｕｍ（２）とが供給され、演算
素子８に設けられたマルチプレクサ５３−８には、フル
アダ５２−８の出力データであるｓｕｍ（８）と演算素
子３のＤＯ端子３ｅよりデータｓｕｍ（３）とがそれぞ
れ供給される。

【００３６】これらのマルチプレクサ５６−５、５３−
６ないし５３−８のＳＩ端子５ｇないし８ｇには、出力
データ選択データとしてともに１のデータが供給される
。よって、マルチプレクサ５６−５、５３−６ないし５
３−８は、図２８に示すように４ビットのデータを処理
するマルチプレクサと考えられ、該マルチプレクサは（
ｓｕｍ（８）ないしｓｕｍ（５））のデータと、端子８
ｄ、７ｄ，６ｄ，５ｄに供給される（ｓｕｍ（３），ｓ
ｕｍ（２），１，０）のデータとのいずれかを出力デー
タ選択データにより選択する。上述したように出力デー
タ選択データは１であることより該マルチプレクサは（
ｓｕｍ（８），ｓｕｍ（７），ｓｕｍ（６），ｓｕｍ（
５））のデータを選択する。尚、演算素子８のＤＯ端子
は設けられていないので該端子に送出されるｓｕｍ（８
）のデータは出力されず、該マルチプレクサより送出さ
れるデータは表１の３段目のマルチプレクサの欄に示す
ように００１のデータである。即ち、演算素子５のＤＯ
端子５ｅより１のデータが送出され、演算素子６のＤＯ
端子６ｅより０のデータが送出され、演算素子７のＤＯ
端子７ｅより０のデータが送出される。

【００３７】又、演算素子５に設けられるマルチプレク
サ５７−５には、図２９に示すように端子５ｈには上述
した出力データ選択データである１のデータが供給され
ることより、表１の３段目の、マルチプレクサの欄に示
すように１のデータが演算素子５のＩＯ端子５ｆより送
出される。

【００３８】以下同様に８段目に配列される演算素子ま
で順に演算が実行される。上記の説明のように本開平器
も１段目から８段目にかけて計算が順を追って行なわれ
るが、従来の開平器においては上述したように被開平数
の各ビット毎に計算が順を追って実行され各ビットの計
算実行時間は、構成ビットデータの内、１ビットの計算
に最も長くを要する場合を見込み構成部分の動作を制御
している関係上、例えば８ビットからなる数値の計算で
は１ビット毎に一律に計算時間を２０ナノ秒に設定し動
作制御しており上記数値の全ビットを計算するためには
１６０（＝２０×８）ナノ秒必要である。一方、本実施
例による開平器では、レジスタやシフタ等の動作制御を
要する構成部分が含まれていないので従来例のように１
ビット当たりの計算時間を設定する必要がない。したが
って、８ビットのすべての計算時間について２０ナノ秒
を要した場合はともかく、例えば１段目が２ナノ秒、２
段目が４ナノ秒、３段目が６ナノ秒、４段目が１０ナノ
秒、５段目が１２ナノ秒、６段目が１５ナノ秒、７段目
が１８ナノ秒、８段目が２０ナノ秒にて計算が実行され
た場合には合計計算時間は８７ナノ秒となるように、通
常各ビットにおいて２０ナノ秒より短い時間で計算が終
了するので、本従来例の開平器は従来の開平器に比べ開
平計算を格段に高速に処理することができる。又、上述
した開平器には従来の開平器のようにレジスタやシフタ
が含まれていないのでこれらの動作を制御するための制
御回路を開平器に設ける必要が無いので回路構成を簡素
化することができる。又、被開平数のビット長に合わせ
て演算素子数を変化させれば良く任意のビット長の開平
器を容易に構成することができる。

【００３９】

【発明の効果】以上詳述したように本発明によれば、演
算素子にはレジスタやシフタ等の動作制御を要する素子
を含んでいないことより、開平数のそれぞれのビットデ
ータの演算時間について従来技術のように最も長い演算
時間を有するビットデータの演算時間に他のすべてのビ
ットデータの演算時間を一律に合わせる必要がなく、各
ビットデータ毎に独自の演算時間にてすべてのビットデ
ータの開平演算を実行することができ、従来の開平器に
比べ開平演算処理時間を大幅に短縮することができる。 又、演算素子にはレジスタやシフタ等の動作制御を要す
る素子を含んでいないので、開平器全体として回路構成
が複雑化しない。

【図面の簡単な説明】

【図１】　　本発明の開平器の一実施例を示すブロック
図である。

【図２】　　図１に示す枠アに対応する部分拡大図であ
る。

【図３】　　図１に示す枠イに対応する部分拡大図であ
る。

【図４】　　図１に示す枠ウに対応する部分拡大図であ
る。

【図５】　　図１に示す演算素子の一単位を示す図であ
る。

【図６】　　図５に示す演算素子の構成を示すブロック
図である。

【図７】　　図１に示す演算素子の一単位を示す図であ
る。

【図８】　　図７に示す演算素子の構成を示すブロック
図である。

【図９】　　演算素子１に設けられるフルアダを示すブ
ロック図である。

【図１０】　　図９に示すフルアダの動作を説明するた
めのフルアダのブロック図である。

【図１１】　　演算素子１に設けられるマルチプレクサ
を示すブロック図である。

【図１２】　　図１１に示すマルチプレクサの動作を説
明するためのマルチプレクサのブロック図である。

【図１３】　　演算素子１に設けられる他のマルチプレ
クサを示すブロック図である。

【図１４】　　演算素子３及び４に設けられるインクリ
メンタの構成を示すブロック図である。

【図１５】　　図１４に示すインクリメンタの動作を説
明するためのインクリメンタのブロック図である。

【図１６】　　演算素子２ないし４に設けられるフルア
ダの構成を示すブロック図である。

【図１７】　　図１６に示すフルアダの動作を説明する
ためのフルアダのブロック図である。

【図１８】　　図１６に示すフルアダの動作を説明する
ためのフルアダのブロック図である。

【図１９】　　演算素子２ないし４に設けられるマルチ
プレクサの構成を示すブロック図である。

【図２０】　　図１９に示すマルチプレクサの動作を説
明するためのマルチプレクサのブロック図である。

【図２１】　　演算素子２に設けられる他のマルチプレ
クサの構成を示すブロック図である。

【図２２】　　演算素子６ないし８に設けられるインク
リメンタの構成を示すブロック図である。

【図２３】　　図２２に示すインクリメンタの動作を説
明するためのインクリメンタのブロック図である。

【図２４】　　演算素子５ないし８に設けられるフルア
ダの構成を示すブロック図である。

【図２５】　　図２４に示すフルアダの動作を説明する
ためのフルアダのブロック図である。

【図２６】　　図２４に示すフルアダの動作を説明する
ためのフルアダのブロック図である。

【図２７】　　演算素子５ないし８に設けられるマルチ
プレクサの構成を示すブロック図である。

【図２８】　　図２７に示すマルチプレクサの動作を説
明するためのマルチプレクサのブロック図である。

【図２９】　　演算素子５に設けられる他のマルチプレ
クサの構成を示すブロック図である。

【符号の説明】

１ないし４３…演算素子。

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　被開平数を構成するビットデータある
   いは０のデータ並びに反転入力データ及びキャリデータ
   に基づいて加算演算を行い加算結果データ及びキャリデ
   ータを送出する加算器と、選択データに基づき上記加算
   結果データ又は上記被開平数を構成するビットデータあ
   るいは０のデータのどちらかを第１の出力データとして
   送出する第１の選択回路と、上記選択データに基づき１
   あるいは０のデータのどちらかを選択し第２の出力デー
   タとして送出する第２の選択回路と、を備えた第１の演
   算素子と、インクリメンタ出力データにインクリメンタ
   キャリデータをインクリメントし上記インクリメンタ出
   力データ及び上記インクリメンタキャリデータを送出す
   るインクリメンタと、該インクリメンタの反転出力デー
   タと被開平数を構成するビットデータあるいは０のデー
   タあるいは出力データ並びにキャリデータに基づいて加
   算演算を行い加算結果データ及びキャリデータを送出す
   る加算器と、選択データに基づき上記加算結果データ又
   は被開平数を構成するビットデータあるいは０のデータ
   あるいは出力データのどちらかを選択し上記出力データ
   として送出する選択回路と、を備えた第２の演算素子と
   、を被開平数のビット長及び開平数のビット長に応じて
   直列及び複数段に接続したことを特徴とする開平器。