JPH04257024A - 開平器 - Google Patents
開平器Info
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- JPH04257024A JPH04257024A JP3018727A JP1872791A JPH04257024A JP H04257024 A JPH04257024 A JP H04257024A JP 3018727 A JP3018727 A JP 3018727A JP 1872791 A JP1872791 A JP 1872791A JP H04257024 A JPH04257024 A JP H04257024A
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- 238000004364 calculation method Methods 0.000 description 30
- 238000010586 diagram Methods 0.000 description 26
- 238000000034 method Methods 0.000 description 10
- 239000000470 constituent Substances 0.000 description 3
- 210000003918 fraction a Anatomy 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
- G06F7/552—Powers or roots, e.g. Pythagorean sums
- G06F7/5525—Roots or inverse roots of single operands
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、開平器に関する。
【0002】
【従来の技術とその課題】2進数の開平演算方式として
、例えば特公昭59−2055号公報に開示された技術
がある。即ち、被開平数の最上位ビットより下位ビット
方向へ各ビット毎に演算を繰り返すことで、開平値の各
ビット毎の値を求め被開平数の最下位ビットの演算が終
了した時点で最終的に開平数値が求まる。したがって、
被開平数が例えば8ビットから構成されていれば、開平
値を求めるためには同様の計算を8回繰り返す必要があ
り、計算時間が大きくなるという問題点がある。 又、上記公報に開示される開平器は、開平器の構成部分
としてシフトレジスタ等を含んでいることより、それら
の動作を制御するための制御回路が必要であり回路構成
が複雑になるという問題点もある。本発明はこのような
問題点を解決するためになされたもので、計算時間が短
く、回路構成が複雑とならない開平器を提供することを
目的とする。
、例えば特公昭59−2055号公報に開示された技術
がある。即ち、被開平数の最上位ビットより下位ビット
方向へ各ビット毎に演算を繰り返すことで、開平値の各
ビット毎の値を求め被開平数の最下位ビットの演算が終
了した時点で最終的に開平数値が求まる。したがって、
被開平数が例えば8ビットから構成されていれば、開平
値を求めるためには同様の計算を8回繰り返す必要があ
り、計算時間が大きくなるという問題点がある。 又、上記公報に開示される開平器は、開平器の構成部分
としてシフトレジスタ等を含んでいることより、それら
の動作を制御するための制御回路が必要であり回路構成
が複雑になるという問題点もある。本発明はこのような
問題点を解決するためになされたもので、計算時間が短
く、回路構成が複雑とならない開平器を提供することを
目的とする。
【0003】
【課題を解決するための手段】本発明は、被開平数を構
成するビットデータあるいは0のデータ並びに反転入力
データ及びキャリデータに基づいて加算演算を行い加算
結果データ及びキャリデータを送出する加算器と、選択
データに基づき上記加算結果データ又は上記被開平数を
構成するビットデータあるいは0のデータのどちらかを
第1の出力データとして送出する第1の選択回路と、上
記選択データに基づき1あるいは0のデータのどちらか
を選択し第2の出力データとして送出する第2の選択回
路と、を備えた第1の演算素子と、インクリメンタ出力
データにインクリメンタキャリデータをインクリメント
し上記インクリメンタ出力データ及び上記インクリメン
タキャリデータを送出するインクリメンタと、該インク
リメンタの反転出力データと被開平数を構成するビット
データあるいは0のデータあるいは出力データ並びにキ
ャリデータに基づいて加算演算を行い加算結果データ及
びキャリデータを送出する加算器と、選択データに基づ
き上記加算結果データ又は被開平数を構成するビットデ
ータあるいは0のデータあるいは出力データのどちらか
を選択し上記出力データとして送出する選択回路と、を
備えた第2の演算素子と、を被開平数のビット長及び開
平数のビット長に応じて一あるいは複数個直列に接続し
てなる段を複数段に接続したことを特徴とする。
成するビットデータあるいは0のデータ並びに反転入力
データ及びキャリデータに基づいて加算演算を行い加算
結果データ及びキャリデータを送出する加算器と、選択
データに基づき上記加算結果データ又は上記被開平数を
構成するビットデータあるいは0のデータのどちらかを
第1の出力データとして送出する第1の選択回路と、上
記選択データに基づき1あるいは0のデータのどちらか
を選択し第2の出力データとして送出する第2の選択回
路と、を備えた第1の演算素子と、インクリメンタ出力
データにインクリメンタキャリデータをインクリメント
し上記インクリメンタ出力データ及び上記インクリメン
タキャリデータを送出するインクリメンタと、該インク
リメンタの反転出力データと被開平数を構成するビット
データあるいは0のデータあるいは出力データ並びにキ
ャリデータに基づいて加算演算を行い加算結果データ及
びキャリデータを送出する加算器と、選択データに基づ
き上記加算結果データ又は被開平数を構成するビットデ
ータあるいは0のデータあるいは出力データのどちらか
を選択し上記出力データとして送出する選択回路と、を
備えた第2の演算素子と、を被開平数のビット長及び開
平数のビット長に応じて一あるいは複数個直列に接続し
てなる段を複数段に接続したことを特徴とする。
【0004】
【作用】このように構成することで、第1の演算素子及
び第2の演算素子にて構成される各段から開平数を構成
する各ビットデータが送出され、各ビットデータの算出
演算毎にそれぞれ独自の演算時間を有する。又、第1及
び第2の演算素子にはレジズタ、シフタ等の動作制御を
必要とする素子を含んでいないので、上記演算素子は開
平器の回路構成が複雑化しないように作用している。
び第2の演算素子にて構成される各段から開平数を構成
する各ビットデータが送出され、各ビットデータの算出
演算毎にそれぞれ独自の演算時間を有する。又、第1及
び第2の演算素子にはレジズタ、シフタ等の動作制御を
必要とする素子を含んでいないので、上記演算素子は開
平器の回路構成が複雑化しないように作用している。
【0005】
【実施例】本発明の開平器の一実施例における構成を被
開平数のビット数がA0ないしA7より構成される8ビ
ットである場合を例に図1に示す。尚、図1には本実施
例の開平器全体の構成を示し、枠アにて囲まれる演算素
子1ないし13について部分拡大したものを図2に示し
、枠イにて囲まれる演算素子15ないし19、23ない
し26、32ないし34、42及び43について部分拡
大したものを図3に示し、枠ウにて囲まれる演算素子1
4、20ないし22、27ないし31、35ないし41
について部分拡大したものを図4に示す。尚、図2ない
し図3において、各演算素子間の接続の対応関係を“あ
”ないし“ね”にて示している。
開平数のビット数がA0ないしA7より構成される8ビ
ットである場合を例に図1に示す。尚、図1には本実施
例の開平器全体の構成を示し、枠アにて囲まれる演算素
子1ないし13について部分拡大したものを図2に示し
、枠イにて囲まれる演算素子15ないし19、23ない
し26、32ないし34、42及び43について部分拡
大したものを図3に示し、枠ウにて囲まれる演算素子1
4、20ないし22、27ないし31、35ないし41
について部分拡大したものを図4に示す。尚、図2ない
し図3において、各演算素子間の接続の対応関係を“あ
”ないし“ね”にて示している。
【0006】演算素子3,4、6ないし8、10ないし
13、15ないし19、21ないし26、28ないし3
4、36ないし43のそれぞれは、図5に示すようにI
CI端子にインクリメントキャリー入力データICI、
DCI端子にデータキャリー入力データDCI、DI端
子には被開平数のビットデータに相当する入力データD
I、II端子にインクリメント入力データII、SI端
子に出力データ選択データSIのそれぞれが入力され、
これらの入力データに基づき開平演算を行い、ICO端
子よりインクリメントキャリー出力データICO、DC
O端子よりデータキャリー出力データDCO、IO端子
よりインクリメント出力データIO、DO端子より出力
データDOをそれぞれ出力する。尚、演算素子によって
はインクリメントキャリー出力データICO及び出力デ
ータDOを外部へ出力しないものもある。
13、15ないし19、21ないし26、28ないし3
4、36ないし43のそれぞれは、図5に示すようにI
CI端子にインクリメントキャリー入力データICI、
DCI端子にデータキャリー入力データDCI、DI端
子には被開平数のビットデータに相当する入力データD
I、II端子にインクリメント入力データII、SI端
子に出力データ選択データSIのそれぞれが入力され、
これらの入力データに基づき開平演算を行い、ICO端
子よりインクリメントキャリー出力データICO、DC
O端子よりデータキャリー出力データDCO、IO端子
よりインクリメント出力データIO、DO端子より出力
データDOをそれぞれ出力する。尚、演算素子によって
はインクリメントキャリー出力データICO及び出力デ
ータDOを外部へ出力しないものもある。
【0007】上述した演算素子3等の具体的な構成は、
図6に示すようにインクリメンタ50、インバータ51
、フルアダー52、マルチプレクサ53から構成される
。インクリメンタ50は、インクリメント入力データI
I及びインクリメントキャリー入力データICIが供給
され、インクリメント入力データIIのインクリメント
を行ない、その結果におけるキャリーデータであるイン
クリメントキャリー出力データICOと結果データであ
るインクリメント出力データIOとを送出する。フルア
ダー52は、インバータ51を介することで反転したイ
ンクリメント出力データIOが供給され、入力データD
I及びデータキャリー入力データDCIが供給され、こ
れら供給データの加算を行いデータキャリー出力データ
DCOと加算結果(いわゆるサム)を送出する。マルチ
プレクサ53は、上記加算結果と上記入力データDIと
が供給され、これらのどちらかを供給される出力データ
選択データSIにて選択し送出する回路であり、供給さ
れる出力データ選択データSIが0であれば入力データ
DIを出力し、出力データ選択データSIが1であれば
上記加算結果を出力する。
図6に示すようにインクリメンタ50、インバータ51
、フルアダー52、マルチプレクサ53から構成される
。インクリメンタ50は、インクリメント入力データI
I及びインクリメントキャリー入力データICIが供給
され、インクリメント入力データIIのインクリメント
を行ない、その結果におけるキャリーデータであるイン
クリメントキャリー出力データICOと結果データであ
るインクリメント出力データIOとを送出する。フルア
ダー52は、インバータ51を介することで反転したイ
ンクリメント出力データIOが供給され、入力データD
I及びデータキャリー入力データDCIが供給され、こ
れら供給データの加算を行いデータキャリー出力データ
DCOと加算結果(いわゆるサム)を送出する。マルチ
プレクサ53は、上記加算結果と上記入力データDIと
が供給され、これらのどちらかを供給される出力データ
選択データSIにて選択し送出する回路であり、供給さ
れる出力データ選択データSIが0であれば入力データ
DIを出力し、出力データ選択データSIが1であれば
上記加算結果を出力する。
【0008】演算素子1,2,5,9,14,20,2
7,35のそれぞれは、図7に示すようにDCI端子に
データキャリー入力データDCI、DI端子には被開平
数に相当する入力データDI、DI’端子に入力データ
DI’、SI端子及びSI’端子に出力データ選択デー
タSI及びSI’のそれぞれが入力され、これらの入力
データに基づき開平演算を行い、DCO端子よりデータ
キャリー出力データDCO、IO端子よりインクリメン
ト出力データIO、DO端子より出力データDOをそれ
ぞれ出力する。
7,35のそれぞれは、図7に示すようにDCI端子に
データキャリー入力データDCI、DI端子には被開平
数に相当する入力データDI、DI’端子に入力データ
DI’、SI端子及びSI’端子に出力データ選択デー
タSI及びSI’のそれぞれが入力され、これらの入力
データに基づき開平演算を行い、DCO端子よりデータ
キャリー出力データDCO、IO端子よりインクリメン
ト出力データIO、DO端子より出力データDOをそれ
ぞれ出力する。
【0009】上述した演算素子1等の具体的な構成は、
図8に示すように、インバータ54、フルアダー55、
マルチプレクサ56及びマルチプレクサ57から構成さ
れる。フルアダー55は、インバータ54を介すること
で反転した入力データDI’、入力データDI及びデー
タキャリー入力データDCIが供給され、これら供給デ
ータの加算を行いデータキャリー出力データDCOと加
算結果とを送出する。マルチプレクサ56は、上記加算
結果と上記入力データDIとが供給され、これらのどち
らかを供給される出力データ選択入力データSIにて選
択し出力データDOとして送出する回路であり、供給さ
れる出力データ選択データSIが0であれば入力データ
DIを出力し、出力データ選択データSIが1であれば
上記加算結果を出力す。マルチプレクサ57は、供給さ
れる“1”及び“0”のデータのいづれかを上記出力デ
ータ選択データSIと同一データである選択データSI
’にて選択しインクリメント出力データIOとして送出
する回路であり、選択データSI’が0であればインク
リメント出力データとして0を送出し、選択データSI
’が1であればインクリメント出力データとして1を送
出する。尚、演算素子1等において、入力データDI’
は1に固定され、データキャリー入力データDCIも1
に固定されている。
図8に示すように、インバータ54、フルアダー55、
マルチプレクサ56及びマルチプレクサ57から構成さ
れる。フルアダー55は、インバータ54を介すること
で反転した入力データDI’、入力データDI及びデー
タキャリー入力データDCIが供給され、これら供給デ
ータの加算を行いデータキャリー出力データDCOと加
算結果とを送出する。マルチプレクサ56は、上記加算
結果と上記入力データDIとが供給され、これらのどち
らかを供給される出力データ選択入力データSIにて選
択し出力データDOとして送出する回路であり、供給さ
れる出力データ選択データSIが0であれば入力データ
DIを出力し、出力データ選択データSIが1であれば
上記加算結果を出力す。マルチプレクサ57は、供給さ
れる“1”及び“0”のデータのいづれかを上記出力デ
ータ選択データSIと同一データである選択データSI
’にて選択しインクリメント出力データIOとして送出
する回路であり、選択データSI’が0であればインク
リメント出力データとして0を送出し、選択データSI
’が1であればインクリメント出力データとして1を送
出する。尚、演算素子1等において、入力データDI’
は1に固定され、データキャリー入力データDCIも1
に固定されている。
【0010】図1ないし図4を参照し本実施例の構成を
説明する。被開平数が8ビットであり開平数も8ビット
にて出力する場合、開平数のビットデータであるQ0な
いしQ7は、ビットデータQ0が演算素子1より送出さ
れ、ビットデータQ1ないしQ7が演算素子群より送出
される。即ち、図1に示すように、1段目に配列される
演算素子1よりビットデータQ0が送出され、2段目に
配列される演算素子2ないし4にてビットデータQ1が
送出され、3段目に配列される演算素子5ないし8にて
ビットデータQ2が送出され、以下図示の如く各段に演
算素子が配列され開平数のビットデータQ3ないしQ7
を送出する。このように複数段に演算素子を配列し本実
施例の開平器を構成している。さらに詳しく開平器の構
成を以下に説明する。
説明する。被開平数が8ビットであり開平数も8ビット
にて出力する場合、開平数のビットデータであるQ0な
いしQ7は、ビットデータQ0が演算素子1より送出さ
れ、ビットデータQ1ないしQ7が演算素子群より送出
される。即ち、図1に示すように、1段目に配列される
演算素子1よりビットデータQ0が送出され、2段目に
配列される演算素子2ないし4にてビットデータQ1が
送出され、3段目に配列される演算素子5ないし8にて
ビットデータQ2が送出され、以下図示の如く各段に演
算素子が配列され開平数のビットデータQ3ないしQ7
を送出する。このように複数段に演算素子を配列し本実
施例の開平器を構成している。さらに詳しく開平器の構
成を以下に説明する。
【0011】図2に示すように、1段目に配置される演
算素子1のDCI端子1aには上記データキャリー入力
データDCIとして1が供給され、DI端子1dには上
記入力データDIとして被開平数Aの最下位ビットデー
タA0が供給され、DI’端子1cには上記入力データ
DI’として1が供給される。上記データキャリー出力
データDCOが送出されるDCO端子1bは、開平数の
最下位ビットデータQ0の出力端子に接続されるととも
に、SI端子1g及びSI’端子1hに接続され、デー
タキャリー出力データDCOは出力データ選択データS
I,SI’として演算素子1に供給されことになる。 又、上記出力データDOを送出するDO端子1eは、開
平値のビットデータQ1を送出する2段目に配列される
演算素子4のDI端子4dに接続され、上記インクリメ
ント出力データIOを送出するIO端子1fは、上記2
段目に配列される演算素子3のII端子3c及びICI
端子3iに接続される。
算素子1のDCI端子1aには上記データキャリー入力
データDCIとして1が供給され、DI端子1dには上
記入力データDIとして被開平数Aの最下位ビットデー
タA0が供給され、DI’端子1cには上記入力データ
DI’として1が供給される。上記データキャリー出力
データDCOが送出されるDCO端子1bは、開平数の
最下位ビットデータQ0の出力端子に接続されるととも
に、SI端子1g及びSI’端子1hに接続され、デー
タキャリー出力データDCOは出力データ選択データS
I,SI’として演算素子1に供給されことになる。 又、上記出力データDOを送出するDO端子1eは、開
平値のビットデータQ1を送出する2段目に配列される
演算素子4のDI端子4dに接続され、上記インクリメ
ント出力データIOを送出するIO端子1fは、上記2
段目に配列される演算素子3のII端子3c及びICI
端子3iに接続される。
【0012】2段目について、演算素子2には上述した
演算素子1と同様に、DCI端子2aには1が供給され
、DI端子2dには被開平数AのビットデータA2が供
給され、DI’端子2cには1が供給される。DCO端
子2bは、演算素子3のDCI端子3aに接続され、D
O端子2eは、開平値のビットデータQ2を送出する3
段目に配列される演算素子7のDI端子7dに接続され
、IO端子2fは、上記3段目に配列される演算素子6
のII端子6c及びICI端子6iに接続される。
演算素子1と同様に、DCI端子2aには1が供給され
、DI端子2dには被開平数AのビットデータA2が供
給され、DI’端子2cには1が供給される。DCO端
子2bは、演算素子3のDCI端子3aに接続され、D
O端子2eは、開平値のビットデータQ2を送出する3
段目に配列される演算素子7のDI端子7dに接続され
、IO端子2fは、上記3段目に配列される演算素子6
のII端子6c及びICI端子6iに接続される。
【0013】演算素子3において、DI端子3dには被
開平数AのビットデータA1が供給され、ICO端子3
hは演算素子4のICI端子4iに接続され、DCO端
子3bは演算素子4のDCI端子4aに接続され、DO
端子3eは3段目に配列される演算素子8のDI端子8
dに接続され、IO端子3fは演算素子7のII端子7
cに接続される。
開平数AのビットデータA1が供給され、ICO端子3
hは演算素子4のICI端子4iに接続され、DCO端
子3bは演算素子4のDCI端子4aに接続され、DO
端子3eは3段目に配列される演算素子8のDI端子8
dに接続され、IO端子3fは演算素子7のII端子7
cに接続される。
【0014】演算素子4において、II端子4cには0
が供給され、DCO端子4bは開平数のビットデータQ
1の出力端子に接続されるとともに、2段目に配列され
る各演算素子2,3,4のSI端子2g,3g,4g及
び演算素子2のSI’端子2hに接続され、演算素子4
より送出されるデータキャリー出力データDCOは出力
データ選択データSI,SI’として演算素子2,3,
4に供給されことになる。IO端子4fは演算素子8の
II端子8cに接続される。尚、演算素子4ではICO
端子及びDO端子はいずれにも接続されない。
が供給され、DCO端子4bは開平数のビットデータQ
1の出力端子に接続されるとともに、2段目に配列され
る各演算素子2,3,4のSI端子2g,3g,4g及
び演算素子2のSI’端子2hに接続され、演算素子4
より送出されるデータキャリー出力データDCOは出力
データ選択データSI,SI’として演算素子2,3,
4に供給されことになる。IO端子4fは演算素子8の
II端子8cに接続される。尚、演算素子4ではICO
端子及びDO端子はいずれにも接続されない。
【0015】3段目について、演算素子5には上述した
演算素子1,2と同様に、DCI端子5aには1が供給
され、DI端子5dには被開平数AのビットデータA4
が供給され、DI’端子5cには1が供給される。DC
O端子5bは、演算素子6のDCI端子6aに接続され
、DO端子5eは、開平値のビットデータQ3を送出す
る4段目に配列される演算素子11のDI端子11dに
接続され、IO端子5fは、上記4段目に配列される演
算素子10のII端子10c及びICI端子10iに接
続される。
演算素子1,2と同様に、DCI端子5aには1が供給
され、DI端子5dには被開平数AのビットデータA4
が供給され、DI’端子5cには1が供給される。DC
O端子5bは、演算素子6のDCI端子6aに接続され
、DO端子5eは、開平値のビットデータQ3を送出す
る4段目に配列される演算素子11のDI端子11dに
接続され、IO端子5fは、上記4段目に配列される演
算素子10のII端子10c及びICI端子10iに接
続される。
【0016】演算素子6において、DI端子6dには被
開平数AのビットデータA3が供給され、ICO端子6
hは演算素子7のICI端子7iに接続され、DCO端
子6bは演算素子7のDCI端子7aに接続され、DO
端子6eは4段目に配列される演算素子12のDI端子
12dに接続され、IO端子6fは演算素子11のII
端子11cに接続される。
開平数AのビットデータA3が供給され、ICO端子6
hは演算素子7のICI端子7iに接続され、DCO端
子6bは演算素子7のDCI端子7aに接続され、DO
端子6eは4段目に配列される演算素子12のDI端子
12dに接続され、IO端子6fは演算素子11のII
端子11cに接続される。
【0017】演算素子7において、ICO端子7hは演
算素子8のICI端子8iに接続され、DCO端子7b
は演算素子8のDCI端子8aに接続され、DO端子7
eは4段目に配列される演算素子13のDI端子13d
に接続され、IO端子7fは演算素子12のII端子1
2cに接続される。
算素子8のICI端子8iに接続され、DCO端子7b
は演算素子8のDCI端子8aに接続され、DO端子7
eは4段目に配列される演算素子13のDI端子13d
に接続され、IO端子7fは演算素子12のII端子1
2cに接続される。
【0018】演算素子8において、DCO端子8bは開
平数のビットデータQ2の出力端子に接続されるととも
に、3段目に配列される各演算素子5ないし8のSI端
子5gないし8g及び演算素子5のSI’端子5hに接
続され、演算素子8より送出されるデータキャリー出力
データDCOは出力データ選択データSI,SI’とし
て演算素子5ないし8に供給されことになる。IO端子
8fは演算素子13のII端子13cに接続される。 尚、演算素子8ではICO端子及びDO端子はいずれに
も接続されない。
平数のビットデータQ2の出力端子に接続されるととも
に、3段目に配列される各演算素子5ないし8のSI端
子5gないし8g及び演算素子5のSI’端子5hに接
続され、演算素子8より送出されるデータキャリー出力
データDCOは出力データ選択データSI,SI’とし
て演算素子5ないし8に供給されことになる。IO端子
8fは演算素子13のII端子13cに接続される。 尚、演算素子8ではICO端子及びDO端子はいずれに
も接続されない。
【0019】以下同様にして4段目から8段目を構成す
る各演算素子が接続される。尚、5段目から8段目まで
において、5段目に配列される演算素子15のDI端子
にはビットデータA7が供給されるがそれ以外の演算素
子14,20,21,27,28,35,36のDI端
子には、0が供給される。
る各演算素子が接続される。尚、5段目から8段目まで
において、5段目に配列される演算素子15のDI端子
にはビットデータA7が供給されるがそれ以外の演算素
子14,20,21,27,28,35,36のDI端
子には、0が供給される。
【0020】以上にて本開平器が構成される。このよう
に構成される開平器の動作を以下に説明する。尚、本実
施例の開平器の開平動作は減算シフト法の一種であり、
被開平数の平方根値を上位桁より順に求めて行くもので
ある。例えば被開平数Aが(A0,A1,A2,A3,
A4,A5,A6,A7)の8ビットからなる1.10
10101である場合を例に、図1ないし図8及び図9
ないし図29を参照し「表1」に従い説明する。尚、各
図において同じ符号、記号については同じものを用いて
いる。
に構成される開平器の動作を以下に説明する。尚、本実
施例の開平器の開平動作は減算シフト法の一種であり、
被開平数の平方根値を上位桁より順に求めて行くもので
ある。例えば被開平数Aが(A0,A1,A2,A3,
A4,A5,A6,A7)の8ビットからなる1.10
10101である場合を例に、図1ないし図8及び図9
ないし図29を参照し「表1」に従い説明する。尚、各
図において同じ符号、記号については同じものを用いて
いる。
【0021】
【表1】
【0022】1段目の演算素子1において、図9に示す
ようにフルアダー55にはDI端子1dを介して被開平
数の最上位ビットのデータA0である1が供給され、一
方、DCI端子1aには1のデータが供給されDI’端
子1cに供給される1のデータがインバータ54を介し
て供給されることより、フルアダー55は結果的に図1
0に示すように1ビット減算器として動作しDI端子入
力データからDI’端子入力データの減算演算を行う。 この減算結果であるsum(1)の値は、表1内の初段
に示すように0(2進数である。以下特記しない限り2
進数を示す。)となり、sum(1)のデータは図8及
び図11に示すようにマルチプレクサ56へ送出する。
ようにフルアダー55にはDI端子1dを介して被開平
数の最上位ビットのデータA0である1が供給され、一
方、DCI端子1aには1のデータが供給されDI’端
子1cに供給される1のデータがインバータ54を介し
て供給されることより、フルアダー55は結果的に図1
0に示すように1ビット減算器として動作しDI端子入
力データからDI’端子入力データの減算演算を行う。 この減算結果であるsum(1)の値は、表1内の初段
に示すように0(2進数である。以下特記しない限り2
進数を示す。)となり、sum(1)のデータは図8及
び図11に示すようにマルチプレクサ56へ送出する。
【0023】尚、フルアダー55は、入力データについ
て減算演算が実行できた場合には1のデータを、実行不
可の場合には0のデータをDCO端子1bから送出し、
今、DCO端子1bからはデータキャリー出力データと
して1のデータが送出される。又、上記データキャリー
出力データDCOは開平数の最上位ビットデータQ0と
なり、表1に示す“平方根”の欄の初段に示すようにそ
の値は1となる。さらに、データキャリー出力データD
COは、出力データ選択データSI及びSI’となり、
マルチプレクサ56及びマルチプレクサ57にそれぞれ
供給される。尚、初段には演算素子1のみが配列されて
いるのでDCO端子より送出される減算演算の可否を示
すデータは演算素子1より送出されたが、2段目以降で
は同一段に複数の演算素子が配列されるので、上記減算
演算可否を示すデータは開平数のビットデータを送出す
る、各段の最尾の演算素子より送出されたデータにて減
算演算可否を判断する。又、表1の各段のフルアダの欄
において、点線で囲んだデータが上記減算演算可否を示
すデータを示している。
て減算演算が実行できた場合には1のデータを、実行不
可の場合には0のデータをDCO端子1bから送出し、
今、DCO端子1bからはデータキャリー出力データと
して1のデータが送出される。又、上記データキャリー
出力データDCOは開平数の最上位ビットデータQ0と
なり、表1に示す“平方根”の欄の初段に示すようにそ
の値は1となる。さらに、データキャリー出力データD
COは、出力データ選択データSI及びSI’となり、
マルチプレクサ56及びマルチプレクサ57にそれぞれ
供給される。尚、初段には演算素子1のみが配列されて
いるのでDCO端子より送出される減算演算の可否を示
すデータは演算素子1より送出されたが、2段目以降で
は同一段に複数の演算素子が配列されるので、上記減算
演算可否を示すデータは開平数のビットデータを送出す
る、各段の最尾の演算素子より送出されたデータにて減
算演算可否を判断する。又、表1の各段のフルアダの欄
において、点線で囲んだデータが上記減算演算可否を示
すデータを示している。
【0024】マルチプレクサ56には、図11に示すよ
うにフルアダー55が送出するsum(1)のデータで
ある0のデータとDI端子1dへの供給データである1
のデータとが供給され、図12に示すように1ビットマ
ルチプレクサとして動作し、マルチプレクサ56は選択
データSIが1であるから上記減算結果である0のデー
タをDO端子1eを介して2段目に配列される演算素子
4のDI端子4dに送出する。
うにフルアダー55が送出するsum(1)のデータで
ある0のデータとDI端子1dへの供給データである1
のデータとが供給され、図12に示すように1ビットマ
ルチプレクサとして動作し、マルチプレクサ56は選択
データSIが1であるから上記減算結果である0のデー
タをDO端子1eを介して2段目に配列される演算素子
4のDI端子4dに送出する。
【0025】一方マルチプレクサ57は、図13に示す
ようにSI’入力端子1hに入力される選択データSI
’が1であることより供給データの内、1のデータを選
択しこれをIO端子1fを介して2段目に配列される演
算素子3のII端子3cとICI端子3iに送出する。
ようにSI’入力端子1hに入力される選択データSI
’が1であることより供給データの内、1のデータを選
択しこれをIO端子1fを介して2段目に配列される演
算素子3のII端子3cとICI端子3iに送出する。
【0026】2段目には、演算素子2ないし4が配列さ
れるが最初に演算素子3及び4に設けられるインクリメ
ンタ50の動作について説明する。図14に示すように
演算素子3のインクリメンタ50−3にはII端子3c
を介して演算素子1のIO端子1fより1のデータが供
給され、演算素子4のインクリメンタ50−4にはII
端子3cを介して0のデータが供給される。又、演算素
子3のICI端子3iを介して演算素子1のIO端子1
fより1のデータが供給される。よってインクリメンタ
50−3及び50−4は、図15に示すように2ビット
のデータを処理するインクリメンタとなり、端子符号に
て説明すると(4c,3c)+3iの演算、データで説
明すると表1の2段目のインクリメンタの欄に示すよう
に(01)+1の演算を行う。これらのインクリメンタ
50−3及び50−4から送出されるデータは後述する
フルアダ52へ供給される。
れるが最初に演算素子3及び4に設けられるインクリメ
ンタ50の動作について説明する。図14に示すように
演算素子3のインクリメンタ50−3にはII端子3c
を介して演算素子1のIO端子1fより1のデータが供
給され、演算素子4のインクリメンタ50−4にはII
端子3cを介して0のデータが供給される。又、演算素
子3のICI端子3iを介して演算素子1のIO端子1
fより1のデータが供給される。よってインクリメンタ
50−3及び50−4は、図15に示すように2ビット
のデータを処理するインクリメンタとなり、端子符号に
て説明すると(4c,3c)+3iの演算、データで説
明すると表1の2段目のインクリメンタの欄に示すよう
に(01)+1の演算を行う。これらのインクリメンタ
50−3及び50−4から送出されるデータは後述する
フルアダ52へ供給される。
【0027】演算素子2ないし4に設けられるフルアダ
において、図16に示すように演算素子2のフルアダ5
5−2には、DI’端子2c及びインバータ54−2を
介して1のデータが、DI端子2dを介して被開平数の
ビットデータであるA2が、DCI端子2aを介して1
のデータがそれぞれ供給され、演算素子3及び4のフル
アダ52−3及び52−4には、DI端子3dを介して
被開平数のビットデータであるA1が供給され、上述し
たインクリメンタ50−3及び50−4の出力データで
ある1及び0のデータがそれぞれインバータ51−3、
51−4を介して供給され、演算素子1のDO端子1e
から送出された0のデータが端子4dを介してそれぞれ
供給される。又、各フルアダ55−2、52−3、52
−4の間ではキャリデータの入出が行われる。よって、
フルアダ55−2、52−3、52−4は、図17に示
すように3ビットデータを処理する加算器と考えられ、
さらにインバータ51−3、51−4、54−2を省く
と図18に示すように3ビットデータを処理する減算器
と考えることができ、フルアダ55−2、52−3、5
2−4は、上述の端子符号で説明すると(4d,3d,
2d)−(4f、3f,2c)の演算、データにて説明
すると表1の2段目のフルアダの欄に示すように(01
0)−(101)の演算を実行する。
において、図16に示すように演算素子2のフルアダ5
5−2には、DI’端子2c及びインバータ54−2を
介して1のデータが、DI端子2dを介して被開平数の
ビットデータであるA2が、DCI端子2aを介して1
のデータがそれぞれ供給され、演算素子3及び4のフル
アダ52−3及び52−4には、DI端子3dを介して
被開平数のビットデータであるA1が供給され、上述し
たインクリメンタ50−3及び50−4の出力データで
ある1及び0のデータがそれぞれインバータ51−3、
51−4を介して供給され、演算素子1のDO端子1e
から送出された0のデータが端子4dを介してそれぞれ
供給される。又、各フルアダ55−2、52−3、52
−4の間ではキャリデータの入出が行われる。よって、
フルアダ55−2、52−3、52−4は、図17に示
すように3ビットデータを処理する加算器と考えられ、
さらにインバータ51−3、51−4、54−2を省く
と図18に示すように3ビットデータを処理する減算器
と考えることができ、フルアダ55−2、52−3、5
2−4は、上述の端子符号で説明すると(4d,3d,
2d)−(4f、3f,2c)の演算、データにて説明
すると表1の2段目のフルアダの欄に示すように(01
0)−(101)の演算を実行する。
【0028】該演算の場合、減算が行えないことより、
フルアダ52−4が設けられる演算素子4のDCO端子
4bからは0のデータが送出され、この0のデータは開
平数のビットデータQ1となり、表1に示す“平方根”
の欄の2段目に示すようにその値は0となる。さらに、
データキャリー出力データDCOは、出力データ選択デ
ータSI及びSI’となり、演算素子2ないし4のマル
チプレクサ53、56あるいはマルチプレクサ57にそ
れぞれ供給される。
フルアダ52−4が設けられる演算素子4のDCO端子
4bからは0のデータが送出され、この0のデータは開
平数のビットデータQ1となり、表1に示す“平方根”
の欄の2段目に示すようにその値は0となる。さらに、
データキャリー出力データDCOは、出力データ選択デ
ータSI及びSI’となり、演算素子2ないし4のマル
チプレクサ53、56あるいはマルチプレクサ57にそ
れぞれ供給される。
【0029】図19に示すように演算素子2に設けられ
たマルチプレクサ56−2には、フルアダ55−2の出
力データであるsum(2)とDI端子2dより被開平
数のビットデータA2とが供給され、演算素子3に設け
られたマルチプレクサ53−3には、フルアダ52−3
の出力データであるsum(3)とDI端子3dより被
開平数のビットデータA1とが供給され、演算素子4に
設けられたマルチプレクサ53−4には、フルアダ52
−4の出力データであるsum(4)と演算素子1のD
O端子1eよりデータsum(1)とがそれぞれ供給さ
れる。
たマルチプレクサ56−2には、フルアダ55−2の出
力データであるsum(2)とDI端子2dより被開平
数のビットデータA2とが供給され、演算素子3に設け
られたマルチプレクサ53−3には、フルアダ52−3
の出力データであるsum(3)とDI端子3dより被
開平数のビットデータA1とが供給され、演算素子4に
設けられたマルチプレクサ53−4には、フルアダ52
−4の出力データであるsum(4)と演算素子1のD
O端子1eよりデータsum(1)とがそれぞれ供給さ
れる。
【0030】これらのマルチプレクサ56−2、53−
3及び53−4のSI端子2g,3g,4gにはともに
0のデータが供給される。よって、マルチプレクサ56
−2、53−3及び53−4は、図20に示すように3
ビットのデータを処理するマルチプレクサと考えられ、
該マルチプレクサは(sum(2)ないしsum(4)
)のデータと、端子4d、3d,2dに供給される(s
um(1),1,0)のデータとのいずれかを出力デー
タ選択データにより選択する。上述したように出力デー
タ選択データは0であることより該マルチプレクサは(
sum(1),1,0)のデータを選択する。尚、演算
素子4のDO端子は設けられていないので該端子に送出
されるsum(1)のデータは出力されず、該マルチプ
レクサより送出されるデータは表1の2段目のマルチプ
レクサの欄に示すように1及び0のデータである。即ち
、演算素子2のDO端子2eより0のデータが送出され
、演算素子3のDO端子3eより1のデータが送出され
る。
3及び53−4のSI端子2g,3g,4gにはともに
0のデータが供給される。よって、マルチプレクサ56
−2、53−3及び53−4は、図20に示すように3
ビットのデータを処理するマルチプレクサと考えられ、
該マルチプレクサは(sum(2)ないしsum(4)
)のデータと、端子4d、3d,2dに供給される(s
um(1),1,0)のデータとのいずれかを出力デー
タ選択データにより選択する。上述したように出力デー
タ選択データは0であることより該マルチプレクサは(
sum(1),1,0)のデータを選択する。尚、演算
素子4のDO端子は設けられていないので該端子に送出
されるsum(1)のデータは出力されず、該マルチプ
レクサより送出されるデータは表1の2段目のマルチプ
レクサの欄に示すように1及び0のデータである。即ち
、演算素子2のDO端子2eより0のデータが送出され
、演算素子3のDO端子3eより1のデータが送出され
る。
【0031】又、演算素子2に設けられるマルチプレク
サ57−2には、図21に示すように端子2hには上述
した出力データ選択データである0のデータが供給され
ることより、表1の2段目の、マルチプレクサの欄に示
すように0のデータが演算素子2のIO端子2fより送
出される。
サ57−2には、図21に示すように端子2hには上述
した出力データ選択データである0のデータが供給され
ることより、表1の2段目の、マルチプレクサの欄に示
すように0のデータが演算素子2のIO端子2fより送
出される。
【0032】3段目には、演算素子5ないし8が配列さ
れるが最初に演算素子6ないし8に設けられるインクリ
メンタ50の動作について説明する。図22に示すよう
に演算素子6のインクリメンタ50−6にはII端子6
cを介して演算素子2のIO端子2fより0のデータが
供給され、演算素子7のインクリメンタ50−7には演
算素子3のIO端子3fからII端子7cを介して0の
データが供給され、演算素子8のインクリメンタ50−
8には演算素子4のIO端子4fからII端子8cを介
して1のデータが供給される。又、演算素子6のICI
端子6iを介して演算素子2のIO端子2fより0のデ
ータが供給される。よってインクリメンタ50−6ない
し50−8は、図23に示すように3ビットのデータを
処理するインクリメンタとなり、端子符号にて説明する
と(8c,7c,6c)+6iの演算、データで説明す
ると表1の3段目のインクリメンタの欄に示すように(
100)+0の演算を行う。これらのインクリメンタ5
0−6ないし50−8から送出されるデータは後述する
フルアダ52へ供給される。
れるが最初に演算素子6ないし8に設けられるインクリ
メンタ50の動作について説明する。図22に示すよう
に演算素子6のインクリメンタ50−6にはII端子6
cを介して演算素子2のIO端子2fより0のデータが
供給され、演算素子7のインクリメンタ50−7には演
算素子3のIO端子3fからII端子7cを介して0の
データが供給され、演算素子8のインクリメンタ50−
8には演算素子4のIO端子4fからII端子8cを介
して1のデータが供給される。又、演算素子6のICI
端子6iを介して演算素子2のIO端子2fより0のデ
ータが供給される。よってインクリメンタ50−6ない
し50−8は、図23に示すように3ビットのデータを
処理するインクリメンタとなり、端子符号にて説明する
と(8c,7c,6c)+6iの演算、データで説明す
ると表1の3段目のインクリメンタの欄に示すように(
100)+0の演算を行う。これらのインクリメンタ5
0−6ないし50−8から送出されるデータは後述する
フルアダ52へ供給される。
【0033】演算素子5ないし8に設けられるフルアダ
において、図24に示すように演算素子5のフルアダ5
5−5には、DI’端子5c及びインバータ54−5を
介して1のデータが、DI端子5dを介して被開平数の
ビットデータであるA4が、DCI端子5aを介して1
のデータがそれぞれ供給され、演算素子6ないし8のフ
ルアダ52−6ないし52−8には、DI端子6dを介
して被開平数のビットデータであるA3が供給され、上
述したインクリメンタ50−6ないし50−8の出力デ
ータである1,0,0のデータがそれぞれインバータ5
1−6ないし51−8を介して供給され、演算素子2の
DO端子2eから送出された0のデータが端子7dを介
してそれぞれ供給され、演算素子3のDO端子3eから
送出された1のデータが端子8dを介してそれぞれ供給
される。又、各フルアダ55−5、52−6ないし52
−8の間ではキャリデータの入出が行われる。よって、
フルアダ55−5、52−6ないし52−8は、図25
に示すように4ビットのデータを処理する加算器と考え
られ、さらにインバータ51−6ないし51−8、54
−5を省くと図26に示すように4ビットデータを処理
する減算器と考えることができ、フルアダ55−5、5
2−6ないし52−8は、上述の端子符号で説明すると
(8d,7d,6d,5d)−(8f、7f,6f,5
c)の演算、データにて説明すると表1の3段目のフル
アダの欄に示すように(1010)−(1001)の演
算を実行する。
において、図24に示すように演算素子5のフルアダ5
5−5には、DI’端子5c及びインバータ54−5を
介して1のデータが、DI端子5dを介して被開平数の
ビットデータであるA4が、DCI端子5aを介して1
のデータがそれぞれ供給され、演算素子6ないし8のフ
ルアダ52−6ないし52−8には、DI端子6dを介
して被開平数のビットデータであるA3が供給され、上
述したインクリメンタ50−6ないし50−8の出力デ
ータである1,0,0のデータがそれぞれインバータ5
1−6ないし51−8を介して供給され、演算素子2の
DO端子2eから送出された0のデータが端子7dを介
してそれぞれ供給され、演算素子3のDO端子3eから
送出された1のデータが端子8dを介してそれぞれ供給
される。又、各フルアダ55−5、52−6ないし52
−8の間ではキャリデータの入出が行われる。よって、
フルアダ55−5、52−6ないし52−8は、図25
に示すように4ビットのデータを処理する加算器と考え
られ、さらにインバータ51−6ないし51−8、54
−5を省くと図26に示すように4ビットデータを処理
する減算器と考えることができ、フルアダ55−5、5
2−6ないし52−8は、上述の端子符号で説明すると
(8d,7d,6d,5d)−(8f、7f,6f,5
c)の演算、データにて説明すると表1の3段目のフル
アダの欄に示すように(1010)−(1001)の演
算を実行する。
【0034】該演算の場合、減算は可能であるから、フ
ルアダ52−8が設けられる演算素子8のDCO端子8
bからは1のデータが送出され、この1のデータは開平
数のビットデータQ2となり、表1に示す平方根の欄の
3段目に示すようにその値は1となる。さらに、データ
キャリー出力データDCOは、出力データ選択データS
I及びSI’となり、演算素子5ないし8のマルチプレ
クサ53、56あるいはマルチプレクサ57にそれぞれ
供給される。
ルアダ52−8が設けられる演算素子8のDCO端子8
bからは1のデータが送出され、この1のデータは開平
数のビットデータQ2となり、表1に示す平方根の欄の
3段目に示すようにその値は1となる。さらに、データ
キャリー出力データDCOは、出力データ選択データS
I及びSI’となり、演算素子5ないし8のマルチプレ
クサ53、56あるいはマルチプレクサ57にそれぞれ
供給される。
【0035】図27に示すように演算素子5に設けられ
たマルチプレクサ56−5には、フルアダ55−5の出
力データであるsum(5)とDI端子5dより被開平
数のビットデータA4とが供給され、演算素子6に設け
られたマルチプレクサ53−6には、フルアダ52−6
の出力データであるsum(6)とDI端子6dより被
開平数のビットデータA3とが供給され、演算素子7に
設けられたマルチプレクサ53−7には、フルアダ52
−7の出力データであるsum(7)と演算素子2のD
O端子2eよりデータsum(2)とが供給され、演算
素子8に設けられたマルチプレクサ53−8には、フル
アダ52−8の出力データであるsum(8)と演算素
子3のDO端子3eよりデータsum(3)とがそれぞ
れ供給される。
たマルチプレクサ56−5には、フルアダ55−5の出
力データであるsum(5)とDI端子5dより被開平
数のビットデータA4とが供給され、演算素子6に設け
られたマルチプレクサ53−6には、フルアダ52−6
の出力データであるsum(6)とDI端子6dより被
開平数のビットデータA3とが供給され、演算素子7に
設けられたマルチプレクサ53−7には、フルアダ52
−7の出力データであるsum(7)と演算素子2のD
O端子2eよりデータsum(2)とが供給され、演算
素子8に設けられたマルチプレクサ53−8には、フル
アダ52−8の出力データであるsum(8)と演算素
子3のDO端子3eよりデータsum(3)とがそれぞ
れ供給される。
【0036】これらのマルチプレクサ56−5、53−
6ないし53−8のSI端子5gないし8gには、出力
データ選択データとしてともに1のデータが供給される
。よって、マルチプレクサ56−5、53−6ないし5
3−8は、図28に示すように4ビットのデータを処理
するマルチプレクサと考えられ、該マルチプレクサは(
sum(8)ないしsum(5))のデータと、端子8
d、7d,6d,5dに供給される(sum(3),s
um(2),1,0)のデータとのいずれかを出力デー
タ選択データにより選択する。上述したように出力デー
タ選択データは1であることより該マルチプレクサは(
sum(8),sum(7),sum(6),sum(
5))のデータを選択する。尚、演算素子8のDO端子
は設けられていないので該端子に送出されるsum(8
)のデータは出力されず、該マルチプレクサより送出さ
れるデータは表1の3段目のマルチプレクサの欄に示す
ように001のデータである。即ち、演算素子5のDO
端子5eより1のデータが送出され、演算素子6のDO
端子6eより0のデータが送出され、演算素子7のDO
端子7eより0のデータが送出される。
6ないし53−8のSI端子5gないし8gには、出力
データ選択データとしてともに1のデータが供給される
。よって、マルチプレクサ56−5、53−6ないし5
3−8は、図28に示すように4ビットのデータを処理
するマルチプレクサと考えられ、該マルチプレクサは(
sum(8)ないしsum(5))のデータと、端子8
d、7d,6d,5dに供給される(sum(3),s
um(2),1,0)のデータとのいずれかを出力デー
タ選択データにより選択する。上述したように出力デー
タ選択データは1であることより該マルチプレクサは(
sum(8),sum(7),sum(6),sum(
5))のデータを選択する。尚、演算素子8のDO端子
は設けられていないので該端子に送出されるsum(8
)のデータは出力されず、該マルチプレクサより送出さ
れるデータは表1の3段目のマルチプレクサの欄に示す
ように001のデータである。即ち、演算素子5のDO
端子5eより1のデータが送出され、演算素子6のDO
端子6eより0のデータが送出され、演算素子7のDO
端子7eより0のデータが送出される。
【0037】又、演算素子5に設けられるマルチプレク
サ57−5には、図29に示すように端子5hには上述
した出力データ選択データである1のデータが供給され
ることより、表1の3段目の、マルチプレクサの欄に示
すように1のデータが演算素子5のIO端子5fより送
出される。
サ57−5には、図29に示すように端子5hには上述
した出力データ選択データである1のデータが供給され
ることより、表1の3段目の、マルチプレクサの欄に示
すように1のデータが演算素子5のIO端子5fより送
出される。
【0038】以下同様に8段目に配列される演算素子ま
で順に演算が実行される。上記の説明のように本開平器
も1段目から8段目にかけて計算が順を追って行なわれ
るが、従来の開平器においては上述したように被開平数
の各ビット毎に計算が順を追って実行され各ビットの計
算実行時間は、構成ビットデータの内、1ビットの計算
に最も長くを要する場合を見込み構成部分の動作を制御
している関係上、例えば8ビットからなる数値の計算で
は1ビット毎に一律に計算時間を20ナノ秒に設定し動
作制御しており上記数値の全ビットを計算するためには
160(=20×8)ナノ秒必要である。一方、本実施
例による開平器では、レジスタやシフタ等の動作制御を
要する構成部分が含まれていないので従来例のように1
ビット当たりの計算時間を設定する必要がない。したが
って、8ビットのすべての計算時間について20ナノ秒
を要した場合はともかく、例えば1段目が2ナノ秒、2
段目が4ナノ秒、3段目が6ナノ秒、4段目が10ナノ
秒、5段目が12ナノ秒、6段目が15ナノ秒、7段目
が18ナノ秒、8段目が20ナノ秒にて計算が実行され
た場合には合計計算時間は87ナノ秒となるように、通
常各ビットにおいて20ナノ秒より短い時間で計算が終
了するので、本従来例の開平器は従来の開平器に比べ開
平計算を格段に高速に処理することができる。又、上述
した開平器には従来の開平器のようにレジスタやシフタ
が含まれていないのでこれらの動作を制御するための制
御回路を開平器に設ける必要が無いので回路構成を簡素
化することができる。又、被開平数のビット長に合わせ
て演算素子数を変化させれば良く任意のビット長の開平
器を容易に構成することができる。
で順に演算が実行される。上記の説明のように本開平器
も1段目から8段目にかけて計算が順を追って行なわれ
るが、従来の開平器においては上述したように被開平数
の各ビット毎に計算が順を追って実行され各ビットの計
算実行時間は、構成ビットデータの内、1ビットの計算
に最も長くを要する場合を見込み構成部分の動作を制御
している関係上、例えば8ビットからなる数値の計算で
は1ビット毎に一律に計算時間を20ナノ秒に設定し動
作制御しており上記数値の全ビットを計算するためには
160(=20×8)ナノ秒必要である。一方、本実施
例による開平器では、レジスタやシフタ等の動作制御を
要する構成部分が含まれていないので従来例のように1
ビット当たりの計算時間を設定する必要がない。したが
って、8ビットのすべての計算時間について20ナノ秒
を要した場合はともかく、例えば1段目が2ナノ秒、2
段目が4ナノ秒、3段目が6ナノ秒、4段目が10ナノ
秒、5段目が12ナノ秒、6段目が15ナノ秒、7段目
が18ナノ秒、8段目が20ナノ秒にて計算が実行され
た場合には合計計算時間は87ナノ秒となるように、通
常各ビットにおいて20ナノ秒より短い時間で計算が終
了するので、本従来例の開平器は従来の開平器に比べ開
平計算を格段に高速に処理することができる。又、上述
した開平器には従来の開平器のようにレジスタやシフタ
が含まれていないのでこれらの動作を制御するための制
御回路を開平器に設ける必要が無いので回路構成を簡素
化することができる。又、被開平数のビット長に合わせ
て演算素子数を変化させれば良く任意のビット長の開平
器を容易に構成することができる。
【0039】
【発明の効果】以上詳述したように本発明によれば、演
算素子にはレジスタやシフタ等の動作制御を要する素子
を含んでいないことより、開平数のそれぞれのビットデ
ータの演算時間について従来技術のように最も長い演算
時間を有するビットデータの演算時間に他のすべてのビ
ットデータの演算時間を一律に合わせる必要がなく、各
ビットデータ毎に独自の演算時間にてすべてのビットデ
ータの開平演算を実行することができ、従来の開平器に
比べ開平演算処理時間を大幅に短縮することができる。 又、演算素子にはレジスタやシフタ等の動作制御を要す
る素子を含んでいないので、開平器全体として回路構成
が複雑化しない。
算素子にはレジスタやシフタ等の動作制御を要する素子
を含んでいないことより、開平数のそれぞれのビットデ
ータの演算時間について従来技術のように最も長い演算
時間を有するビットデータの演算時間に他のすべてのビ
ットデータの演算時間を一律に合わせる必要がなく、各
ビットデータ毎に独自の演算時間にてすべてのビットデ
ータの開平演算を実行することができ、従来の開平器に
比べ開平演算処理時間を大幅に短縮することができる。 又、演算素子にはレジスタやシフタ等の動作制御を要す
る素子を含んでいないので、開平器全体として回路構成
が複雑化しない。
【図1】 本発明の開平器の一実施例を示すブロック
図である。
図である。
【図2】 図1に示す枠アに対応する部分拡大図であ
る。
る。
【図3】 図1に示す枠イに対応する部分拡大図であ
る。
る。
【図4】 図1に示す枠ウに対応する部分拡大図であ
る。
る。
【図5】 図1に示す演算素子の一単位を示す図であ
る。
る。
【図6】 図5に示す演算素子の構成を示すブロック
図である。
図である。
【図7】 図1に示す演算素子の一単位を示す図であ
る。
る。
【図8】 図7に示す演算素子の構成を示すブロック
図である。
図である。
【図9】 演算素子1に設けられるフルアダを示すブ
ロック図である。
ロック図である。
【図10】 図9に示すフルアダの動作を説明するた
めのフルアダのブロック図である。
めのフルアダのブロック図である。
【図11】 演算素子1に設けられるマルチプレクサ
を示すブロック図である。
を示すブロック図である。
【図12】 図11に示すマルチプレクサの動作を説
明するためのマルチプレクサのブロック図である。
明するためのマルチプレクサのブロック図である。
【図13】 演算素子1に設けられる他のマルチプレ
クサを示すブロック図である。
クサを示すブロック図である。
【図14】 演算素子3及び4に設けられるインクリ
メンタの構成を示すブロック図である。
メンタの構成を示すブロック図である。
【図15】 図14に示すインクリメンタの動作を説
明するためのインクリメンタのブロック図である。
明するためのインクリメンタのブロック図である。
【図16】 演算素子2ないし4に設けられるフルア
ダの構成を示すブロック図である。
ダの構成を示すブロック図である。
【図17】 図16に示すフルアダの動作を説明する
ためのフルアダのブロック図である。
ためのフルアダのブロック図である。
【図18】 図16に示すフルアダの動作を説明する
ためのフルアダのブロック図である。
ためのフルアダのブロック図である。
【図19】 演算素子2ないし4に設けられるマルチ
プレクサの構成を示すブロック図である。
プレクサの構成を示すブロック図である。
【図20】 図19に示すマルチプレクサの動作を説
明するためのマルチプレクサのブロック図である。
明するためのマルチプレクサのブロック図である。
【図21】 演算素子2に設けられる他のマルチプレ
クサの構成を示すブロック図である。
クサの構成を示すブロック図である。
【図22】 演算素子6ないし8に設けられるインク
リメンタの構成を示すブロック図である。
リメンタの構成を示すブロック図である。
【図23】 図22に示すインクリメンタの動作を説
明するためのインクリメンタのブロック図である。
明するためのインクリメンタのブロック図である。
【図24】 演算素子5ないし8に設けられるフルア
ダの構成を示すブロック図である。
ダの構成を示すブロック図である。
【図25】 図24に示すフルアダの動作を説明する
ためのフルアダのブロック図である。
ためのフルアダのブロック図である。
【図26】 図24に示すフルアダの動作を説明する
ためのフルアダのブロック図である。
ためのフルアダのブロック図である。
【図27】 演算素子5ないし8に設けられるマルチ
プレクサの構成を示すブロック図である。
プレクサの構成を示すブロック図である。
【図28】 図27に示すマルチプレクサの動作を説
明するためのマルチプレクサのブロック図である。
明するためのマルチプレクサのブロック図である。
【図29】 演算素子5に設けられる他のマルチプレ
クサの構成を示すブロック図である。
クサの構成を示すブロック図である。
1ないし43…演算素子。
Claims (1)
- 【請求項1】 被開平数を構成するビットデータある
いは0のデータ並びに反転入力データ及びキャリデータ
に基づいて加算演算を行い加算結果データ及びキャリデ
ータを送出する加算器と、選択データに基づき上記加算
結果データ又は上記被開平数を構成するビットデータあ
るいは0のデータのどちらかを第1の出力データとして
送出する第1の選択回路と、上記選択データに基づき1
あるいは0のデータのどちらかを選択し第2の出力デー
タとして送出する第2の選択回路と、を備えた第1の演
算素子と、インクリメンタ出力データにインクリメンタ
キャリデータをインクリメントし上記インクリメンタ出
力データ及び上記インクリメンタキャリデータを送出す
るインクリメンタと、該インクリメンタの反転出力デー
タと被開平数を構成するビットデータあるいは0のデー
タあるいは出力データ並びにキャリデータに基づいて加
算演算を行い加算結果データ及びキャリデータを送出す
る加算器と、選択データに基づき上記加算結果データ又
は被開平数を構成するビットデータあるいは0のデータ
あるいは出力データのどちらかを選択し上記出力データ
として送出する選択回路と、を備えた第2の演算素子と
、を被開平数のビット長及び開平数のビット長に応じて
直列及び複数段に接続したことを特徴とする開平器。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3018727A JPH04257024A (ja) | 1991-02-12 | 1991-02-12 | 開平器 |
US07/833,368 US5331586A (en) | 1991-02-12 | 1992-02-10 | Square root extractor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3018727A JPH04257024A (ja) | 1991-02-12 | 1991-02-12 | 開平器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04257024A true JPH04257024A (ja) | 1992-09-11 |
Family
ID=11979701
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3018727A Pending JPH04257024A (ja) | 1991-02-12 | 1991-02-12 | 開平器 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5331586A (ja) |
JP (1) | JPH04257024A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6148318A (en) * | 1997-05-08 | 2000-11-14 | Mitsubishi Denki Kabushiki Kaisha | Square root extraction circuit and floating-point square root extraction device |
US6820107B1 (en) | 1997-05-08 | 2004-11-16 | Renesas Technology Corporation | Square root extraction circuit and floating-point square root extraction device |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5430669A (en) * | 1993-12-03 | 1995-07-04 | United Microelectronics Corp. | Apparatus for finding the square root of a number |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS592055A (ja) * | 1982-06-28 | 1984-01-07 | Canon Inc | 画像形成装置 |
NL8402740A (nl) * | 1984-09-07 | 1986-04-01 | Philips Nv | Digitale worteltrekschakeling. |
-
1991
- 1991-02-12 JP JP3018727A patent/JPH04257024A/ja active Pending
-
1992
- 1992-02-10 US US07/833,368 patent/US5331586A/en not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6148318A (en) * | 1997-05-08 | 2000-11-14 | Mitsubishi Denki Kabushiki Kaisha | Square root extraction circuit and floating-point square root extraction device |
US6820107B1 (en) | 1997-05-08 | 2004-11-16 | Renesas Technology Corporation | Square root extraction circuit and floating-point square root extraction device |
Also Published As
Publication number | Publication date |
---|---|
US5331586A (en) | 1994-07-19 |
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