JPH04256361A

JPH04256361A - 半導体記憶装置

Info

Publication number: JPH04256361A
Application number: JP3017666A
Authority: JP
Inventors: Yutaka Tajima; 豊田島
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1991-02-08
Filing date: 1991-02-08
Publication date: 1992-09-11
Anticipated expiration: 2015-09-18
Also published as: JP3089671B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、不揮発性の半導体記
憶装置に関するものである。

【０００２】

【従来の技術】従来の半導体記憶装置としては、例えば
「集積回路工学（２）、回路技術編、柳井久義、永田穣
　共著、コロナ社発行　　ｐｐ．１２８〜１３１」に記
載されたものがある。図１０は、上記の文献に記載され
ているＭＯＳ−ＲＡＭ形記憶装置の回路図であり、（ａ
）は６ＭＯＳスタティック形、（ｂ）は４ＭＯＳダイナ
ミック形、（ｃ）は３ＭＯＳダイナミック形、（ｄ）は
１ＭＯＳダイナミック形を示す。しかし、上記のごとき
ＭＯＳ−ＲＡＭ形の半導体記憶装置においては、ＭＯＳ
ＦＥＴのＯＮあるいはＯＦＦ状態によって情報を蓄える
ため、記憶装置の電源を切ると記憶しておいた情報が消
失する、すなわち記憶が揮発性であるという問題がある
。

【０００３】次に、第２の従来例としては、ＥＰＲＯＭ
（ｅｒａｓａｂｌｅ−ｐｒｏｇｒａｍｍａｂｌｅ　ＲＯ
Ｍ）、Ｅ２ＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ−ｅｒ
ａｓａｂｌｅ−ｐｒｏｇｒａｍｍａｂｌｅ　ＲＯＭ）等
の不揮発性トランジスタがある（例えば、「半導体デバ
イスの基礎」オーム社発行　　ｐｐ．１８８〜１８９に
記載）。このタイプは電源を切っても記憶は保持される
。しかし、上記第２の従来例は、書き込み速度が非常に
遅い。例えばＤＲＡＭの書き込みサイクル時間が１５０
ｎｓ程度であるのに対し、Ｅ２ＰＲＯＭでは１０７ｎｓ
程度である（例えば、「日経マイクロデバイス」日経マ
グロウヒル社発行　１９８９年５月号　ｐ５８に記載）
。そのため、ＲＡＭとしては使用できないという問題が
ある。

【０００４】次に、第３の従来例としては、強誘電体膜
をキャパシタに用いたメモリ（例えば、「日経マイクロ
デバイス」日経マグロウヒル社発行　１９８９年４月号
　　ｐｐ．６６〜６７に記載）がある。この装置は、電
源を切っても記憶は保持され、かつ高速で情報の書き込
み・読み出しができる。しかし、上記第３の従来例にお
いては、読み出しの際に分極反転を行うため、強誘電体
膜が疲労するので読み出し回数に制限があるという問題
がある。

【０００５】次に、第４の従来例としては、特開昭５７
−１７２７７１号公報に記載されたものがある。この従
来例は、ＭＯＳＦＥＴのゲートキャパシタを、強誘電体
膜を用いたキャパシタと酸化膜を用いたキャパシタとの
直列接続で構成することにより、電源のオン・オフに関
係なく、酸化膜キャパシタとＳｉ基板界面の電荷を保存
することによって不揮発性メモリを構成したものである
。図１１は、上記の装置におけるゲートキャパシタ部分
の等価回路図である。図１１において、２００は強誘電
体膜キャパシタ、２０１は酸化膜キャパシタ、Ｃ１は強
誘電体膜キャパシタ２００の容量、Ｑ１は強誘電体膜キ
ャパシタ２００の電荷、Ｃ２は酸化膜キャパシタ２０１
の容量、Ｑ２は酸化膜キャパシタ２０１の電荷、Ｖ０は
ゲート電圧、Ｖ１は強誘電体膜キャパシタ２００の電圧
、Ｖ２は酸化膜キャパシタ２０１の電圧である。しかし
、上記第４の従来例においては、次にごとき問題がある
。すなわち、　　　　　　Ｖ１＋Ｖ２＝Ｖ０、Ｖ１＝Ｑ１／Ｃ１、Ｖ
２＝Ｑ２／Ｃ２　　　　　　Ｑ１＝Ｑ２（電荷保存則）
　　　　　　　　　　　　　　　　　　　　　　　　｝
…（数１）　　　　　　Ｃ１≫Ｃ２（一般的には左式が
成立）が成り立つため、　　　　　　Ｖ１≒（Ｃ２／Ｃ１）Ｖ０、　　Ｖ２≒Ｖ
０　　　　　　　　　　　　　　　　…（数２）となり
、強誘電体膜キャパシタ２００にほとんど電圧がかから
ない。そのため強誘電体膜を十分に分極させることが出
来ないという欠点がある。また、Ｖ１を大きくするため
にＶ０を大きくすると、酸化膜キャパシタ２０１の酸化
膜が絶縁破壊するという欠点もある。さらに強誘電体膜
が十分に分極できないため、Ｑ２も小さいので、上記記
憶装置の記憶内容“１”と“０”との差を十分に大きく
することが出来ない。そのため信号線に印加された雑音
によって情報が容易に反転されてしまう、という問題が
ある。

【０００６】次に、第５の従来例としては、特開昭５８
−４６６８０号公報に記載されたものがある。図１２は
第５の従来例の等価回路図である。図１２において、３
００は強誘電体膜キャパシタ、３０１は酸化膜キャパシ
タ、３０２は半導体、３０３は書き込み線である。この
装置においては、書き込み電圧を強誘電体膜キャパシタ
３００と酸化膜キャパシタ３０１に印加し、電荷−Ｑ１
、Ｑ２によって半導体３０２の導電率を変化させること
により、情報を記憶させている。上記第５の従来例の問
題点は、前記第４の従来例と同じである。

【０００７】次に、第６の従来例としては、特開昭６１
−２２９３５０号公報に記載されたものがある。しかし
、この従来例においては、情報の読み出しの際に分極反
転を行うため、強誘電体が疲労するので読み出し回数に
制限が生じるという問題がある。

【０００８】次に、第７の従来例としては、「Ｈａｍａ
ｋａｗａ　Ｙ．，　Ｍａｔｓｕｉ　Ｙ．，　Ｈｉｇｕｍ
ａ　Ｙ．　ａｎｄ　Ｎａｋａｇａｗａ　Ｔ．，“Ａ　Ｎ
ｏｎｖｏｌａｔｉｌｅ　Ｍｅｍｏｒｙ　ＦＥＴ　Ｕｓｉ
ｎｇ　ＰＬＴ　Ｆｉｌｍ　Ｇａｔｅ，”Ｉｎｔｅｒｎａ
ｔｉｏｎａｌＥｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　Ｍｅ
ｅｔｉｎｇ，　Ｔｃｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ，論
文番号１４．６，　ｐｐ．２９４−２９７，Ｄｅｃ．１
９７７」又は「Ｍａｔｓｕｉ　Ｙ．，　Ｎａｋａｎｏ　
Ｈ．，　Ｏｋｕｙａｍａ　Ｍ．，　Ｎａｋａｇａｗａ　
Ｔ．　ａｎｄ　ＨａｍａｋａｗａＹ．，“ＰｂＴｉＯ３
　Ｔｈｉｎ　Ｆｉｌｍ　Ｇａｔｅ　Ｎｏｎｖｏｌａｔｉ
ｌｅ　Ｍｅｍｏｒｙ　ＦＥＴ，”　１９７９　Ｐｒｏｃ
ｅｅｄｉｎｇｓ　ｏｆｔｈｅ　２ｎｄ　Ｍｅｅｔｉｎｇ
　ｏｎ　Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｍａｔｅｒｉａ
ｌｓ　ａｎｄ　Ｔｈｅｉｒ　Ａｐｐｌｉｃａｔｉｏｎｓ
，　論文番号Ｆ−８，　ｐｐ．２３９−２４４，　１９
７９」に記載されているものがある。上記の従来例は、
通常のＭＯＳＦＥＴにおいて、ゲート酸化膜の代わりに
強誘電体膜を用いた構造となっている。しかし、上記第
７の従来例においては、強誘電体膜とＳｉ基板界面に生
ずる界面準位によって、上記記憶装置がオフ状態になっ
ている時でもドレインから上記界面準位を経てソースへ
流れるリーク電流が大きいという問題がある。さらに強
誘電体の分極による電界が、上記界面準位に終端し、Ｓ
ｉ基板表面に反転層が十分に形成されないという問題も
ある。

【０００９】

【発明が解決しようとする課題】上記のように、第１の
従来例は記憶が揮発性であり、第２の従来例においては
書き込み速度が遅く、第３の実施例においては読み出し
回数に制限があり、第４、第５の実施例においては強誘
電体膜の分極が小さいので信号線に印加された雑音によ
って情報が容易に反転され、第６の実施例においては読
み出し回数に制限があり、第７の実施例においてはリー
ク電流が大きい、等の種々の問題があった。

【００１０】本発明は、上記のごとき従来技術の種々の
問題を解決するためになされたものであり、書き込み、
読み出し速度が十分に速く、読み出し回数に制限がなく
、分極が十分に出来て雑音に強く、かつリーク電流の少
ない不揮発性の半導体記憶装置を提供することを目的と
する。

【００１１】

【課題を解決するための手段】上記の目的を達成するた
め、本発明においては、特許請求の範囲に記載するよう
に構成している。すなわち、請求項１に記載の発明おい
ては、第１導電型の半導体領域の主面上に強誘電体膜を
形成し、その上に電極を形成し、また、上記半導体領域
の主面に、上記強誘電体膜の一端側と他端側にそれぞれ
第１導電型の高濃度不純物領域を形成した構造を有する
ものである。また、請求項２に記載の発明においては、
請求項１に記載の構造をＰ型とＮ型とで形成し、それら
を相補的に接続した構造を有するものである。

【００１２】

【作用】本発明は、強誘電体膜の分極を用いて半導体領
域の抵抗値を変化させることによって記憶を保持するよ
うに構成したものである。すなわち、強誘電体膜の分極
電荷の極性に対応して半導体領域内に空乏層と蓄積層と
のいずれか一方を形成させ、上記半導体領域の電気抵抗
を増減させる。空乏層が成長する場合がＯＦＦ状態、蓄
積層が成長する場合がＯＮ状態に対応する。

【００１３】

【実施例】図１は、この発明の第１の実施例の断面図で
あり、図２は第１の実施例の等価回路図である。なお、
ワード線ＷＬと一対のビット線ＢＬ、ＢＬ￣に接続され
ているトランジスタ１１０、１１１、１１２は、本実施
例の記憶装置の外に形成される部分である。本実施例の
記憶装置は、接合型電界効果トランジスタ（以下ＪＦＥ
Ｔと略す）の変形であり、ＪＦＥＴのゲートを強誘電体
膜で置き換えた構造である。本実施例においては、強誘
電体膜の分極によって半導体領域内部に空乏層を形成し
、上記半導体内部において電流が流れるチャネルの幅を
変化させる。つまり強誘電体膜による電流制御作用は、
通常のＪＦＥＴ同様にチャネルの空乏化による実効断面
積の変化に基づいている。この記憶装置では、分極電荷
の極性に対応して半導体領域内に空乏層と蓄積層とのい
ずれか一方を形成させ、上記半導体領域の電気抵抗を増
減させる。空乏層が成長する場合がＯＦＦ状態、蓄積層
が成長する場合がＯＮ状態に対応する。なお、ＯＮ状態
とＯＦＦ状態での電気抵抗の差を大きくするために、Ｏ
ＦＦ状態においては、チャネルが上記空乏層でピンチオ
フ出来るように、あるいはチャネルが上記空乏層と、上
記半導体領域と半導体基板の接合部の空乏層との両方で
ピンチオフできるように、上記半導体領域を十分に薄く
形成しておく。

【００１４】上記のごとき構成の記憶装置を用い、図２
の等価回路に示すように、強誘電体をゲートに持つＮ型
抵抗（Ｎ型半導体に形成した記憶装置、図１の４、６、
８、１０、１１の部分）１０１と強誘電体をゲートに持
つＰ型抵抗（Ｐ型半導体に形成した記憶装置、図１の２
、５、７、１２、１３の部分）１０２とを相補的に接続
した構成にすれば、Ｎ型抵抗１０１あるいはＰ型抵抗１
０２のうちの一方は必ずＯＦＦ状態になるため、全体の
回路に定常的に流れる電流成分を無くすことが出来る。

【００１５】以下、詳細に説明する。図１において、Ｎ
型基板１の主面にＰウエル領域２、３を形成する。また
、Ｐウエル領域２の主面上に強誘電体膜７を介して電極
５を形成する。また、Ｐウエル領域２の主面に、強誘電
体膜７の一端側と他端側でそれぞれ上記強誘電体膜７か
らオフセットした位置にＰ＋領域１２、１３を形成する
。また、Ｐウエル領域３の主面にＮウエル領域４を設け
、上記Ｎウエル領域４の主面上に強誘電体膜８を介して
電極６を形成する。また、Ｎウエル領域４の主面に、強
誘電体膜８の一端側と他端側でそれぞれ上記強誘電体膜
８からオフセットした位置にＮ＋領域１０、１１を形成
する。また、Ｎ型基板１の主面にＮ＋領域９を形成し、
Ｐウエル領域３の主面にＰ＋領域１４を形成する。そして電極５と電極６をトランジスタ１１０を介して入
力端子１０３に接続し、Ｐ＋領域１３とＮ＋領域１０を
出力端子１０４に接続し、Ｎ＋領域１１をトランジスタ
１１１を介してＶＤＤに接続し、Ｐ＋領域１２をトラン
ジスタ１１２を介してＶＳＳに接続する。また、Ｎ＋領
域９をＶＤＤに接続し、Ｐ＋領域１４をＶＳＳに接続す
る。トランジスタ１１０はワード線ＷＬ、トランジスタ
１１１は一方のビット線ＢＬ、トランジスタ１１２は他
方のビット線ＢＬ￣のそれぞれの信号に応じて開閉する
。なお、一対のビット線ＢＬとＢＬ￣は相互に逆極性の
特性（一方がｈｉｇｈなら他方はｌｏｗ）となり、また
、トランジスタ１１１と１１２は相互に逆極性のトラン
ジスタである。したがってトランジスタ１１１と１１２
は一方がＯＮのときは他方もＯＮ、一方がＯＦＦのとき
は他方もＯＦＦになる。

【００１６】次に作用を説明する。まず、強誘電体膜の
分極電荷と印加電界の関係について説明する。図３は強
誘電体膜の分極電荷と印加電界の関係を示す特性図であ
る。図３に示すごとく、強誘電体膜は、電界をかけて分
極させた後、上記電界を零にしても残留分極Ｐｒを保持
する。分極を零にするためには、上記電界とは逆向きの
電界Ｅｃ（抗電界）を印加する必要がある。

【００１７】次に本記憶装置の作用について説明する。図４は書き込み時のタイムチャート、図５は読み出し時
のタイムチャートである。まず、図４および図１、図２
に基づいてデータの書き込みについて説明する。図４の
（ｉ）区間に示すように、ワード線ＷＬ、一対のビット
線ＢＬ、ＢＬ￣を全てＯＮ信号状態（ＢＬはｌｏｗ、Ｂ
Ｌ￣はｈｉｇｈでＯＮとする）にしてトランジスタ１１
０、１１１、１１２を全てＯＮにした後、入力端子ＩＮ
（１０３に相当）に正電圧を印加すると、強誘電体膜７
、８は分極し、Ｐウエル領域２の主面及びＮウエル領域
４の主面に負電荷を誘起する。つまりＰウエル領域２の
主面には空乏層が形成される。上記空乏層がＰウエル領
域２とＮ型基板１の接合部に生じる空乏層に接すると、
Ｐ型抵抗１０２が著しく高抵抗になる。一方、Ｎウエル
領域４の主面には電子が誘起され、Ｎ型抵抗１０１の抵
抗は減少する。その結果、出力端子ＯＵＴ（１０４に相
当）にはＨｉｇｈが出力される。また、図４の（ｉｉ）
区間に示すように、上記の状態で入力端子ＩＮを０にし
ても、強誘電体膜には残留分極が残るので、出力端子Ｏ
ＵＴのＨｉｇｈは保持される。すなわち“１”が記憶さ
れたことになる。さらに、図４の（ｉｉｉ）、（ｉｖ）
区間に示すように、一旦、電源を切った後に再び電源を
印加した場合も、上記の残留分極は変化しないので、出
力端子ＯＵＴにはＨｉｇｈが現われる。すなわち記憶が
不揮発性である。次に、図４の（ｖ）区間に示すように
、その後、入力端子ＩＮに負電圧を印加した場合を考え
る。Ｐウエル領域２の主面及びＮウエル領域４の主面に
は正電荷が誘起されるように強誘電体７、８は分極する
。そのためＮウエル領域４の主面に空乏層が生じてＮ型
抵抗１０１は著しく高抵抗となる。一方、Ｐウエル領域
２の主面には正孔が誘起され、Ｐ型抵抗１０２は低抵抗
になる。その結果、出力端子ＯＵＴにはｌｏｗがあらわ
れる。すなわち“０”を記憶（“１”の記憶を消去）し
たことになる。

【００１８】次に、図５に基づいてデータの読み出しに
ついて説明する。読み出し時には、ワード線ＷＬはＯＦ
Ｆ信号状態のままにし、一対のビット線ＢＬ、ＢＬ￣を
ＯＮ信号状態にする。図５に示すように、“１”が書き
込まれた後であれば、出力端子ＯＵＴにはＶＤＤ電圧す
なわちＨｉｇｈが出力される。また、“０”が書き込ま
れた後であれば、出力端子ＯＵＴにはＶＳＳ電圧すなわ
ちｌｏｗが出力される。上記のように、読み出しの際に
は、強誘電体膜の分極反転を行わない。したがって読み
出しを頻繁に行なっても強誘電体膜が疲労する畏れがな
い。また、電気学会発行の“誘電体現象論”の第１６０
頁〜第１６１頁にも記載されているように、強誘電体膜
の分極反転は１０ｎｓ程度と極めて速いので、本実施例
においては、書き込み、読み出しを共に高速で行なうこ
とが出来る。

【００１９】次に、本実施例におけるバンド構造につい
て説明する。図９は、Ｐ形領域２の主面に設けた電極５
、強誘電体膜７および半導体主面のバンド構造を示す図
である。図９において、（ｏ），（ｉ），（ｉｉ），（
ｖ）のバンド構造は、図４に示した書き込み時のタイム
チャートの（ｏ），（ｉ），（ｉｉ），（ｖ）にそれぞ
れ対応している。なお、図９において、ＥｆＭは電極の
フェルミ準位、ＥｆはＰ形半導体のフェルミ準位、Ｅｃ
は半導体の伝導帯下端のポテンシャル、Ｅｖは半導体の
価電子帯上端のポテンシャルである。図９（ｏ）は、電
圧が全く印加されていない初期状態である。この状態で
は、Ｐ形領域２の表面に電荷は誘起されていない。図９
（ｉ）は、入力に正電圧が印加された場合のバンド構造
である。この状態では、Ｐ形領域２の主面に空乏層が生
じる。図９（ｉｉ）、（ｉｖ）は、入力電圧が除かれた
場合のバンド構造である。この状態では、強誘電体の残
留分極のために、Ｐ形領域２の主面の空乏層電荷は保持
されている。そのためＰ形領域２の主面のバンドは曲が
ったまま保持される。図９（ｖ）は、入力に負電圧が印
加された場合のバンド構造である。この状態では、Ｐ形
領域２の主面のバンドは電子ポテンシャルの高い方へ曲
がり、正孔が誘起される。本実施例の記憶装置において
は、前記図５に示すように、記憶の読み出し時に入力電
圧は印加されない。したがって記憶の読み出し時に前述
のバンド構造が変化することはない。なお、Ｎ形領域４
の主面に設けた記憶装置のバンド構造も上記と同様に説
明することが出来る。

【００２０】次に、図１の装置の製造方法について説明
する。図８は、図１の装置の製造工程を示す断面図であ
る。まず、図８（ａ）に示すごとく、Ｎ形基板１の主面
にＰウエル領域２、３を形成する。次に、上記Ｐウエル
領域３の主面にＮウエル領域４を設ける。次に、上記Ｎ
型基板１の主面、上記Ｐウエル領域２、３の主面及び上
記Ｎウエル領域４の主面において、素子を形成しない部
分にＬＯＣＯＳ酸化膜５０を形成する。次に、図８（ｂ
）に示すごとく、上記Ｐウエル領域２及び上記Ｎウエル
領域４の主面において、強誘電体膜を形成する部分に、
半導体領域と強誘電体膜界面の未結合手を消すために、
フッ素Ｆを注入する。次に、図８（ｃ）に示すごとく、
上記Ｐウエル領域２及び上記Ｎウエル領域４の主面上に
、強誘電体膜７および８を形成し、さらに強誘電体膜７
の上に電極５を、強誘電体膜８の上に電極６をそれぞれ
形成する。次に、図８（ｄ）に示すごとく、Ｎ形基板１
の主面にＮ＋領域９を、Ｐウエル領域２の主面にＰ＋領
域１２、１３を、Ｎウエル領域４の主面にＮ＋領域１０
、１１を、Ｐウエル領域３の主面にＰ＋領域１４を、そ
れぞれ形成する。その後、必要な配線を行なうことによ
って図１に示す装置が完成する。

【００２１】次に、図６は、本発明の第２の実施例の断
面図である。図６において、半導体基板２０の主面上に
、絶縁層２３を介してＰウエル領域２１及びＮウエル領
域２２を形成する。また、Ｐウエル領域２１の主面上に
強誘電体膜７を介して電極５を設ける。また、Ｐウエル
領域２１の主面に、強誘電体膜７の一端側と他端側でそ
れぞれ上記強誘電体膜７からオフセットした位置にＰ＋
領域１２、１３を形成する。また、Ｎウエル領域２２の
主面上に強誘電体膜８を介して電極６を設ける。また、
Ｎウエル領域２２の主面に、強誘電体膜８の一端側と他
端側でそれぞれ上記強誘電体膜８からオフセットした位
置にＮ＋領域１０、１１を形成する。そして、電極５と
電極６をトランジスタ１１０を介して入力端子１０３に
接続し、Ｐ＋領域１３とＮ＋領域１０を出力端子１０４
に接続し、Ｎ＋領域１１をトランジスタ１１１を介して
ＶＤＤに接続し、Ｐ＋領域１２をトランジスタ１１２を
介してＶＳＳに接続する。上記図６の実施例の等価回路
は、図２の回路と同じであり、書き込み時のタイムチャ
ートは図４と、読み出し時のタイムチャートは図５と同
じである。

【００２２】次に作用について説明する。まず、書き込
みについて、図４と図６に基づいて説明する。図４の（
ｉ）区間では、強誘電体膜７直下のＰウエル領域２１の
主面から上記ウエル領域と絶縁層２３の界面に至るまで
空乏層が生じ、Ｐ型抵抗１０２は著しく高抵抗になる。その結果、出力端子１０４にはＨｉｇｈが出力される。また、図４の（ｉｉ）、（ｉｉｉ）、（ｉｖ）区間につ
いては、前記図１の実施例の場合と同じであり、“１”
が不揮発状態で記憶される。次に、図４の（ｖ）区間で
は、Ｐウエル領域２１主面には正孔が誘起され、Ｐ型抵
抗１０２は低抵抗になる。また、強誘電体膜８直下のＮ
ウエル領域２２の主面から上記ウエル領域と絶縁層２３
の界面に至るまで空乏層が生じ、Ｐ型抵抗１０１は著し
く高抵抗になる。その結果、出力端子１０４にはｌｏｗ
が現われる。すなわち“０”を記憶（“１”の記憶を消去）したこと
になる。なお、読み出しについては、前記図１の実施例
と同じ作用である。

【００２３】次に、図７は、本発明の第３の実施例の断
面図である。この実施例は、前記図１の実施例に示した
記憶装置において、Ｐ＋領域１２、１３の一部分が強誘
電体膜７とオーバラップし、かつＮ＋領域１０、１１の
一部分が強誘電体膜６とオーバラップしていることを特
徴としている。作用については、図１の実施例の場合と
同じであるが、この実施例においては、Ｐ＋領域及びＮ
＋領域の一部が強誘電体膜とオーバラップしているため
、チップ面積を小さくできるという利点がある。

【００２４】

【発明の効果】以上説明してきたように、この発明によ
れば、強誘電体膜の分極を利用して半導体領域の抵抗を
変化させ、上記抵抗によって情報を記憶するように構成
したことにより、下記のごとき効果が得られる。（ｉ）記憶保持に残留分極を利用するので不揮発性であ
る。（ｉｉ）強誘電体膜の分極反転は十分に速いので、書き
込み、読み出しを共に高速で行なうことが出来る。（ｉｉｉ）情報の読み出し時には分極反転させないので
、読み出し回数に制限はない。（ｉｖ）情報の書き込みにおけるゲート電圧がすべて強
誘電体膜にかかるので、低いゲート電圧で強誘電体膜を
十分に分極反転させることができる。したがってノイズ
に強い。（ｖ）強誘電体膜とＳｉ基板界面に多少の界面準位が生
じても、Ｓｉ基板内に空乏層さえ形成できれば、本記憶
装置は動作する。（ｖｉ）ゲートと、電極となる高濃度不純物層とがオフ
セットしていても本記憶装置は動作する。したがって本
記憶装置のオフ状態において前記界面準位によるリーク
電流は流れない。

【図面の簡単な説明】

【図１】本発明の第１の実施例の断面図。

【図２】第１の実施例の等価回路図。

【図３】強誘電体の分極電荷と印加電界の関係を示す特
性図。

【図４】第１の実施例における書き込み時のタイムチャ
ート。

【図５】第１の実施例における読み出し時のタイムチャ
ート。

【図６】本発明の第２の実施例の断面図。

【図７】本発明の第３の実施例の断面図。

【図８】第１の実施例の製造工程を示す断面図。

【図９】第１の実施例におけるＰ形領域の主面に形成さ
れた電極、強誘電体膜及び上記Ｐ形領域のバンド構造を
示す図。

【図１０】第１の従来例の回路図。

【図１１】第４の従来例におけるゲートキャパシタ部分
の等価回路図。

【図１２】第５の従来例の等価回路図。

【符号の説明】

１…Ｎ型半導体基板２、３…Ｐウエル領域４…Ｎウエル領域５、６…電極７、８…強誘電体膜９、１０、１１…Ｎ＋領域１２、１３、１４…Ｐ＋領域２０…半導体基板２１…Ｐウエル領域２２…Ｎウエル領域２３…絶縁層１０１…強誘電体をゲートに持つＮ型抵抗１０２…強誘
電体をゲートに持つＰ型抵抗１０３…入力端子１０４…出力端子１１０、１１１、１１２…トランジスタ２００…強誘電
体膜キャパシタ２０１…酸化膜キャパシタ３００…強誘電体キャパシタ３０１…酸化膜キャパシタ３０２…半導体３０３…書き込み線ＷＬ…ワード線ＢＬ、ＢＬ￣…ビット線

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体領域と、上記第１導電
型の半導体領域の主面上に形成された強誘電体膜と、上
記強誘電体膜上に形成された電極と、上記半導体領域の
主面に、上記強誘電体膜の一端側と他端側にそれぞれ形
成された第１導電型の高濃度不純物領域と、を備えた半
導体記憶装置。
【請求項２】第１導電型の半導体領域と、上記第１導電
型の半導体領域の主面上に形成された強誘電体膜と、上
記強誘電体膜上に形成された電極と、上記半導体領域の
主面に、上記強誘電体膜の一端側と他端側にそれぞれ形
成された第１導電型の高濃度不純物領域とを備えた第１
の半導体記憶装置と、第２導電型の半導体領域と、上記
第２導電型の半導体領域の主面上に形成された強誘電体
膜と、上記強誘電体膜上に形成された電極と、上記半導
体領域の主面に、上記強誘電体膜の一端側と他端側にそ
れぞれ形成された第２導電型の高濃度不純物領域とを備
えた第２の半導体記憶装置と、を相補的に接続したこと
を特徴とする半導体記憶装置。