JPH04256361A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04256361A JPH04256361A JP3017666A JP1766691A JPH04256361A JP H04256361 A JPH04256361 A JP H04256361A JP 3017666 A JP3017666 A JP 3017666A JP 1766691 A JP1766691 A JP 1766691A JP H04256361 A JPH04256361 A JP H04256361A
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- ferroelectric film
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Landscapes
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
- Junction Field-Effect Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】この発明は、不揮発性の半導体記
憶装置に関するものである。
憶装置に関するものである。
【0002】
【従来の技術】従来の半導体記憶装置としては、例えば
「集積回路工学(2)、回路技術編、柳井久義、永田穣
共著、コロナ社発行 pp.128〜131」に記
載されたものがある。図10は、上記の文献に記載され
ているMOS−RAM形記憶装置の回路図であり、(a
)は6MOSスタティック形、(b)は4MOSダイナ
ミック形、(c)は3MOSダイナミック形、(d)は
1MOSダイナミック形を示す。しかし、上記のごとき
MOS−RAM形の半導体記憶装置においては、MOS
FETのONあるいはOFF状態によって情報を蓄える
ため、記憶装置の電源を切ると記憶しておいた情報が消
失する、すなわち記憶が揮発性であるという問題がある
。
「集積回路工学(2)、回路技術編、柳井久義、永田穣
共著、コロナ社発行 pp.128〜131」に記
載されたものがある。図10は、上記の文献に記載され
ているMOS−RAM形記憶装置の回路図であり、(a
)は6MOSスタティック形、(b)は4MOSダイナ
ミック形、(c)は3MOSダイナミック形、(d)は
1MOSダイナミック形を示す。しかし、上記のごとき
MOS−RAM形の半導体記憶装置においては、MOS
FETのONあるいはOFF状態によって情報を蓄える
ため、記憶装置の電源を切ると記憶しておいた情報が消
失する、すなわち記憶が揮発性であるという問題がある
。
【0003】次に、第2の従来例としては、EPROM
(erasable−programmable RO
M)、E2PROM(electrically−er
asable−programmable ROM)等
の不揮発性トランジスタがある(例えば、「半導体デバ
イスの基礎」オーム社発行 pp.188〜189に
記載)。このタイプは電源を切っても記憶は保持される
。しかし、上記第2の従来例は、書き込み速度が非常に
遅い。例えばDRAMの書き込みサイクル時間が150
ns程度であるのに対し、E2PROMでは107ns
程度である(例えば、「日経マイクロデバイス」日経マ
グロウヒル社発行 1989年5月号 p58に記載)
。そのため、RAMとしては使用できないという問題が
ある。
(erasable−programmable RO
M)、E2PROM(electrically−er
asable−programmable ROM)等
の不揮発性トランジスタがある(例えば、「半導体デバ
イスの基礎」オーム社発行 pp.188〜189に
記載)。このタイプは電源を切っても記憶は保持される
。しかし、上記第2の従来例は、書き込み速度が非常に
遅い。例えばDRAMの書き込みサイクル時間が150
ns程度であるのに対し、E2PROMでは107ns
程度である(例えば、「日経マイクロデバイス」日経マ
グロウヒル社発行 1989年5月号 p58に記載)
。そのため、RAMとしては使用できないという問題が
ある。
【0004】次に、第3の従来例としては、強誘電体膜
をキャパシタに用いたメモリ(例えば、「日経マイクロ
デバイス」日経マグロウヒル社発行 1989年4月号
pp.66〜67に記載)がある。この装置は、電
源を切っても記憶は保持され、かつ高速で情報の書き込
み・読み出しができる。しかし、上記第3の従来例にお
いては、読み出しの際に分極反転を行うため、強誘電体
膜が疲労するので読み出し回数に制限があるという問題
がある。
をキャパシタに用いたメモリ(例えば、「日経マイクロ
デバイス」日経マグロウヒル社発行 1989年4月号
pp.66〜67に記載)がある。この装置は、電
源を切っても記憶は保持され、かつ高速で情報の書き込
み・読み出しができる。しかし、上記第3の従来例にお
いては、読み出しの際に分極反転を行うため、強誘電体
膜が疲労するので読み出し回数に制限があるという問題
がある。
【0005】次に、第4の従来例としては、特開昭57
−172771号公報に記載されたものがある。この従
来例は、MOSFETのゲートキャパシタを、強誘電体
膜を用いたキャパシタと酸化膜を用いたキャパシタとの
直列接続で構成することにより、電源のオン・オフに関
係なく、酸化膜キャパシタとSi基板界面の電荷を保存
することによって不揮発性メモリを構成したものである
。図11は、上記の装置におけるゲートキャパシタ部分
の等価回路図である。図11において、200は強誘電
体膜キャパシタ、201は酸化膜キャパシタ、C1は強
誘電体膜キャパシタ200の容量、Q1は強誘電体膜キ
ャパシタ200の電荷、C2は酸化膜キャパシタ201
の容量、Q2は酸化膜キャパシタ201の電荷、V0は
ゲート電圧、V1は強誘電体膜キャパシタ200の電圧
、V2は酸化膜キャパシタ201の電圧である。しかし
、上記第4の従来例においては、次にごとき問題がある
。すなわち、 V1+V2=V0、V1=Q1/C1、V
2=Q2/C2 Q1=Q2(電荷保存則)
}
…(数1) C1≫C2(一般的には左式が
成立)が成り立つため、 V1≒(C2/C1)V0、 V2≒V
0 …(数2)となり
、強誘電体膜キャパシタ200にほとんど電圧がかから
ない。そのため強誘電体膜を十分に分極させることが出
来ないという欠点がある。また、V1を大きくするため
にV0を大きくすると、酸化膜キャパシタ201の酸化
膜が絶縁破壊するという欠点もある。さらに強誘電体膜
が十分に分極できないため、Q2も小さいので、上記記
憶装置の記憶内容“1”と“0”との差を十分に大きく
することが出来ない。そのため信号線に印加された雑音
によって情報が容易に反転されてしまう、という問題が
ある。
−172771号公報に記載されたものがある。この従
来例は、MOSFETのゲートキャパシタを、強誘電体
膜を用いたキャパシタと酸化膜を用いたキャパシタとの
直列接続で構成することにより、電源のオン・オフに関
係なく、酸化膜キャパシタとSi基板界面の電荷を保存
することによって不揮発性メモリを構成したものである
。図11は、上記の装置におけるゲートキャパシタ部分
の等価回路図である。図11において、200は強誘電
体膜キャパシタ、201は酸化膜キャパシタ、C1は強
誘電体膜キャパシタ200の容量、Q1は強誘電体膜キ
ャパシタ200の電荷、C2は酸化膜キャパシタ201
の容量、Q2は酸化膜キャパシタ201の電荷、V0は
ゲート電圧、V1は強誘電体膜キャパシタ200の電圧
、V2は酸化膜キャパシタ201の電圧である。しかし
、上記第4の従来例においては、次にごとき問題がある
。すなわち、 V1+V2=V0、V1=Q1/C1、V
2=Q2/C2 Q1=Q2(電荷保存則)
}
…(数1) C1≫C2(一般的には左式が
成立)が成り立つため、 V1≒(C2/C1)V0、 V2≒V
0 …(数2)となり
、強誘電体膜キャパシタ200にほとんど電圧がかから
ない。そのため強誘電体膜を十分に分極させることが出
来ないという欠点がある。また、V1を大きくするため
にV0を大きくすると、酸化膜キャパシタ201の酸化
膜が絶縁破壊するという欠点もある。さらに強誘電体膜
が十分に分極できないため、Q2も小さいので、上記記
憶装置の記憶内容“1”と“0”との差を十分に大きく
することが出来ない。そのため信号線に印加された雑音
によって情報が容易に反転されてしまう、という問題が
ある。
【0006】次に、第5の従来例としては、特開昭58
−46680号公報に記載されたものがある。図12は
第5の従来例の等価回路図である。図12において、3
00は強誘電体膜キャパシタ、301は酸化膜キャパシ
タ、302は半導体、303は書き込み線である。この
装置においては、書き込み電圧を強誘電体膜キャパシタ
300と酸化膜キャパシタ301に印加し、電荷−Q1
、Q2によって半導体302の導電率を変化させること
により、情報を記憶させている。上記第5の従来例の問
題点は、前記第4の従来例と同じである。
−46680号公報に記載されたものがある。図12は
第5の従来例の等価回路図である。図12において、3
00は強誘電体膜キャパシタ、301は酸化膜キャパシ
タ、302は半導体、303は書き込み線である。この
装置においては、書き込み電圧を強誘電体膜キャパシタ
300と酸化膜キャパシタ301に印加し、電荷−Q1
、Q2によって半導体302の導電率を変化させること
により、情報を記憶させている。上記第5の従来例の問
題点は、前記第4の従来例と同じである。
【0007】次に、第6の従来例としては、特開昭61
−229350号公報に記載されたものがある。しかし
、この従来例においては、情報の読み出しの際に分極反
転を行うため、強誘電体が疲労するので読み出し回数に
制限が生じるという問題がある。
−229350号公報に記載されたものがある。しかし
、この従来例においては、情報の読み出しの際に分極反
転を行うため、強誘電体が疲労するので読み出し回数に
制限が生じるという問題がある。
【0008】次に、第7の従来例としては、「Hama
kawa Y., Matsui Y., Higum
a Y. and Nakagawa T.,“A N
onvolatile Memory FET Usi
ng PLT Film Gate,”Interna
tionalElectron Devices Me
eting, Tcchnical Digest,論
文番号14.6, pp.294−297,Dec.1
977」又は「Matsui Y., Nakano
H., Okuyama M., Nakagawa
T. and HamakawaY.,“PbTiO3
Thin Film Gate Nonvolati
le Memory FET,” 1979 Proc
eedings ofthe 2nd Meeting
on Ferroelectric Materia
ls and Their Applications
, 論文番号F−8, pp.239−244, 19
79」に記載されているものがある。上記の従来例は、
通常のMOSFETにおいて、ゲート酸化膜の代わりに
強誘電体膜を用いた構造となっている。しかし、上記第
7の従来例においては、強誘電体膜とSi基板界面に生
ずる界面準位によって、上記記憶装置がオフ状態になっ
ている時でもドレインから上記界面準位を経てソースへ
流れるリーク電流が大きいという問題がある。さらに強
誘電体の分極による電界が、上記界面準位に終端し、S
i基板表面に反転層が十分に形成されないという問題も
ある。
kawa Y., Matsui Y., Higum
a Y. and Nakagawa T.,“A N
onvolatile Memory FET Usi
ng PLT Film Gate,”Interna
tionalElectron Devices Me
eting, Tcchnical Digest,論
文番号14.6, pp.294−297,Dec.1
977」又は「Matsui Y., Nakano
H., Okuyama M., Nakagawa
T. and HamakawaY.,“PbTiO3
Thin Film Gate Nonvolati
le Memory FET,” 1979 Proc
eedings ofthe 2nd Meeting
on Ferroelectric Materia
ls and Their Applications
, 論文番号F−8, pp.239−244, 19
79」に記載されているものがある。上記の従来例は、
通常のMOSFETにおいて、ゲート酸化膜の代わりに
強誘電体膜を用いた構造となっている。しかし、上記第
7の従来例においては、強誘電体膜とSi基板界面に生
ずる界面準位によって、上記記憶装置がオフ状態になっ
ている時でもドレインから上記界面準位を経てソースへ
流れるリーク電流が大きいという問題がある。さらに強
誘電体の分極による電界が、上記界面準位に終端し、S
i基板表面に反転層が十分に形成されないという問題も
ある。
【0009】
【発明が解決しようとする課題】上記のように、第1の
従来例は記憶が揮発性であり、第2の従来例においては
書き込み速度が遅く、第3の実施例においては読み出し
回数に制限があり、第4、第5の実施例においては強誘
電体膜の分極が小さいので信号線に印加された雑音によ
って情報が容易に反転され、第6の実施例においては読
み出し回数に制限があり、第7の実施例においてはリー
ク電流が大きい、等の種々の問題があった。
従来例は記憶が揮発性であり、第2の従来例においては
書き込み速度が遅く、第3の実施例においては読み出し
回数に制限があり、第4、第5の実施例においては強誘
電体膜の分極が小さいので信号線に印加された雑音によ
って情報が容易に反転され、第6の実施例においては読
み出し回数に制限があり、第7の実施例においてはリー
ク電流が大きい、等の種々の問題があった。
【0010】本発明は、上記のごとき従来技術の種々の
問題を解決するためになされたものであり、書き込み、
読み出し速度が十分に速く、読み出し回数に制限がなく
、分極が十分に出来て雑音に強く、かつリーク電流の少
ない不揮発性の半導体記憶装置を提供することを目的と
する。
問題を解決するためになされたものであり、書き込み、
読み出し速度が十分に速く、読み出し回数に制限がなく
、分極が十分に出来て雑音に強く、かつリーク電流の少
ない不揮発性の半導体記憶装置を提供することを目的と
する。
【0011】
【課題を解決するための手段】上記の目的を達成するた
め、本発明においては、特許請求の範囲に記載するよう
に構成している。すなわち、請求項1に記載の発明おい
ては、第1導電型の半導体領域の主面上に強誘電体膜を
形成し、その上に電極を形成し、また、上記半導体領域
の主面に、上記強誘電体膜の一端側と他端側にそれぞれ
第1導電型の高濃度不純物領域を形成した構造を有する
ものである。また、請求項2に記載の発明においては、
請求項1に記載の構造をP型とN型とで形成し、それら
を相補的に接続した構造を有するものである。
め、本発明においては、特許請求の範囲に記載するよう
に構成している。すなわち、請求項1に記載の発明おい
ては、第1導電型の半導体領域の主面上に強誘電体膜を
形成し、その上に電極を形成し、また、上記半導体領域
の主面に、上記強誘電体膜の一端側と他端側にそれぞれ
第1導電型の高濃度不純物領域を形成した構造を有する
ものである。また、請求項2に記載の発明においては、
請求項1に記載の構造をP型とN型とで形成し、それら
を相補的に接続した構造を有するものである。
【0012】
【作用】本発明は、強誘電体膜の分極を用いて半導体領
域の抵抗値を変化させることによって記憶を保持するよ
うに構成したものである。すなわち、強誘電体膜の分極
電荷の極性に対応して半導体領域内に空乏層と蓄積層と
のいずれか一方を形成させ、上記半導体領域の電気抵抗
を増減させる。空乏層が成長する場合がOFF状態、蓄
積層が成長する場合がON状態に対応する。
域の抵抗値を変化させることによって記憶を保持するよ
うに構成したものである。すなわち、強誘電体膜の分極
電荷の極性に対応して半導体領域内に空乏層と蓄積層と
のいずれか一方を形成させ、上記半導体領域の電気抵抗
を増減させる。空乏層が成長する場合がOFF状態、蓄
積層が成長する場合がON状態に対応する。
【0013】
【実施例】図1は、この発明の第1の実施例の断面図で
あり、図2は第1の実施例の等価回路図である。なお、
ワード線WLと一対のビット線BL、BL ̄に接続され
ているトランジスタ110、111、112は、本実施
例の記憶装置の外に形成される部分である。本実施例の
記憶装置は、接合型電界効果トランジスタ(以下JFE
Tと略す)の変形であり、JFETのゲートを強誘電体
膜で置き換えた構造である。本実施例においては、強誘
電体膜の分極によって半導体領域内部に空乏層を形成し
、上記半導体内部において電流が流れるチャネルの幅を
変化させる。つまり強誘電体膜による電流制御作用は、
通常のJFET同様にチャネルの空乏化による実効断面
積の変化に基づいている。この記憶装置では、分極電荷
の極性に対応して半導体領域内に空乏層と蓄積層とのい
ずれか一方を形成させ、上記半導体領域の電気抵抗を増
減させる。空乏層が成長する場合がOFF状態、蓄積層
が成長する場合がON状態に対応する。なお、ON状態
とOFF状態での電気抵抗の差を大きくするために、O
FF状態においては、チャネルが上記空乏層でピンチオ
フ出来るように、あるいはチャネルが上記空乏層と、上
記半導体領域と半導体基板の接合部の空乏層との両方で
ピンチオフできるように、上記半導体領域を十分に薄く
形成しておく。
あり、図2は第1の実施例の等価回路図である。なお、
ワード線WLと一対のビット線BL、BL ̄に接続され
ているトランジスタ110、111、112は、本実施
例の記憶装置の外に形成される部分である。本実施例の
記憶装置は、接合型電界効果トランジスタ(以下JFE
Tと略す)の変形であり、JFETのゲートを強誘電体
膜で置き換えた構造である。本実施例においては、強誘
電体膜の分極によって半導体領域内部に空乏層を形成し
、上記半導体内部において電流が流れるチャネルの幅を
変化させる。つまり強誘電体膜による電流制御作用は、
通常のJFET同様にチャネルの空乏化による実効断面
積の変化に基づいている。この記憶装置では、分極電荷
の極性に対応して半導体領域内に空乏層と蓄積層とのい
ずれか一方を形成させ、上記半導体領域の電気抵抗を増
減させる。空乏層が成長する場合がOFF状態、蓄積層
が成長する場合がON状態に対応する。なお、ON状態
とOFF状態での電気抵抗の差を大きくするために、O
FF状態においては、チャネルが上記空乏層でピンチオ
フ出来るように、あるいはチャネルが上記空乏層と、上
記半導体領域と半導体基板の接合部の空乏層との両方で
ピンチオフできるように、上記半導体領域を十分に薄く
形成しておく。
【0014】上記のごとき構成の記憶装置を用い、図2
の等価回路に示すように、強誘電体をゲートに持つN型
抵抗(N型半導体に形成した記憶装置、図1の4、6、
8、10、11の部分)101と強誘電体をゲートに持
つP型抵抗(P型半導体に形成した記憶装置、図1の2
、5、7、12、13の部分)102とを相補的に接続
した構成にすれば、N型抵抗101あるいはP型抵抗1
02のうちの一方は必ずOFF状態になるため、全体の
回路に定常的に流れる電流成分を無くすことが出来る。
の等価回路に示すように、強誘電体をゲートに持つN型
抵抗(N型半導体に形成した記憶装置、図1の4、6、
8、10、11の部分)101と強誘電体をゲートに持
つP型抵抗(P型半導体に形成した記憶装置、図1の2
、5、7、12、13の部分)102とを相補的に接続
した構成にすれば、N型抵抗101あるいはP型抵抗1
02のうちの一方は必ずOFF状態になるため、全体の
回路に定常的に流れる電流成分を無くすことが出来る。
【0015】以下、詳細に説明する。図1において、N
型基板1の主面にPウエル領域2、3を形成する。また
、Pウエル領域2の主面上に強誘電体膜7を介して電極
5を形成する。また、Pウエル領域2の主面に、強誘電
体膜7の一端側と他端側でそれぞれ上記強誘電体膜7か
らオフセットした位置にP+領域12、13を形成する
。また、Pウエル領域3の主面にNウエル領域4を設け
、上記Nウエル領域4の主面上に強誘電体膜8を介して
電極6を形成する。また、Nウエル領域4の主面に、強
誘電体膜8の一端側と他端側でそれぞれ上記強誘電体膜
8からオフセットした位置にN+領域10、11を形成
する。また、N型基板1の主面にN+領域9を形成し、
Pウエル領域3の主面にP+領域14を形成する。 そして電極5と電極6をトランジスタ110を介して入
力端子103に接続し、P+領域13とN+領域10を
出力端子104に接続し、N+領域11をトランジスタ
111を介してVDDに接続し、P+領域12をトラン
ジスタ112を介してVSSに接続する。また、N+領
域9をVDDに接続し、P+領域14をVSSに接続す
る。トランジスタ110はワード線WL、トランジスタ
111は一方のビット線BL、トランジスタ112は他
方のビット線BL ̄のそれぞれの信号に応じて開閉する
。なお、一対のビット線BLとBL ̄は相互に逆極性の
特性(一方がhighなら他方はlow)となり、また
、トランジスタ111と112は相互に逆極性のトラン
ジスタである。したがってトランジスタ111と112
は一方がONのときは他方もON、一方がOFFのとき
は他方もOFFになる。
型基板1の主面にPウエル領域2、3を形成する。また
、Pウエル領域2の主面上に強誘電体膜7を介して電極
5を形成する。また、Pウエル領域2の主面に、強誘電
体膜7の一端側と他端側でそれぞれ上記強誘電体膜7か
らオフセットした位置にP+領域12、13を形成する
。また、Pウエル領域3の主面にNウエル領域4を設け
、上記Nウエル領域4の主面上に強誘電体膜8を介して
電極6を形成する。また、Nウエル領域4の主面に、強
誘電体膜8の一端側と他端側でそれぞれ上記強誘電体膜
8からオフセットした位置にN+領域10、11を形成
する。また、N型基板1の主面にN+領域9を形成し、
Pウエル領域3の主面にP+領域14を形成する。 そして電極5と電極6をトランジスタ110を介して入
力端子103に接続し、P+領域13とN+領域10を
出力端子104に接続し、N+領域11をトランジスタ
111を介してVDDに接続し、P+領域12をトラン
ジスタ112を介してVSSに接続する。また、N+領
域9をVDDに接続し、P+領域14をVSSに接続す
る。トランジスタ110はワード線WL、トランジスタ
111は一方のビット線BL、トランジスタ112は他
方のビット線BL ̄のそれぞれの信号に応じて開閉する
。なお、一対のビット線BLとBL ̄は相互に逆極性の
特性(一方がhighなら他方はlow)となり、また
、トランジスタ111と112は相互に逆極性のトラン
ジスタである。したがってトランジスタ111と112
は一方がONのときは他方もON、一方がOFFのとき
は他方もOFFになる。
【0016】次に作用を説明する。まず、強誘電体膜の
分極電荷と印加電界の関係について説明する。図3は強
誘電体膜の分極電荷と印加電界の関係を示す特性図であ
る。図3に示すごとく、強誘電体膜は、電界をかけて分
極させた後、上記電界を零にしても残留分極Prを保持
する。分極を零にするためには、上記電界とは逆向きの
電界Ec(抗電界)を印加する必要がある。
分極電荷と印加電界の関係について説明する。図3は強
誘電体膜の分極電荷と印加電界の関係を示す特性図であ
る。図3に示すごとく、強誘電体膜は、電界をかけて分
極させた後、上記電界を零にしても残留分極Prを保持
する。分極を零にするためには、上記電界とは逆向きの
電界Ec(抗電界)を印加する必要がある。
【0017】次に本記憶装置の作用について説明する。
図4は書き込み時のタイムチャート、図5は読み出し時
のタイムチャートである。まず、図4および図1、図2
に基づいてデータの書き込みについて説明する。図4の
(i)区間に示すように、ワード線WL、一対のビット
線BL、BL ̄を全てON信号状態(BLはlow、B
L ̄はhighでONとする)にしてトランジスタ11
0、111、112を全てONにした後、入力端子IN
(103に相当)に正電圧を印加すると、強誘電体膜7
、8は分極し、Pウエル領域2の主面及びNウエル領域
4の主面に負電荷を誘起する。つまりPウエル領域2の
主面には空乏層が形成される。上記空乏層がPウエル領
域2とN型基板1の接合部に生じる空乏層に接すると、
P型抵抗102が著しく高抵抗になる。一方、Nウエル
領域4の主面には電子が誘起され、N型抵抗101の抵
抗は減少する。その結果、出力端子OUT(104に相
当)にはHighが出力される。また、図4の(ii)
区間に示すように、上記の状態で入力端子INを0にし
ても、強誘電体膜には残留分極が残るので、出力端子O
UTのHighは保持される。すなわち“1”が記憶さ
れたことになる。さらに、図4の(iii)、(iv)
区間に示すように、一旦、電源を切った後に再び電源を
印加した場合も、上記の残留分極は変化しないので、出
力端子OUTにはHighが現われる。すなわち記憶が
不揮発性である。次に、図4の(v)区間に示すように
、その後、入力端子INに負電圧を印加した場合を考え
る。Pウエル領域2の主面及びNウエル領域4の主面に
は正電荷が誘起されるように強誘電体7、8は分極する
。そのためNウエル領域4の主面に空乏層が生じてN型
抵抗101は著しく高抵抗となる。一方、Pウエル領域
2の主面には正孔が誘起され、P型抵抗102は低抵抗
になる。その結果、出力端子OUTにはlowがあらわ
れる。すなわち“0”を記憶(“1”の記憶を消去)し
たことになる。
のタイムチャートである。まず、図4および図1、図2
に基づいてデータの書き込みについて説明する。図4の
(i)区間に示すように、ワード線WL、一対のビット
線BL、BL ̄を全てON信号状態(BLはlow、B
L ̄はhighでONとする)にしてトランジスタ11
0、111、112を全てONにした後、入力端子IN
(103に相当)に正電圧を印加すると、強誘電体膜7
、8は分極し、Pウエル領域2の主面及びNウエル領域
4の主面に負電荷を誘起する。つまりPウエル領域2の
主面には空乏層が形成される。上記空乏層がPウエル領
域2とN型基板1の接合部に生じる空乏層に接すると、
P型抵抗102が著しく高抵抗になる。一方、Nウエル
領域4の主面には電子が誘起され、N型抵抗101の抵
抗は減少する。その結果、出力端子OUT(104に相
当)にはHighが出力される。また、図4の(ii)
区間に示すように、上記の状態で入力端子INを0にし
ても、強誘電体膜には残留分極が残るので、出力端子O
UTのHighは保持される。すなわち“1”が記憶さ
れたことになる。さらに、図4の(iii)、(iv)
区間に示すように、一旦、電源を切った後に再び電源を
印加した場合も、上記の残留分極は変化しないので、出
力端子OUTにはHighが現われる。すなわち記憶が
不揮発性である。次に、図4の(v)区間に示すように
、その後、入力端子INに負電圧を印加した場合を考え
る。Pウエル領域2の主面及びNウエル領域4の主面に
は正電荷が誘起されるように強誘電体7、8は分極する
。そのためNウエル領域4の主面に空乏層が生じてN型
抵抗101は著しく高抵抗となる。一方、Pウエル領域
2の主面には正孔が誘起され、P型抵抗102は低抵抗
になる。その結果、出力端子OUTにはlowがあらわ
れる。すなわち“0”を記憶(“1”の記憶を消去)し
たことになる。
【0018】次に、図5に基づいてデータの読み出しに
ついて説明する。読み出し時には、ワード線WLはOF
F信号状態のままにし、一対のビット線BL、BL ̄を
ON信号状態にする。図5に示すように、“1”が書き
込まれた後であれば、出力端子OUTにはVDD電圧す
なわちHighが出力される。また、“0”が書き込ま
れた後であれば、出力端子OUTにはVSS電圧すなわ
ちlowが出力される。上記のように、読み出しの際に
は、強誘電体膜の分極反転を行わない。したがって読み
出しを頻繁に行なっても強誘電体膜が疲労する畏れがな
い。また、電気学会発行の“誘電体現象論”の第160
頁〜第161頁にも記載されているように、強誘電体膜
の分極反転は10ns程度と極めて速いので、本実施例
においては、書き込み、読み出しを共に高速で行なうこ
とが出来る。
ついて説明する。読み出し時には、ワード線WLはOF
F信号状態のままにし、一対のビット線BL、BL ̄を
ON信号状態にする。図5に示すように、“1”が書き
込まれた後であれば、出力端子OUTにはVDD電圧す
なわちHighが出力される。また、“0”が書き込ま
れた後であれば、出力端子OUTにはVSS電圧すなわ
ちlowが出力される。上記のように、読み出しの際に
は、強誘電体膜の分極反転を行わない。したがって読み
出しを頻繁に行なっても強誘電体膜が疲労する畏れがな
い。また、電気学会発行の“誘電体現象論”の第160
頁〜第161頁にも記載されているように、強誘電体膜
の分極反転は10ns程度と極めて速いので、本実施例
においては、書き込み、読み出しを共に高速で行なうこ
とが出来る。
【0019】次に、本実施例におけるバンド構造につい
て説明する。図9は、P形領域2の主面に設けた電極5
、強誘電体膜7および半導体主面のバンド構造を示す図
である。図9において、(o),(i),(ii),(
v)のバンド構造は、図4に示した書き込み時のタイム
チャートの(o),(i),(ii),(v)にそれぞ
れ対応している。なお、図9において、EfMは電極の
フェルミ準位、EfはP形半導体のフェルミ準位、Ec
は半導体の伝導帯下端のポテンシャル、Evは半導体の
価電子帯上端のポテンシャルである。図9(o)は、電
圧が全く印加されていない初期状態である。この状態で
は、P形領域2の表面に電荷は誘起されていない。図9
(i)は、入力に正電圧が印加された場合のバンド構造
である。この状態では、P形領域2の主面に空乏層が生
じる。図9(ii)、(iv)は、入力電圧が除かれた
場合のバンド構造である。この状態では、強誘電体の残
留分極のために、P形領域2の主面の空乏層電荷は保持
されている。そのためP形領域2の主面のバンドは曲が
ったまま保持される。図9(v)は、入力に負電圧が印
加された場合のバンド構造である。この状態では、P形
領域2の主面のバンドは電子ポテンシャルの高い方へ曲
がり、正孔が誘起される。本実施例の記憶装置において
は、前記図5に示すように、記憶の読み出し時に入力電
圧は印加されない。したがって記憶の読み出し時に前述
のバンド構造が変化することはない。なお、N形領域4
の主面に設けた記憶装置のバンド構造も上記と同様に説
明することが出来る。
て説明する。図9は、P形領域2の主面に設けた電極5
、強誘電体膜7および半導体主面のバンド構造を示す図
である。図9において、(o),(i),(ii),(
v)のバンド構造は、図4に示した書き込み時のタイム
チャートの(o),(i),(ii),(v)にそれぞ
れ対応している。なお、図9において、EfMは電極の
フェルミ準位、EfはP形半導体のフェルミ準位、Ec
は半導体の伝導帯下端のポテンシャル、Evは半導体の
価電子帯上端のポテンシャルである。図9(o)は、電
圧が全く印加されていない初期状態である。この状態で
は、P形領域2の表面に電荷は誘起されていない。図9
(i)は、入力に正電圧が印加された場合のバンド構造
である。この状態では、P形領域2の主面に空乏層が生
じる。図9(ii)、(iv)は、入力電圧が除かれた
場合のバンド構造である。この状態では、強誘電体の残
留分極のために、P形領域2の主面の空乏層電荷は保持
されている。そのためP形領域2の主面のバンドは曲が
ったまま保持される。図9(v)は、入力に負電圧が印
加された場合のバンド構造である。この状態では、P形
領域2の主面のバンドは電子ポテンシャルの高い方へ曲
がり、正孔が誘起される。本実施例の記憶装置において
は、前記図5に示すように、記憶の読み出し時に入力電
圧は印加されない。したがって記憶の読み出し時に前述
のバンド構造が変化することはない。なお、N形領域4
の主面に設けた記憶装置のバンド構造も上記と同様に説
明することが出来る。
【0020】次に、図1の装置の製造方法について説明
する。図8は、図1の装置の製造工程を示す断面図であ
る。まず、図8(a)に示すごとく、N形基板1の主面
にPウエル領域2、3を形成する。次に、上記Pウエル
領域3の主面にNウエル領域4を設ける。次に、上記N
型基板1の主面、上記Pウエル領域2、3の主面及び上
記Nウエル領域4の主面において、素子を形成しない部
分にLOCOS酸化膜50を形成する。次に、図8(b
)に示すごとく、上記Pウエル領域2及び上記Nウエル
領域4の主面において、強誘電体膜を形成する部分に、
半導体領域と強誘電体膜界面の未結合手を消すために、
フッ素Fを注入する。次に、図8(c)に示すごとく、
上記Pウエル領域2及び上記Nウエル領域4の主面上に
、強誘電体膜7および8を形成し、さらに強誘電体膜7
の上に電極5を、強誘電体膜8の上に電極6をそれぞれ
形成する。次に、図8(d)に示すごとく、N形基板1
の主面にN+領域9を、Pウエル領域2の主面にP+領
域12、13を、Nウエル領域4の主面にN+領域10
、11を、Pウエル領域3の主面にP+領域14を、そ
れぞれ形成する。その後、必要な配線を行なうことによ
って図1に示す装置が完成する。
する。図8は、図1の装置の製造工程を示す断面図であ
る。まず、図8(a)に示すごとく、N形基板1の主面
にPウエル領域2、3を形成する。次に、上記Pウエル
領域3の主面にNウエル領域4を設ける。次に、上記N
型基板1の主面、上記Pウエル領域2、3の主面及び上
記Nウエル領域4の主面において、素子を形成しない部
分にLOCOS酸化膜50を形成する。次に、図8(b
)に示すごとく、上記Pウエル領域2及び上記Nウエル
領域4の主面において、強誘電体膜を形成する部分に、
半導体領域と強誘電体膜界面の未結合手を消すために、
フッ素Fを注入する。次に、図8(c)に示すごとく、
上記Pウエル領域2及び上記Nウエル領域4の主面上に
、強誘電体膜7および8を形成し、さらに強誘電体膜7
の上に電極5を、強誘電体膜8の上に電極6をそれぞれ
形成する。次に、図8(d)に示すごとく、N形基板1
の主面にN+領域9を、Pウエル領域2の主面にP+領
域12、13を、Nウエル領域4の主面にN+領域10
、11を、Pウエル領域3の主面にP+領域14を、そ
れぞれ形成する。その後、必要な配線を行なうことによ
って図1に示す装置が完成する。
【0021】次に、図6は、本発明の第2の実施例の断
面図である。図6において、半導体基板20の主面上に
、絶縁層23を介してPウエル領域21及びNウエル領
域22を形成する。また、Pウエル領域21の主面上に
強誘電体膜7を介して電極5を設ける。また、Pウエル
領域21の主面に、強誘電体膜7の一端側と他端側でそ
れぞれ上記強誘電体膜7からオフセットした位置にP+
領域12、13を形成する。また、Nウエル領域22の
主面上に強誘電体膜8を介して電極6を設ける。また、
Nウエル領域22の主面に、強誘電体膜8の一端側と他
端側でそれぞれ上記強誘電体膜8からオフセットした位
置にN+領域10、11を形成する。そして、電極5と
電極6をトランジスタ110を介して入力端子103に
接続し、P+領域13とN+領域10を出力端子104
に接続し、N+領域11をトランジスタ111を介して
VDDに接続し、P+領域12をトランジスタ112を
介してVSSに接続する。上記図6の実施例の等価回路
は、図2の回路と同じであり、書き込み時のタイムチャ
ートは図4と、読み出し時のタイムチャートは図5と同
じである。
面図である。図6において、半導体基板20の主面上に
、絶縁層23を介してPウエル領域21及びNウエル領
域22を形成する。また、Pウエル領域21の主面上に
強誘電体膜7を介して電極5を設ける。また、Pウエル
領域21の主面に、強誘電体膜7の一端側と他端側でそ
れぞれ上記強誘電体膜7からオフセットした位置にP+
領域12、13を形成する。また、Nウエル領域22の
主面上に強誘電体膜8を介して電極6を設ける。また、
Nウエル領域22の主面に、強誘電体膜8の一端側と他
端側でそれぞれ上記強誘電体膜8からオフセットした位
置にN+領域10、11を形成する。そして、電極5と
電極6をトランジスタ110を介して入力端子103に
接続し、P+領域13とN+領域10を出力端子104
に接続し、N+領域11をトランジスタ111を介して
VDDに接続し、P+領域12をトランジスタ112を
介してVSSに接続する。上記図6の実施例の等価回路
は、図2の回路と同じであり、書き込み時のタイムチャ
ートは図4と、読み出し時のタイムチャートは図5と同
じである。
【0022】次に作用について説明する。まず、書き込
みについて、図4と図6に基づいて説明する。図4の(
i)区間では、強誘電体膜7直下のPウエル領域21の
主面から上記ウエル領域と絶縁層23の界面に至るまで
空乏層が生じ、P型抵抗102は著しく高抵抗になる。 その結果、出力端子104にはHighが出力される。 また、図4の(ii)、(iii)、(iv)区間につ
いては、前記図1の実施例の場合と同じであり、“1”
が不揮発状態で記憶される。次に、図4の(v)区間で
は、Pウエル領域21主面には正孔が誘起され、P型抵
抗102は低抵抗になる。また、強誘電体膜8直下のN
ウエル領域22の主面から上記ウエル領域と絶縁層23
の界面に至るまで空乏層が生じ、P型抵抗101は著し
く高抵抗になる。その結果、出力端子104にはlow
が現われる。 すなわち“0”を記憶(“1”の記憶を消去)したこと
になる。なお、読み出しについては、前記図1の実施例
と同じ作用である。
みについて、図4と図6に基づいて説明する。図4の(
i)区間では、強誘電体膜7直下のPウエル領域21の
主面から上記ウエル領域と絶縁層23の界面に至るまで
空乏層が生じ、P型抵抗102は著しく高抵抗になる。 その結果、出力端子104にはHighが出力される。 また、図4の(ii)、(iii)、(iv)区間につ
いては、前記図1の実施例の場合と同じであり、“1”
が不揮発状態で記憶される。次に、図4の(v)区間で
は、Pウエル領域21主面には正孔が誘起され、P型抵
抗102は低抵抗になる。また、強誘電体膜8直下のN
ウエル領域22の主面から上記ウエル領域と絶縁層23
の界面に至るまで空乏層が生じ、P型抵抗101は著し
く高抵抗になる。その結果、出力端子104にはlow
が現われる。 すなわち“0”を記憶(“1”の記憶を消去)したこと
になる。なお、読み出しについては、前記図1の実施例
と同じ作用である。
【0023】次に、図7は、本発明の第3の実施例の断
面図である。この実施例は、前記図1の実施例に示した
記憶装置において、P+領域12、13の一部分が強誘
電体膜7とオーバラップし、かつN+領域10、11の
一部分が強誘電体膜6とオーバラップしていることを特
徴としている。作用については、図1の実施例の場合と
同じであるが、この実施例においては、P+領域及びN
+領域の一部が強誘電体膜とオーバラップしているため
、チップ面積を小さくできるという利点がある。
面図である。この実施例は、前記図1の実施例に示した
記憶装置において、P+領域12、13の一部分が強誘
電体膜7とオーバラップし、かつN+領域10、11の
一部分が強誘電体膜6とオーバラップしていることを特
徴としている。作用については、図1の実施例の場合と
同じであるが、この実施例においては、P+領域及びN
+領域の一部が強誘電体膜とオーバラップしているため
、チップ面積を小さくできるという利点がある。
【0024】
【発明の効果】以上説明してきたように、この発明によ
れば、強誘電体膜の分極を利用して半導体領域の抵抗を
変化させ、上記抵抗によって情報を記憶するように構成
したことにより、下記のごとき効果が得られる。 (i)記憶保持に残留分極を利用するので不揮発性であ
る。 (ii)強誘電体膜の分極反転は十分に速いので、書き
込み、読み出しを共に高速で行なうことが出来る。 (iii)情報の読み出し時には分極反転させないので
、読み出し回数に制限はない。 (iv)情報の書き込みにおけるゲート電圧がすべて強
誘電体膜にかかるので、低いゲート電圧で強誘電体膜を
十分に分極反転させることができる。したがってノイズ
に強い。 (v)強誘電体膜とSi基板界面に多少の界面準位が生
じても、Si基板内に空乏層さえ形成できれば、本記憶
装置は動作する。 (vi)ゲートと、電極となる高濃度不純物層とがオフ
セットしていても本記憶装置は動作する。したがって本
記憶装置のオフ状態において前記界面準位によるリーク
電流は流れない。
れば、強誘電体膜の分極を利用して半導体領域の抵抗を
変化させ、上記抵抗によって情報を記憶するように構成
したことにより、下記のごとき効果が得られる。 (i)記憶保持に残留分極を利用するので不揮発性であ
る。 (ii)強誘電体膜の分極反転は十分に速いので、書き
込み、読み出しを共に高速で行なうことが出来る。 (iii)情報の読み出し時には分極反転させないので
、読み出し回数に制限はない。 (iv)情報の書き込みにおけるゲート電圧がすべて強
誘電体膜にかかるので、低いゲート電圧で強誘電体膜を
十分に分極反転させることができる。したがってノイズ
に強い。 (v)強誘電体膜とSi基板界面に多少の界面準位が生
じても、Si基板内に空乏層さえ形成できれば、本記憶
装置は動作する。 (vi)ゲートと、電極となる高濃度不純物層とがオフ
セットしていても本記憶装置は動作する。したがって本
記憶装置のオフ状態において前記界面準位によるリーク
電流は流れない。
【図1】本発明の第1の実施例の断面図。
【図2】第1の実施例の等価回路図。
【図3】強誘電体の分極電荷と印加電界の関係を示す特
性図。
性図。
【図4】第1の実施例における書き込み時のタイムチャ
ート。
ート。
【図5】第1の実施例における読み出し時のタイムチャ
ート。
ート。
【図6】本発明の第2の実施例の断面図。
【図7】本発明の第3の実施例の断面図。
【図8】第1の実施例の製造工程を示す断面図。
【図9】第1の実施例におけるP形領域の主面に形成さ
れた電極、強誘電体膜及び上記P形領域のバンド構造を
示す図。
れた電極、強誘電体膜及び上記P形領域のバンド構造を
示す図。
【図10】第1の従来例の回路図。
【図11】第4の従来例におけるゲートキャパシタ部分
の等価回路図。
の等価回路図。
【図12】第5の従来例の等価回路図。
1…N型半導体基板
2、3…Pウエル領域
4…Nウエル領域
5、6…電極
7、8…強誘電体膜
9、10、11…N+領域
12、13、14…P+領域
20…半導体基板
21…Pウエル領域
22…Nウエル領域
23…絶縁層
101…強誘電体をゲートに持つN型抵抗102…強誘
電体をゲートに持つP型抵抗103…入力端子 104…出力端子 110、111、112…トランジスタ200…強誘電
体膜キャパシタ 201…酸化膜キャパシタ 300…強誘電体キャパシタ 301…酸化膜キャパシタ 302…半導体 303…書き込み線 WL…ワード線 BL、BL ̄…ビット線
電体をゲートに持つP型抵抗103…入力端子 104…出力端子 110、111、112…トランジスタ200…強誘電
体膜キャパシタ 201…酸化膜キャパシタ 300…強誘電体キャパシタ 301…酸化膜キャパシタ 302…半導体 303…書き込み線 WL…ワード線 BL、BL ̄…ビット線
Claims (2)
- 【請求項1】第1導電型の半導体領域と、上記第1導電
型の半導体領域の主面上に形成された強誘電体膜と、上
記強誘電体膜上に形成された電極と、上記半導体領域の
主面に、上記強誘電体膜の一端側と他端側にそれぞれ形
成された第1導電型の高濃度不純物領域と、を備えた半
導体記憶装置。 - 【請求項2】第1導電型の半導体領域と、上記第1導電
型の半導体領域の主面上に形成された強誘電体膜と、上
記強誘電体膜上に形成された電極と、上記半導体領域の
主面に、上記強誘電体膜の一端側と他端側にそれぞれ形
成された第1導電型の高濃度不純物領域とを備えた第1
の半導体記憶装置と、第2導電型の半導体領域と、上記
第2導電型の半導体領域の主面上に形成された強誘電体
膜と、上記強誘電体膜上に形成された電極と、上記半導
体領域の主面に、上記強誘電体膜の一端側と他端側にそ
れぞれ形成された第2導電型の高濃度不純物領域とを備
えた第2の半導体記憶装置と、を相補的に接続したこと
を特徴とする半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1766691A JP3089671B2 (ja) | 1991-02-08 | 1991-02-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1766691A JP3089671B2 (ja) | 1991-02-08 | 1991-02-08 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04256361A true JPH04256361A (ja) | 1992-09-11 |
JP3089671B2 JP3089671B2 (ja) | 2000-09-18 |
Family
ID=11950179
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1766691A Expired - Fee Related JP3089671B2 (ja) | 1991-02-08 | 1991-02-08 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3089671B2 (ja) |
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05250881A (ja) * | 1992-03-03 | 1993-09-28 | Rohm Co Ltd | 不揮発性記憶素子 |
US5723885A (en) * | 1995-06-08 | 1998-03-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a ferroelectric film and control method thereof |
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