JPH04254776A - Semiconductor integrated circuit - Google Patents
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- JPH04254776A JPH04254776A JP3014136A JP1413691A JPH04254776A JP H04254776 A JPH04254776 A JP H04254776A JP 3014136 A JP3014136 A JP 3014136A JP 1413691 A JP1413691 A JP 1413691A JP H04254776 A JPH04254776 A JP H04254776A
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Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は半導体集積回路に関し、
特にディジタル回路により構成されテスト回路を内蔵す
る半導体集積回路に関する。[Industrial Application Field] The present invention relates to semiconductor integrated circuits.
In particular, the present invention relates to a semiconductor integrated circuit constructed of digital circuits and having a built-in test circuit.
【０００２】0002
【従来の技術】従来のこの種の半導体集積回路は、内蔵
するテスト回路を外部からの制御信号によって動作させ
、内部のディジタル回路が正常に動作していることを確
認していた。2. Description of the Related Art Conventional semiconductor integrated circuits of this type operate a built-in test circuit in response to an external control signal to confirm that the internal digital circuits are operating normally.
【０００３】通常の動作時にこのテスト回路が動作する
と、この半導体集積回路を使用しているシステムが誤動
作するので、テスト時以外にはテスト回路が動作しない
ような構成であることが必要である。If this test circuit operates during normal operation, a system using this semiconductor integrated circuit will malfunction, so it is necessary to have a configuration in which the test circuit does not operate except during testing.
【０００４】従来の半導体集積回路は、図４に示すよう
に、三値入力回路を使用することにより、テスト回路の
動作の制御を行なうという方法がとられていた。図４に
おいて、従来の半導体集積回路４は、テスト信号発生回
路５と、テスト回路６と、保護回路７と、主機能である
デイジタル回路８とを有して構成されていた。Conventional semiconductor integrated circuits use a method of controlling the operation of a test circuit by using a three-value input circuit, as shown in FIG. In FIG. 4, a conventional semiconductor integrated circuit 4 includes a test signal generation circuit 5, a test circuit 6, a protection circuit 7, and a digital circuit 8 having a main function.
【０００５】次に、動作について説明する。Next, the operation will be explained.
【０００６】まず、半導体集積回路４の外部から、テス
ト端子を兼ねる入力端子ＴＴを介して、ディジタル回路
８の通常の信号レベルより高い電圧であるテスト命令信
号を入力する。テスト信号発生回路５は三値入力回路を
備えており、入力されたテスト命令信号を検出して、テ
スト回路６にテスト制御信号を出力する。テスト回路６
は、テスト制御信号により起動され、ディジタル回路８
のテストを実行する。First, a test command signal having a voltage higher than the normal signal level of the digital circuit 8 is inputted from outside the semiconductor integrated circuit 4 via the input terminal TT which also serves as a test terminal. The test signal generation circuit 5 includes a three-value input circuit, detects the input test command signal, and outputs a test control signal to the test circuit 6. Test circuit 6
is activated by the test control signal and the digital circuit 8
Run the test.
【０００７】テスト命令信号は、ディジタル回路８の通
常の信号レベルより高いので、通常動作状態時にテスト
回路６が動作することを防止できるとともに、テスト端
子と他の入力端子等と共用が可能であるというものであ
った。Since the test command signal has a higher level than the normal signal level of the digital circuit 8, it is possible to prevent the test circuit 6 from operating in the normal operating state, and it is possible to share the test terminal with other input terminals, etc. That's what it was.
【０００８】また、ディジタル回路８の入力側には、テ
スト命令信号入力時に通常信号レベル以上の高電圧が加
わらないよう保護するための電圧リミッタ等の保護回路
７が設けられていた。Further, a protection circuit 7 such as a voltage limiter is provided on the input side of the digital circuit 8 to prevent a high voltage higher than a normal signal level from being applied when a test command signal is input.
【０００９】[0009]
【発明が解決しようとする課題】上述した従来の半導体
集積回路は、三値入力回路を使用し、通常のディジタル
回路の信号レベルより高い電圧のテスト命令信号を検出
することによりテスト回路の制御を行なっているので、
信号レベルより高い電圧に耐える高耐圧構造の採用と、
ディジタル回路保護用の保護回路を必要とするという欠
点があった。また、設計製造が複雑になるとともに回路
を構成する半導体チップの所要面積が増加するという欠
点があった。The conventional semiconductor integrated circuit described above uses a three-value input circuit to control the test circuit by detecting a test command signal with a voltage higher than the signal level of a normal digital circuit. Because we are doing
Adopting a high voltage structure that can withstand voltages higher than the signal level,
This method has the disadvantage of requiring a protection circuit for protecting the digital circuit. Further, there are disadvantages in that the design and manufacture become complicated and the required area of the semiconductor chip constituting the circuit increases.
【００１０】0010
【課題を解決するための手段】本発明の半導体集積回路
は、外部クロックパルスにより動作するディジタル回路
と、前記ディジタル回路を試験するテスト回路と、前記
テスト回路の制御をするテスト制御信号を発生するテス
ト信号発生回路とを備える半導体集積回路において、前
記テスト信号発生回路は、前記外部クロックパルスの予
め定めた時間的特性値を検出するパルス特性検出回路を
備えて構成されている。[Means for Solving the Problems] A semiconductor integrated circuit of the present invention includes a digital circuit operated by an external clock pulse, a test circuit for testing the digital circuit, and a test control signal for controlling the test circuit. In the semiconductor integrated circuit including a test signal generation circuit, the test signal generation circuit includes a pulse characteristic detection circuit that detects a predetermined temporal characteristic value of the external clock pulse.
【００１１】[0011]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。Embodiments Next, embodiments of the present invention will be described with reference to the drawings.
【００１２】図１は本発明の半導体集積回路の一実施例
を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of a semiconductor integrated circuit according to the present invention.
【００１３】本実施例の半導体集積回路１は、図１に示
すように、テスト信号発生回路２と、テスト回路３と、
ディジタル回路８とを備えて構成される。As shown in FIG. 1, the semiconductor integrated circuit 1 of this embodiment includes a test signal generation circuit 2, a test circuit 3,
and a digital circuit 8.
【００１４】テスト信号発生回路２は、テスト制御信号
発生のため、外部クロックパルスの予め設定した周期あ
るいはデューテイサイクル等の時間的特性値を検出する
パルス特性検出回路を備えている。The test signal generation circuit 2 includes a pulse characteristic detection circuit that detects a temporal characteristic value such as a preset period or duty cycle of an external clock pulse in order to generate a test control signal.
【００１５】図２は、テスト信号発生回路２のパルス特
性検出回路の一例を示す回路図である。FIG. 2 is a circuit diagram showing an example of a pulse characteristic detection circuit of the test signal generation circuit 2. As shown in FIG.
【００１６】図２において、テスト信号発生回路２のパ
ルス特性検出回路は、分周回路２１，２２と、遅延回路
２３と、ＡＮＤ回路２４，２５と、フリップフロップ２
６とを有して構成される。 次に、本実施例の動作に
ついて説明する。In FIG. 2, the pulse characteristic detection circuit of the test signal generation circuit 2 includes frequency dividing circuits 21 and 22, a delay circuit 23, AND circuits 24 and 25, and a flip-flop 2.
6. Next, the operation of this embodiment will be explained.
【００１７】図２は、図１で示す回路のタイムチャート
である。FIG. 2 is a time chart of the circuit shown in FIG.
【００１８】本実施例では、テスト回路３にテスト制御
信号を出力するテスト命令信号は、ディジタル回路８を
動作させる外部クロックパルスを周期あるいはデューテ
イサイクル等の時間的特性値を予め設定した値に変化さ
せることにより与える。ここでは、周期を１／２に変化
させるものとして説明する。In this embodiment, the test command signal for outputting the test control signal to the test circuit 3 changes the external clock pulse for operating the digital circuit 8 to a predetermined time characteristic value such as the period or duty cycle. Give by changing. Here, explanation will be given assuming that the period is changed by 1/2.
【００１９】外部クロックパルス入力端子ＴＣから入力
されたクロックパルスＡはディジタル回路８に入力され
るとともに、テスト信号発生回路２の分周回路２１と、
ＡＮＤ回路２５の正論理入力に入力される。分周回路２
１の出力Ｂは、さらに、分周回路２２と、ＡＮＤ回路２
５の負論理入力に入力される。The clock pulse A input from the external clock pulse input terminal TC is input to the digital circuit 8, and is also input to the frequency dividing circuit 21 of the test signal generation circuit 2.
It is input to the positive logic input of the AND circuit 25. Frequency divider circuit 2
The output B of 1 is further sent to a frequency dividing circuit 22 and an AND circuit 2.
It is input to the negative logic input of 5.
【００２０】分周回路２１，２２は、二分周器であり、
それぞれの入力信号の周波数、二分周して、信号Ｂ，Ｃ
が出力する。分周回路２２の出力Ｃは、遅延回路２３と
、ＡＮＤ回路２５の正論理入力に入力される。[0020] The frequency dividing circuits 21 and 22 are two frequency dividers,
The frequency of each input signal is divided into two to obtain signals B and C.
outputs. The output C of the frequency dividing circuit 22 is input to the delay circuit 23 and the positive logic input of the AND circuit 25.
【００２１】ここで、遅延回路２３の遅延時間は、クロ
ックパルスＡの周期が１／２となったときに、分周回路
２２の出力Ｄのハイレベルの期間と、ＡＮＤ回路２５の
出力Ｅのハイレベルの期間とが一致しないような時間に
設定されている。Here, the delay time of the delay circuit 23 is determined by the high level period of the output D of the frequency dividing circuit 22 and the high level period of the output E of the AND circuit 25 when the period of the clock pulse A becomes 1/2. The time is set so that it does not match the high level period.
【００２２】遅延回路２３の出力Ｄは、ＡＮＤ回路２４
の負論理入力に入力される。また、ＡＮＤ回路２４の正
論理入力には、ＡＮＤ回路２５の出力Ｅが入力される。
さらに、ＡＮＤ回路２４の出力Ｆは、フリップフロップ
２６のＳ入力に入力される。また、フリップフロップ２
６のＲ入力には、リセット信号Ｈが印加される。フリッ
プフロップ２６のＱ出力Ｇは、すなわち、テスト信号発
生回路２のパルス特性検出回路の出力であるテスト制御
信号である。The output D of the delay circuit 23 is connected to the AND circuit 24.
is input to the negative logic input of Furthermore, the output E of the AND circuit 25 is input to the positive logic input of the AND circuit 24 . Furthermore, the output F of the AND circuit 24 is input to the S input of the flip-flop 26. Also, flip-flop 2
A reset signal H is applied to the R input of 6. The Q output G of the flip-flop 26 is a test control signal that is the output of the pulse characteristic detection circuit of the test signal generation circuit 2.
【００２３】図３において、時間ａｃはクロックパルＡ
の１周期を示す。時間ａｂ及びｄｆは、遅延回路１３の
遅延時間である。時間ｄｇは、クロックパルＡがテスト
命令信号として周期を１／２に設定した状態であり、ｄ
ｅはその１周期分を示す。In FIG. 3, time ac is clock pulse A
shows one cycle of The times ab and df are delay times of the delay circuit 13. At time dg, clock pulse A is set to have a period of 1/2 as a test command signal, and d
e indicates one period.
【００２４】まず、クロックパルスＡの周期が通常状態
では、時間ａｄに示すように、ＡＮＤ回路２４の出力Ｆ
はローレベルのままであり、したがって、フリップフロ
ップ２６のＲ出力Ｇもローレベルを保持しているので、
テスト制御信号は発生しない。First, when the period of the clock pulse A is normal, as shown at time ad, the output F of the AND circuit 24 is
remains at a low level, and therefore the R output G of the flip-flop 26 also remains at a low level.
No test control signals are generated.
【００２５】次に、時刻ｄにおいて、テスト命令信号と
してクロックパルスＡの周期が１／２に設定されると、
ＡＮＤ回路２５の出力Ｅの時刻ｅからのハイレベルの期
間が遅延回路２３の出力Ｄの時間ｅｆ間のローレベルの
期間と一致する部分があり、ここで、ＡＮＤ回路２４の
出力Ｆがハイレベルとなる。したがって、フリップフロ
ップ２６のＲ出力Ｇは、ハイレベルとなり、テスト制御
信号を発生する。Next, at time d, when the period of clock pulse A is set to 1/2 as the test command signal,
There is a portion in which the high level period of the output E of the AND circuit 25 from time e coincides with the low level period of the output D of the delay circuit 23 between time ef, and here, the output F of the AND circuit 24 is at a high level. becomes. Therefore, the R output G of the flip-flop 26 becomes high level and generates a test control signal.
【００２６】次に、時刻ｈでリセット信号Ｈがフリップ
フロップ２６に印加されると、フリップフロップ２６の
出力Ｇはローレベルになりテスト制御信号は停止すると
ともに、初期状態に戻る。Next, when the reset signal H is applied to the flip-flop 26 at time h, the output G of the flip-flop 26 becomes low level, the test control signal is stopped, and the test control signal returns to the initial state.
【００２７】以上、本発明の実施例を説明したが、本発
明は上記実施例に限られることなく種々の変形が可能で
ある。Although the embodiments of the present invention have been described above, the present invention is not limited to the above embodiments and can be modified in various ways.
【００２８】たとえば、本実施例では、クロックパルス
の時間的特性値として、周期を変化することによりテス
ト命令信号としているが、代りにデューテイサイクルを
変化させても本発明の主旨を逸脱しない限り適用できる
ことは勿論である。For example, in this embodiment, the test command signal is obtained by changing the cycle as the temporal characteristic value of the clock pulse, but the duty cycle may be changed instead as long as it does not depart from the spirit of the present invention. Of course, it can be applied.
【００２９】[0029]
【発明の効果】以上説明したように、本発明の半導体集
積回路は、外部クロックパルスの予め定めた時間的特性
値を検出するパルス特性検出回路を備えることによりテ
スト命令信号を検出するので、信号レベルより高い電圧
に耐える高耐圧構造の採用やディジタル回路保護用の保
護回路が不用になるという効果がある。また、設計製造
が簡単になるとともに回路を構成する半導体チップの所
要面積の増加を抑制できるという効果がある。As explained above, the semiconductor integrated circuit of the present invention detects a test command signal by being equipped with a pulse characteristic detection circuit that detects a predetermined temporal characteristic value of an external clock pulse. This has the effect of adopting a high voltage structure that can withstand voltages higher than the current level and eliminating the need for a protection circuit for protecting digital circuits. Further, it has the effect of simplifying design and manufacturing and suppressing an increase in the required area of a semiconductor chip constituting a circuit.
【図１】本発明の半導体集積回路の一実施例を示すブロ
ック図である。FIG. 1 is a block diagram showing an embodiment of a semiconductor integrated circuit of the present invention.
【図２】本実施例の半導体集積回路のテスト信号発生回
路の一例を示すブロック図である。FIG. 2 is a block diagram showing an example of a test signal generation circuit of the semiconductor integrated circuit according to the present embodiment.
【図３】本実施例の半導体集積回路における動作の一例
を示すタイムチャートである。FIG. 3 is a time chart showing an example of the operation of the semiconductor integrated circuit of this embodiment.
【図４】従来の半導体集積回路の一例を示すブロック図
である。FIG. 4 is a block diagram showing an example of a conventional semiconductor integrated circuit.
１，４ 半導体集積回路 ２，５ テスト信号発生回路 ３，６ テスト回路 ７ 保護回路 ８ ディジタル回路 ２１，２２ 分周回路 ２３ 遅延回路 ２４，２５ ＡＮＤ回路 ２６ フリップフロップ 1,4 Semiconductor integrated circuit 2,5 Test signal generation circuit 3,6 Test circuit 7 Protection circuit 8 Digital circuit 21, 22 Frequency divider circuit 23 Delay circuit 24, 25 AND circuit 26 Flip-flop
Claims (1)
ィジタル回路と、前記ディジタル回路を試験するテスト
回路と、前記テスト回路の制御をするテスト制御信号を
発生するテスト信号発生回路とを備える半導体集積回路
において、前記テスト信号発生回路は、前記外部クロッ
クパルスの予め定めた時間的特性値を検出するパルス特
性検出回路を備えることを特徴とする半導体集積回路。1. A semiconductor integrated circuit comprising: a digital circuit operated by an external clock pulse; a test circuit for testing the digital circuit; and a test signal generation circuit for generating a test control signal for controlling the test circuit. A semiconductor integrated circuit, wherein the test signal generation circuit includes a pulse characteristic detection circuit that detects a predetermined temporal characteristic value of the external clock pulse.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3014136A JPH04254776A (en) | 1991-02-05 | 1991-02-05 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3014136A JPH04254776A (en) | 1991-02-05 | 1991-02-05 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04254776A true JPH04254776A (en) | 1992-09-10 |
Family
ID=11852731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3014136A Pending JPH04254776A (en) | 1991-02-05 | 1991-02-05 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04254776A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57111714A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Integrated circuit |
| JPH01153986A (en) * | 1987-12-10 | 1989-06-16 | Nec Corp | Test signal generating circuit |
-
1991
- 1991-02-05 JP JP3014136A patent/JPH04254776A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57111714A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Integrated circuit |
| JPH01153986A (en) * | 1987-12-10 | 1989-06-16 | Nec Corp | Test signal generating circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971224 |