SU1201821A2 - Stabilized voltage converter with protection - Google Patents
Stabilized voltage converter with protection Download PDFInfo
- Publication number
- SU1201821A2 SU1201821A2 SU843806004A SU3806004A SU1201821A2 SU 1201821 A2 SU1201821 A2 SU 1201821A2 SU 843806004 A SU843806004 A SU 843806004A SU 3806004 A SU3806004 A SU 3806004A SU 1201821 A2 SU1201821 A2 SU 1201821A2
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- integrating circuit
- logical
- converter
- Prior art date
Links
Landscapes
- Dc-Dc Converters (AREA)
Abstract
СТАБИЛИЗИРОВАННЫЙ НРЕОБРАЗОВАТЕЛБ НАПРЯЖЕНИЯ С ЗАЩИТОЙ по авт. св. № 1141391, отличающийс тем, что, с целью повышени функциональной надежности путем увеличени числа повторных включений преобразовател при незначительном перерыве между следующими одна за другой перегрузками, формирователь импульса перегрузки снабжен дополнительным выходом, который через введенные дополнительный диод и третью интегрирующую цепь подключен к второму входу элемента И дополнительного узла повторного включени , при этом врем зар да третьей интегрирующей цепи должно быть меньше времени зар да второй интегрирующей цепи, а врем ее разр да должно превышать длительность бестоковой паузы преобразовател .STABILIZED NORMAL VOLTAGE PROTECTION VOLTAGE WITH AUTHOR. St. No. 1141391, characterized in that, in order to increase functional reliability by increasing the number of converter re-inclusions with a slight interruption between successive overloads, the overload pulse driver is provided with an additional output, which through the added diode and the third integrating circuit is connected to the second element input And an additional reclosing unit, while the charge time of the third integrating circuit should be less than the charging time of the second integrating circuit. chains, and the time of its discharge should exceed the duration of the dead time of the transducer.
Description
00 N300 N3
Изобретение относитс к преобразовательной технике и может быть использовано при разработке источников вторичного электропитани .The invention relates to converter equipment and can be used in the development of secondary power sources.
Цель изобретени - повышение функциональной надежности путем увеличени числа повторных включений преобразовател при незначительном перерыве между следуюш ,ими одна за другой перегрузками.The purpose of the invention is to increase the functional reliability by increasing the number of re-inclusions of the converter with a slight interruption between the next, one by one, overload.
На фиг. 1 приведена структурна схема предлагаемого стабилизированного преобразовател напр жени с защитой; на фиг. 2 и 3 - временные диаграммы работы блока защиты.FIG. 1 shows the structural scheme of the proposed stabilized voltage converter with protection; in fig. 2 and 3 - timing charts of the protection unit.
Преобразователь содержит генератор 1 тактовых импульсов, подключенный к входу счетного триггера 2 и входу широтно-импульсного модул тора (ШИМ) 3, второй вход которого через узел 4 обратной св зи подключен к выходу выпр мител с фильтром 5, установленного на выходе усилител 6 мощности, управл ющие входы которого подключены к выходам двух логических элементов И 7 и 8, первые входы которых подключены к выходам счетного триггера 2, вторые объединенные входы - к выходу ШИМ 3, а третьи объединенные входы - к выходу элемента ИЛИ-НЕ 9 блока 10 защиты, который содержит формирователь 11 импульсов перегрузки, к первому выходу которого подключена втора интегрирующа цепочка на диоде 12, конденсаторе 13 и резисторах 14 и 15, а к второму выходу - диод 16 и треть интегрирующа цепочка на конденсаторе 17 и резисторе 18; Формирователь 19 импульсов перенапр жени через первую интегрирующую цепь на конденсаторе 20 и резисторе 21 подключен к первому входу элемента ИЛИ 22 основного узла 23 повторного включени , другой вход которого соединен с выходом логического элемента И 24. Выход логического элемента Или 22 соединен с первым входом элемента ИЛИ-НЕ 9, с первым входом логического элемента ИЛИ 25 дополнительного узла 26 повторного включени и с первым входом логического элемента И 27. Первый вход элемента И 24 соединен с выходом логического элемента НЕ 28 узла 29 логической задержки, вход которого через диод 30 и врем задающую интегрирующую цепочку на резисторах 31 и 32 и конденсаторе 33 подключен к выходу элемента ИЛИ 25, второму входу элемента И первому входу логического элемента И 34, другой вход которого подключен через третью интегрирующую цепочку и диод 16 к второму выходу формировател 11 импульсов перегрузки . Второй вход логического элемента ИЛИ 25 подключен через вторую интегрирующую цепочку к первому выходу формировател 11 импульсов перегрузки, второму входу элемента ИЛИ-НЕ 9 и первому входу логического элемента И 35 узла 36 логической пам ти.The converter contains a clock pulse generator 1 connected to the input of the counting trigger 2 and the input of a pulse-width modulator (PWM) 3, the second input of which through the feedback node 4 is connected to the output of the rectifier with a filter 5 installed at the output of the power amplifier 6, the control inputs of which are connected to the outputs of two logical elements AND 7 and 8, the first inputs of which are connected to the outputs of the counting trigger 2, the second combined inputs to the output of PWM 3, and the third combined inputs to the output of the OR-HE element 9 of the protection unit 10,which contains the shaper 11 of the overload pulses, to the first output of which is connected the second integrating circuit on diode 12, capacitor 13 and resistors 14 and 15, and to the second output - diode 16 and a third integrating circuit on capacitor 17 and resistor 18; A shaper 19 of overvoltage pulses through a first integrating circuit on a capacitor 20 and a resistor 21 is connected to the first input of the OR element 22 of the main reclosing unit 23, the other input of which is connected to the output of the logic element AND 24. The output of the logical element or 22 is connected to the first input of the OR element -NOT 9, with the first input of the logical element OR 25 of the additional reclosing node 26 and with the first input of the logical element AND 27. The first input of the AND element 24 is connected to the output of the logical element NOT 28 of the node 29 logical A common delay, whose input through diode 30 and time specifies an integrating circuit on resistors 31 and 32 and capacitor 33 is connected to the output of the element OR 25, the second input of the element AND the first input of the AND 34 logic element, the other input of which is connected through the third integrating chain and diode 16 to the second output of the driver 11 pulse overload. The second input of the logic element OR 25 is connected via the second integrating chain to the first output of the imaging unit 11 overload pulses, the second input of the OR-NOT 9 element and the first input of the logic element 35 of the logical memory node 36.
другой вход которого через вторую интегрирующую цепочку соединен с выходом дополнительного узла 26 повторного включени . Выход логического элемента И 35 соединен с первым входом логического элемента ИЛИ 37, второй вход которого подключен к выходу логического элемента И 27, а выход - со своим третьим входом и третьим входом элемента ИЛИ-НЕ 9.the other input of which is connected via the second integrating chain to the output of the additional reclosing unit 26. The output of the logical element AND 35 is connected to the first input of the logical element OR 37, the second input of which is connected to the output of the logical element AND 27, and the output with its third input and the third input of the element OR NOT 9.
Устройство работает следующим образом .The device works as follows.
При подаче питающего напр жени на входах элемента ИЛИ-НЕ 9 отсутствуют высокие логические уровни. На его выходе формируетс логическа 1, котора даетWhen the supply voltage is applied to the inputs of the OR-NOT 9 element, there are no high logic levels. At its output, logical 1 is formed, which gives
разрешение на прохождение импульсов с парафазных выходов счетного триггера 2 на первые входы логических элементов И 7 и 8 и с выхода ШИМ 3 на их вторые входы. Выходное переменное напр жение усилител 6 мощности преобразуетс в посто нное выпр мителем с фильтром 5 и поступает через узел 4 обратной св зи на другой вход ШИМ 3, обеспечива соответствующее изменение щирины его выходных импульсов. При возникновении перегрузки на раздельных выходах формировател 11 импульсов перегрузки по вл ютс высокие логические уровни. При этом параметры второй и третьей интегрирующей цепи выбраны таким образом, что логическа 1 на входе элемента И 34 по вл етс раньще,permission to pass pulses from the paraphase outputs of the counting trigger 2 to the first inputs of logic gates And 7 and 8 and from the output of PWM 3 to their second inputs. The output AC voltage of the power amplifier 6 is converted into a constant rectifier with a filter 5 and fed through the feedback unit 4 to another input of the PWM 3, ensuring a corresponding change in the width of its output pulses. When an overload occurs at the separate outputs of the driver 11 for the overload pulses, high logic levels appear. At the same time, the parameters of the second and third integrating circuit are selected in such a way that logical 1 at the input of the AND 34 element appears earlier,
чем на входе логического элемента ИЛИ 25, а наличие двух раздельных выходов у формировател 11 импульсов перегрузки исключает их взаимное вли ние. Причем формирователь И импульсов перегрузки может than the input of the logic element OR 25, and the presence of two separate outputs of the shaper 11 overload pulses excludes their mutual influence. Moreover, the shaper AND overload pulses can
быть выполнен, например, на двух однопороговых компараторах.be performed, for example, on two one-threshold comparators.
На выходе исполнительного элемента ИЛИ-НЕ 9 формируетс логический 0. Логические элементы И 7 и 8 запираютс . Одновременно с первого выхода формировател 11 импульсов перегрузки высокий логический уровень поступает на вход логического элемента И 35 узла 36 логической пам ти, при этом на другом его входе сохран етс логический 0. Если после срабатывани блока 10 защиты и разр да конденсатора 13 через промежуток времени, соответствующий бестоковой паузе, не происходит следующее включение преобразовател , то конденсатор 17 разр жаетс до уровн логического О и на выходе логического элемента ИЛИ 25Logic 0 is formed at the output of the final control element OR-NOT 9. Logic elements AND 7 and 8 are locked. Simultaneously, from the first output of the shaper 11 of the overload pulses, a high logic level is fed to the input of the logic element 35 of the logical memory node 36, while the logical input 0 is stored at the other input. corresponding to a dead-end pause, the following switching on of the converter does not occur, then the capacitor 17 is discharged to the level of logic O and at the output of the logic element OR 25
0 возникает логический О, что обуславливает немедленный разр д конденсатора 33 узла 29 логической задержки. Если же через небольшой промежуток времени вновь возникает перегрузка (фиг. 3), то на выходах формировател импульсов перегрузки - высокие логические уровни, причем логическа 1 будет сохран тьс на выходе элемента И 34 до тех пор, пока происход т повторные переключени преобразовател и не зар дитс 0, a logical O occurs, which causes the immediate discharge of the capacitor 33 of the logical delay node 29. If, after a short period of time, an overload occurs again (Fig. 3), then the outputs of the overload pulse generator are high logic levels, and logical 1 will remain at the output of the AND 34 until the switch is repeatedly switched and does not charge. dits
до уровн логической 1 конденсатор 33. В этом случае при по влении на первом выходе формировател 11 импульсов перегрузки высокого уровн на выходе логического элемента И 35 по вл етс логическа 1, котора поступает на вход логического элемента ИЛИ 37 и фиксирует схему запрета в запертом состо нии.to the level of logical 1, the capacitor 33. In this case, when the first output of the shaper 11 appears, high-level overload pulses at the output of the AND 35 logic element appear logical 1, which is fed to the input of the OR 37 logic element and fixes the inhibit circuit in the locked state .
После возникновени перенапр жени происходит однократное включение преобразовател . Если включение произойдет наAfter the occurrence of overvoltage, the converter is switched on once. If the inclusion happens on
неустранившеес перенапр жение, то повторно преобразователь не включитс , так как на втором входе логического элемента И 27 имеетс логическа «I и первый импульс сif the overvoltage is not eliminated, then the re-converter will not turn on, since at the second input of the logic element And 27 there is a logical "I and the first pulse with
выхода формировател 19 приводит к по влению на его выходе и выходе узла 36 логической пам ти высокого логического уровн и фиксации схемы защиты в запертом состо нии . Величины tp2, и tfj (фиг. 2 и 3) характеризуют врем зар да и разр да конденсаторов второй и третьей интегрирующих цепей.the output of the former 19 leads to the appearance at its output and output of the node 36 of a logical logic memory of a high logic level and fixation of the protection circuit in the locked state. The values of tp2 and tfj (Figs. 2 and 3) characterize the charge and discharge times of the capacitors of the second and third integrating circuits.
/72/ 72
z iz i
Фиг 2Fig 2
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843806004A SU1201821A2 (en) | 1984-10-10 | 1984-10-10 | Stabilized voltage converter with protection |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843806004A SU1201821A2 (en) | 1984-10-10 | 1984-10-10 | Stabilized voltage converter with protection |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1141391 Addition |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1201821A2 true SU1201821A2 (en) | 1985-12-30 |
Family
ID=21144335
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU843806004A SU1201821A2 (en) | 1984-10-10 | 1984-10-10 | Stabilized voltage converter with protection |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1201821A2 (en) |
-
1984
- 1984-10-10 SU SU843806004A patent/SU1201821A2/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 114139, кл. G 05 F 1/569, 1983. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1201821A2 (en) | Stabilized voltage converter with protection | |
SU957380A1 (en) | Stabilized dc voltage converter | |
SU868914A1 (en) | Overload-protected voltage converter | |
SU1274087A1 (en) | Converter | |
SU1141391A1 (en) | Stabilized voltage converter with protection | |
SU1695471A1 (en) | D c / d c converter | |
SU1029314A1 (en) | Device for protection of power source | |
SU1182499A1 (en) | Pulsed d.c.voltage stabilizer | |
SU1432691A1 (en) | Overload-protected voltage converter | |
RU1772877C (en) | Voltage converter with unbalance protection | |
RU1815762C (en) | Single-cycle converter of direct voltage | |
SU1427520A1 (en) | Stabilized power supply source with built-in protection | |
SU1089733A1 (en) | Stabilized d.c.voltage converter with protection | |
SU1098061A1 (en) | Device for protecting transistor converter | |
SU1409999A2 (en) | Supply source protected against current overloads and short-circuits | |
SU658618A1 (en) | Timer | |
SU1472889A2 (en) | Dc power supply with protection against short-circuits | |
SU1334311A2 (en) | Stabilized converter | |
SU1647881A2 (en) | Digital pulse-width modulator | |
SU1220076A2 (en) | Stabilized d.c.voltage-to-d.c.voltage converter | |
SU836628A2 (en) | Heavy-duty stabilized power supply source with overcurrent protection | |
JPS55123716A (en) | Malfunction prevention unit of control system | |
RU2231884C1 (en) | Current relay | |
SU1257740A1 (en) | Device for protecting thyristor voltage inverter | |
SU1181108A1 (en) | Current-limiting device for electric drive with pulsed transistor converter |