JPH04247531A - 障害検出方式 - Google Patents
障害検出方式Info
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- JPH04247531A JPH04247531A JP3013099A JP1309991A JPH04247531A JP H04247531 A JPH04247531 A JP H04247531A JP 3013099 A JP3013099 A JP 3013099A JP 1309991 A JP1309991 A JP 1309991A JP H04247531 A JPH04247531 A JP H04247531A
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- 238000001514 detection method Methods 0.000 claims description 15
- 238000010586 diagram Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 239000000725 suspension Substances 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【0001】
【産業上の利用分野】本発明は、二重化された演算回路
をもつ演算処理装置において、二重化された演算回路の
障害検出方式に関する。
をもつ演算処理装置において、二重化された演算回路の
障害検出方式に関する。
【0002】近年の演算処理装置においては、ノースト
ップ、ノーダウンに対する要求が強い。このためには該
演算処理装置を二重化して、どちらか一方の演算処理装
置が障害を検出した場合に、他方に切り替えるという方
式が一般的に用いられる。
ップ、ノーダウンに対する要求が強い。このためには該
演算処理装置を二重化して、どちらか一方の演算処理装
置が障害を検出した場合に、他方に切り替えるという方
式が一般的に用いられる。
【0003】この時の演算処理装置の障害を的確に検出
するために、例えば、内部の演算回路を二重化して比較
し、不一致を検出したとき、該演算処理装置の障害とす
る障害検出方式がある。
するために、例えば、内部の演算回路を二重化して比較
し、不一致を検出したとき、該演算処理装置の障害とす
る障害検出方式がある。
【0004】この場合、該二重化された演算回路に、例
えば、割り込み信号,又は、タイマー信号等が非同期で
入力されると、該演算回路が障害でもないのに不一致を
検出してしまうことがあることから、このような非同期
事象に起因した不一致を検出することがない障害検出方
式が要求される。
えば、割り込み信号,又は、タイマー信号等が非同期で
入力されると、該演算回路が障害でもないのに不一致を
検出してしまうことがあることから、このような非同期
事象に起因した不一致を検出することがない障害検出方
式が要求される。
【0005】
【従来の技術】図3〜図5は、従来の障害検出方式を説
明する図であり、(a) は演算処理装置の構成例を示
し、(b1),(b2) は動作タイムチャートを示し
ている。以下、1クロックで1命令を実行する場合を例
として説明する。
明する図であり、(a) は演算処理装置の構成例を示
し、(b1),(b2) は動作タイムチャートを示し
ている。以下、1クロックで1命令を実行する場合を例
として説明する。
【0006】従来の二重化された演算回路 1,2を持
つ演算処理装置の障害検出方法は、例えば、二重化され
た演算回路 1,2の動作を比較回路 5で、クロック
に同期して比較し、不一致を検出したとき、該演算処理
装置の障害とする障害検出方式が一般的である。
つ演算処理装置の障害検出方法は、例えば、二重化され
た演算回路 1,2の動作を比較回路 5で、クロック
に同期して比較し、不一致を検出したとき、該演算処理
装置の障害とする障害検出方式が一般的である。
【0007】然しながら、この従来方式においては、各
々の演算回路 1,2に供給されている割込み信号■,
またはタイマー信号■などによる非同期事象を演算す
る時に、各々の演算回路 1,2の特性差により該非同
期事象を一方が演算し、他方が演算しない場合にも障害
として検出してしまう問題があった。
々の演算回路 1,2に供給されている割込み信号■,
またはタイマー信号■などによる非同期事象を演算す
る時に、各々の演算回路 1,2の特性差により該非同
期事象を一方が演算し、他方が演算しない場合にも障害
として検出してしまう問題があった。
【0008】例えば、(b1)図に示した動作タイムチ
ャートにおいて、該クロックに非同期な割り込み信号■
(又は、タイマー信号■) が、該演算回路 1,2
に対するクロックとクロックとの間に発生した場合、該
二重化されか演算回路 1,2においては、同じクロッ
クで受け付け信号■を生成し、該二重化された演算回路
1,2の、例えば、プログラムカウンタ(PC)は、
同じクロックタイミングで、割り込みエントリーアドレ
ス“8000”を生成し、該生成されたアドレスから、
同期して割り込み処理の実行 (演算) を開始する。 従って、この場合には、該二重化されか演算回路 1,
2で不一致が検出されることはない。
ャートにおいて、該クロックに非同期な割り込み信号■
(又は、タイマー信号■) が、該演算回路 1,2
に対するクロックとクロックとの間に発生した場合、該
二重化されか演算回路 1,2においては、同じクロッ
クで受け付け信号■を生成し、該二重化された演算回路
1,2の、例えば、プログラムカウンタ(PC)は、
同じクロックタイミングで、割り込みエントリーアドレ
ス“8000”を生成し、該生成されたアドレスから、
同期して割り込み処理の実行 (演算) を開始する。 従って、この場合には、該二重化されか演算回路 1,
2で不一致が検出されることはない。
【0009】然して、(b2)図に示した動作タイムチ
ャートにおいては、該クロックに非同期な割り込み信号
■ (又は、タイマー信号■) が、該演算回路 1,
2に対するクロックと、ほぼ同じタイミングで発生した
場合を示している。
ャートにおいては、該クロックに非同期な割り込み信号
■ (又は、タイマー信号■) が、該演算回路 1,
2に対するクロックと、ほぼ同じタイミングで発生した
場合を示している。
【0010】この場合、該二重化されか演算回路 1,
2では、該非同期信号■, ■を受け付ける回路の動作
特性のバラツキ等により、それぞれ、別々のクロックで
受け付け信号■を作成してしまうことがある。
2では、該非同期信号■, ■を受け付ける回路の動作
特性のバラツキ等により、それぞれ、別々のクロックで
受け付け信号■を作成してしまうことがある。
【0011】従って、該二重化された演算回路 1,2
のプログラムカウンタ(PC)は、別々なタイミングで
割り込みエントリーアドレス“8000”を生成して、
該割り込み処理を実行する。
のプログラムカウンタ(PC)は、別々なタイミングで
割り込みエントリーアドレス“8000”を生成して、
該割り込み処理を実行する。
【0012】該二重化された演算回路 1,2の上記プ
ログラムカウンタ(PC)の値を、比較回路5で比較し
ていると、上記の場合、比較エラーが発生し、当該演算
処理装置はエラーと認識される。
ログラムカウンタ(PC)の値を、比較回路5で比較し
ていると、上記の場合、比較エラーが発生し、当該演算
処理装置はエラーと認識される。
【0013】尚、上記の比較対象は、特に、限定される
ものではなく、該プログラムカウンタ(PC)の他に、
例えば、実行シーケンス回路, 演算部(ALU) の
演算結果, 主要レジスタ等がある。
ものではなく、該プログラムカウンタ(PC)の他に、
例えば、実行シーケンス回路, 演算部(ALU) の
演算結果, 主要レジスタ等がある。
【0014】
【発明が解決しようとする課題】このため、例えば、上
記割込み信号■,又は、タイマー信号■などを共通回路
として各々の演算回路 1,2に供給し、前記のような
非同期事象を一方が演算し、他方が演算しないというこ
とが発生しないようにする方法がとる方式が考えられる
然しながら、この方法によれば、該共通回路に障害が発
生した場合に、該障害を検出できないという問題点があ
る。
記割込み信号■,又は、タイマー信号■などを共通回路
として各々の演算回路 1,2に供給し、前記のような
非同期事象を一方が演算し、他方が演算しないというこ
とが発生しないようにする方法がとる方式が考えられる
然しながら、この方法によれば、該共通回路に障害が発
生した場合に、該障害を検出できないという問題点があ
る。
【0015】本発明は上記従来の欠点に鑑み、割込み信
号■, 又は、タイマー信号■発生回路などを共通回路
とせず、しかも各々の演算回路の特性差により非同期事
象を一方が演算し、他方が演算しない場合にも障害とし
ない障害検出方式を提供することを目的とするものであ
る。
号■, 又は、タイマー信号■発生回路などを共通回路
とせず、しかも各々の演算回路の特性差により非同期事
象を一方が演算し、他方が演算しない場合にも障害とし
ない障害検出方式を提供することを目的とするものであ
る。
【0016】
【課題を解決するための手段】図1は本発明の原理構成
図である。上記の問題点は下記の如くに構成した障害検
出方式によって解決される。
図である。上記の問題点は下記の如くに構成した障害検
出方式によって解決される。
【0017】二重化された演算回路 1,2と, 前記
二重化された演算回路 1,2を比較するための比較回
路 5を有する演算装置において、前記二重化された演
算回路 1,2の各々を任意クロックだけ歩進させる演
算歩進回路 7を持ち、前記二重化された演算回路 1
,2を比較するための比較回路 5が不一致を検出した
場合に、前記演算歩進回路 7が一方の演算回路 1,
又は、2 の歩進を停止し、他方の演算回路 2,
又は、1 をnクロックだけ歩進させる手段と、前記演
算歩進回路 7が他方の演算回路 2, 又は、1 の
歩進を停止し、一方の演算回路 1, 又は、2 をm
クロックだけ歩進させる手段と、前記二重化された演算
回路 1,2を比較するための比較回路 5が一致を検
出した場合に、両方の演算回路 1,2を歩進させる手
段を設けて、前記二重化された演算回路 1,2の動作
に不一致が検出された場合に、前記二重化された演算回
路 1,2の一方 1, 又は、2 の歩進を停止し、
他方 2, 又は、1 をnクロックだけ歩進させて、
その間に前記比較回路 5が一致を検出した場合には、
上記一方 1, 又は、2 の歩進の停止を解除し、上
記の操作で、前記比較回路 5が一致を検出しなかった
場合は、他方 2, 又は、1 の歩進を停止し、一方
の演算回路 1, 又は、2 を、上記nクロックより
大きいmクロックだけ歩進させて、その間に前記比較回
路が一致を検出した場合には他方の演算回路 2, 又
は、1 の歩進の停止を解除し、上記何れの操作におい
ても、前記比較回路 5が一致を検出しなかった場合の
み、該不一致を上位装置に通知するように構成する。
二重化された演算回路 1,2を比較するための比較回
路 5を有する演算装置において、前記二重化された演
算回路 1,2の各々を任意クロックだけ歩進させる演
算歩進回路 7を持ち、前記二重化された演算回路 1
,2を比較するための比較回路 5が不一致を検出した
場合に、前記演算歩進回路 7が一方の演算回路 1,
又は、2 の歩進を停止し、他方の演算回路 2,
又は、1 をnクロックだけ歩進させる手段と、前記演
算歩進回路 7が他方の演算回路 2, 又は、1 の
歩進を停止し、一方の演算回路 1, 又は、2 をm
クロックだけ歩進させる手段と、前記二重化された演算
回路 1,2を比較するための比較回路 5が一致を検
出した場合に、両方の演算回路 1,2を歩進させる手
段を設けて、前記二重化された演算回路 1,2の動作
に不一致が検出された場合に、前記二重化された演算回
路 1,2の一方 1, 又は、2 の歩進を停止し、
他方 2, 又は、1 をnクロックだけ歩進させて、
その間に前記比較回路 5が一致を検出した場合には、
上記一方 1, 又は、2 の歩進の停止を解除し、上
記の操作で、前記比較回路 5が一致を検出しなかった
場合は、他方 2, 又は、1 の歩進を停止し、一方
の演算回路 1, 又は、2 を、上記nクロックより
大きいmクロックだけ歩進させて、その間に前記比較回
路が一致を検出した場合には他方の演算回路 2, 又
は、1 の歩進の停止を解除し、上記何れの操作におい
ても、前記比較回路 5が一致を検出しなかった場合の
み、該不一致を上位装置に通知するように構成する。
【0018】
【作用】本発明の障害検出方式においては、二重化され
た演算回路に非同期な割り込み信号■, タイマー信号
■等が入力され、該二重化され演算回路の、例えば、プ
ログラムカウンタ(PC) を比較して、不一致が検出
された場合、例えば、演算回路1側の動作を停止させて
、他方の演算回路 2を、例えば、1クロック毎に歩進
させる。
た演算回路に非同期な割り込み信号■, タイマー信号
■等が入力され、該二重化され演算回路の、例えば、プ
ログラムカウンタ(PC) を比較して、不一致が検出
された場合、例えば、演算回路1側の動作を停止させて
、他方の演算回路 2を、例えば、1クロック毎に歩進
させる。
【0019】従って、演算回路 1のプログラムカウン
タ(PC)が、該非同期な割り込み処理のエントリーア
ドレス“8000”になったが、演算回路 2では、未
だ、該割り込み処理エントリーアドレス“8000”に
なっていなかった場合、上記歩進動作により、該演算回
路 2を割り込み処理のエントリーアドレス“8000
”に入れることができ、一致を検出するようになる。
タ(PC)が、該非同期な割り込み処理のエントリーア
ドレス“8000”になったが、演算回路 2では、未
だ、該割り込み処理エントリーアドレス“8000”に
なっていなかった場合、上記歩進動作により、該演算回
路 2を割り込み処理のエントリーアドレス“8000
”に入れることができ、一致を検出するようになる。
【0020】若し、逆の場合、即ち、演算回路 2のプ
ログラムカウンタ(PC)が、該非同期な割り込み処理
のエントリーアドレス“8000”になったが、演算回
路 1では、未だ、該割り込み処理エントリーアドレス
“8000”になっていなかった場合、上記の動作によ
り、先行している演算回路 2のプログラムカウンタ(
PC)が、更に、先行することになり、一致を検出する
ことができない。
ログラムカウンタ(PC)が、該非同期な割り込み処理
のエントリーアドレス“8000”になったが、演算回
路 1では、未だ、該割り込み処理エントリーアドレス
“8000”になっていなかった場合、上記の動作によ
り、先行している演算回路 2のプログラムカウンタ(
PC)が、更に、先行することになり、一致を検出する
ことができない。
【0021】そこで、本発明の場合、一定クロック数n
だけ歩進させて一致が得られない場合、該歩進させてい
た演算回路 2の動作を停止させて、演算回路 1を1
クロック毎に歩進させる。
だけ歩進させて一致が得られない場合、該歩進させてい
た演算回路 2の動作を停止させて、演算回路 1を1
クロック毎に歩進させる。
【0022】然して、該演算回路 1を上記nクロック
歩進させた時点で、当初の不一致が発生したタイミング
関係となるのみであるので、未だ、一致を得ることはな
い。そこで、本発明においては、該演算回路 1側をn
クロックより多いmクロックだけ歩進させることで、上
記非同期信号■, 又は、■による非同期事象の場合に
は、演算回路 1,2の、例えば、プログラムカウンタ
(PC)を一致させることができる。
歩進させた時点で、当初の不一致が発生したタイミング
関係となるのみであるので、未だ、一致を得ることはな
い。そこで、本発明においては、該演算回路 1側をn
クロックより多いmクロックだけ歩進させることで、上
記非同期信号■, 又は、■による非同期事象の場合に
は、演算回路 1,2の、例えば、プログラムカウンタ
(PC)を一致させることができる。
【0023】従って、本発明においては、二重化された
演算回路に供給される非同期信号{上記割り込み信号■
, 又は、タイマー信号■}により, 各々の演算回路
の動作が不一致になった場合でも障害とすることなく、
且つ、同期を取り直すことができ、的確な障害検出が可
能になるという効果が得られる。
演算回路に供給される非同期信号{上記割り込み信号■
, 又は、タイマー信号■}により, 各々の演算回路
の動作が不一致になった場合でも障害とすることなく、
且つ、同期を取り直すことができ、的確な障害検出が可
能になるという効果が得られる。
【0024】
【実施例】以下本発明の実施例を図面によって詳述する
。前記の図1は本発明の原理構成図であり、図2は本発
明の一実施例を動作タイムチャートで示した図ある。
。前記の図1は本発明の原理構成図であり、図2は本発
明の一実施例を動作タイムチャートで示した図ある。
【0025】本発明においては、二重化された演算回路
1,2の各々を任意クロックだけ動作させる演算歩進
回路 7を備え、該演算回路 1,2の不一致を検出し
た場合、一方の演算回路 1, 又は、2 の動作を停
止させて、他方の演算回路 2, 又は、1 をnクロ
ックだけ歩進させるか、或いは、他方の演算回路 2,
又は、1 の動作を停止させて、一方の演算回路 1
, 又は、2 をnより大きいmクロックだけ歩進させ
る手段を設けて、該手段により、演算回路 1,2の一
方,又は、他方のみを動作させて一致を検出した場合、
該停止側の演算回路の停止を解除し、何れの場合でも不
一致を検出した場合、当該演算処理装置の障害と認識す
る手段が、本発明を実施するのに必要な手段である。尚
、全図を通して同じ符号は同じ対象物を示している。
1,2の各々を任意クロックだけ動作させる演算歩進
回路 7を備え、該演算回路 1,2の不一致を検出し
た場合、一方の演算回路 1, 又は、2 の動作を停
止させて、他方の演算回路 2, 又は、1 をnクロ
ックだけ歩進させるか、或いは、他方の演算回路 2,
又は、1 の動作を停止させて、一方の演算回路 1
, 又は、2 をnより大きいmクロックだけ歩進させ
る手段を設けて、該手段により、演算回路 1,2の一
方,又は、他方のみを動作させて一致を検出した場合、
該停止側の演算回路の停止を解除し、何れの場合でも不
一致を検出した場合、当該演算処理装置の障害と認識す
る手段が、本発明を実施するのに必要な手段である。尚
、全図を通して同じ符号は同じ対象物を示している。
【0026】以下、図1を参照しながら、図2により、
本発明による障害検出方式を説明する。図1は本発明の
原理構成図であって、二重化された演算回路 1,2を
持つ演算処理装置の概略図を示している。
本発明による障害検出方式を説明する。図1は本発明の
原理構成図であって、二重化された演算回路 1,2を
持つ演算処理装置の概略図を示している。
【0027】本図において、1と2は演算回路、3と4
は割込み信号■, 又は、タイマー信号■の供給回路、
5は二重化された演算回路をクロックタイミングで比較
する比較回路であり、不一致の場合は、演算歩進回路
7に通知する。7 は演算回路 1,2を任意クロック
だけ歩進できる演算歩進回路である。尚、本実施例では
、図3の従来方式で説明したように、1クロックで1命
令を実行すると仮定する。
は割込み信号■, 又は、タイマー信号■の供給回路、
5は二重化された演算回路をクロックタイミングで比較
する比較回路であり、不一致の場合は、演算歩進回路
7に通知する。7 は演算回路 1,2を任意クロック
だけ歩進できる演算歩進回路である。尚、本実施例では
、図3の従来方式で説明したように、1クロックで1命
令を実行すると仮定する。
【0028】上記比較回路 5が不一致を検出すると、
図2の動作タイムチャートで示したように、演算歩進回
路 7が、例えば、演算回路 2(演算回路 #2 で
示す) に対して歩進の停止を指示し、かつ、演算回路
1 (演算回路 #1 で示す) に対してnクロッ
ク(本実施例では、例えば、2クロック)だけ歩進を指
示する。
図2の動作タイムチャートで示したように、演算歩進回
路 7が、例えば、演算回路 2(演算回路 #2 で
示す) に対して歩進の停止を指示し、かつ、演算回路
1 (演算回路 #1 で示す) に対してnクロッ
ク(本実施例では、例えば、2クロック)だけ歩進を指
示する。
【0029】本実施例においては、上記の動作により、
演算回路 2のプログラムカウンタ(PC) #2 が
、例えば、“200C”で停止しており、演算回路 1
のプログラムカウンタ(PC) #1 は、割り込みエ
ントリーアドレス“8000”から“8002”,“8
004”と歩進する。
演算回路 2のプログラムカウンタ(PC) #2 が
、例えば、“200C”で停止しており、演算回路 1
のプログラムカウンタ(PC) #1 は、割り込みエ
ントリーアドレス“8000”から“8002”,“8
004”と歩進する。
【0030】該n(=2)クロックだけ歩進する間に、
比較回路 5が一致を検出すると、演算歩進回路 7は
、演算回路 2に対して歩進の停止の解除を指示する。 該n(=2)クロックだけ歩進して、未だ、該比較回路
5が不一致を検出している場合は、本発明においては
、該演算歩進回路 7が、演算回路 1に対して歩進の
停止を指示する。
比較回路 5が一致を検出すると、演算歩進回路 7は
、演算回路 2に対して歩進の停止の解除を指示する。 該n(=2)クロックだけ歩進して、未だ、該比較回路
5が不一致を検出している場合は、本発明においては
、該演算歩進回路 7が、演算回路 1に対して歩進の
停止を指示する。
【0031】本実施例においては、図2から明らかな如
く、演算回路 1のプログラムカウンタ(PC) #1
は、アドレス“8004”の儘で停止となる。そして
、今まで停止状態にあった演算回路 2に対して、nク
ロックより大きいmクロック、本例では、例えば、3ク
ロックだけの歩進を指示する。
く、演算回路 1のプログラムカウンタ(PC) #1
は、アドレス“8004”の儘で停止となる。そして
、今まで停止状態にあった演算回路 2に対して、nク
ロックより大きいmクロック、本例では、例えば、3ク
ロックだけの歩進を指示する。
【0032】該m(=3)クロックだけ歩進している間
に、比較回路 5が一致を検出{本例では、プログラム
カウンタ(PC)がアドレス“8004”を指示したと
き、演算回路 1,2のプログラムカウンタ(PC)
#1,#2の値が一致している}すると、該演算歩進回
路 7は、演算回路 1に対して歩進の停止の解除を指
示する。従って、該演算回路1,2はプログラムカウン
タ(PC)が示すアドレス“8004”から、同期して
、該非同期の割り込み処理を実行することになる。
に、比較回路 5が一致を検出{本例では、プログラム
カウンタ(PC)がアドレス“8004”を指示したと
き、演算回路 1,2のプログラムカウンタ(PC)
#1,#2の値が一致している}すると、該演算歩進回
路 7は、演算回路 1に対して歩進の停止の解除を指
示する。従って、該演算回路1,2はプログラムカウン
タ(PC)が示すアドレス“8004”から、同期して
、該非同期の割り込み処理を実行することになる。
【0033】若し、m(=3)クロックだけ歩進しても
、比較回路 5が不一致を検出している場合は、当該演
算処理装置の障害と認識して、上記演算歩進回路 7が
上位装置に通知する。
、比較回路 5が不一致を検出している場合は、当該演
算処理装置の障害と認識して、上記演算歩進回路 7が
上位装置に通知する。
【0034】このように、本発明は、二重化された演算
回路 1,2の各々を任意クロックだけ動作させる演算
歩進回路 7を備え、該演算回路1,2の不一致を検出
した場合、一方の演算回路 1, 又は、2 の動作を
停止させて、他方の演算回路 2, 又は、1 をnク
ロックだけ歩進させるか、或いは、他方の演算回路 2
, 又は、1 の動作を停止させて、一方の演算回路
1, 又は、2 をnより大きいmクロックだけ歩進さ
せる手段を設けて、該手段により、演算回路 1,2の
一方,又は、他方のみを動作させて一致を検出した場合
、該停止側の演算回路の停止を解除し、何れの場合でも
不一致を検出した場合、当該演算処理装置の障害と認識
するようにした所に特徴がある。
回路 1,2の各々を任意クロックだけ動作させる演算
歩進回路 7を備え、該演算回路1,2の不一致を検出
した場合、一方の演算回路 1, 又は、2 の動作を
停止させて、他方の演算回路 2, 又は、1 をnク
ロックだけ歩進させるか、或いは、他方の演算回路 2
, 又は、1 の動作を停止させて、一方の演算回路
1, 又は、2 をnより大きいmクロックだけ歩進さ
せる手段を設けて、該手段により、演算回路 1,2の
一方,又は、他方のみを動作させて一致を検出した場合
、該停止側の演算回路の停止を解除し、何れの場合でも
不一致を検出した場合、当該演算処理装置の障害と認識
するようにした所に特徴がある。
【0035】
【発明の効果】以上、詳細に説明したように、本発明の
障害検出方式は、二重化された演算回路を含む演算処理
装置において、二重化された演算回路の各々を任意クロ
ックだけ動作させる演算歩進回路を備え、該二重化され
た演算回路の不一致を検出した場合、一方の演算回路の
動作を停止させて、他方の演算回路をnクロックだけ歩
進させるか、或いは、他方の演算回路の動作を停止させ
て、一方の演算回路をnより大きいmクロックだけ歩進
させる手段を設けて、該手段により、該二重化された演
算回路の一方,又は、他方のみを動作させて一致を検出
した場合、該停止側の演算回路の停止を解除し、何れの
場合でも不一致を検出した場合、当該演算処理装置の障
害と認識するようにしたものであるので、二重化された
演算回路に供給される非同期信号■等により、各々の演
算回路の動作が不一致になった場合でも障害としないで
、かつ同期を取り直すことができ、真の障害のときのみ
、上位装置に通知するように動作する為、的確な障害検
出が可能となる効果が得られる。
障害検出方式は、二重化された演算回路を含む演算処理
装置において、二重化された演算回路の各々を任意クロ
ックだけ動作させる演算歩進回路を備え、該二重化され
た演算回路の不一致を検出した場合、一方の演算回路の
動作を停止させて、他方の演算回路をnクロックだけ歩
進させるか、或いは、他方の演算回路の動作を停止させ
て、一方の演算回路をnより大きいmクロックだけ歩進
させる手段を設けて、該手段により、該二重化された演
算回路の一方,又は、他方のみを動作させて一致を検出
した場合、該停止側の演算回路の停止を解除し、何れの
場合でも不一致を検出した場合、当該演算処理装置の障
害と認識するようにしたものであるので、二重化された
演算回路に供給される非同期信号■等により、各々の演
算回路の動作が不一致になった場合でも障害としないで
、かつ同期を取り直すことができ、真の障害のときのみ
、上位装置に通知するように動作する為、的確な障害検
出が可能となる効果が得られる。
【図1】本発明の原理構成図
【図2】本発明の一実施例を動作タイムチャートで示し
た図
た図
【図3】従来の障害検出方式を説明する図 (その1)
【図4】従来の障害検出方式を説明する図 (その2)
【図5】従来の障害検出方式を説明する図 (その3)
1,2 演算回路
3,4 割り込み信号, タイマー信号の供給回路
5 比較回路 7 演算歩進回路 ■ 割り込み信号
■ タイマー信号
5 比較回路 7 演算歩進回路 ■ 割り込み信号
■ タイマー信号
Claims (1)
- 【請求項1】二重化された演算回路(1,2) と,
前記二重化された演算回路(1,2) を比較するため
の比較回路(5) を有する演算装置において、前記二
重化された演算回路(1,2) の各々を任意クロック
だけ歩進させる演算歩進回路(7) を持ち、前記二重
化された演算回路(1,2) を比較するための比較回
路(5) が不一致を検出した場合に、前記演算歩進回
路(7) が一方の演算回路(1, 又は、2)の歩進
を停止し、他方の演算回路(2, 又は、1)をnクロ
ックだけ歩進させる手段と、前記演算歩進回路(7)
が他方の演算回路(2, 又は、1)の歩進を停止し、
一方の演算回路(1, 又は、2)をmクロックだけ歩
進させる手段と、前記二重化された演算回路(1,2)
を比較するための比較回路(5) が一致を検出した
場合に、両方の演算回路(1,2) を歩進させる手段
を設けて、前記二重化された演算回路(1,2) の動
作に不一致が検出された場合に、前記二重化された演算
回路(1,2) の一方(1, 又は、2)の歩進を停
止し、他方(2, 又は、1)をnクロックだけ歩進さ
せて、その間に前記比較回路(5) が一致を検出した
場合には、上記一方(1, 又は、2)の歩進の停止を
解除し、上記の操作で、前記比較回路(5) が一致を
検出しなかった場合は、他方(2, 又は、1)の歩進
を停止し、一方の演算回路(1, 又は、2)を、上記
nクロックより大きいmクロックだけ歩進させて、その
間に前記比較回路が一致を検出した場合には他方の演算
回路(2, 又は、1)の歩進の停止を解除し、上記何
れの操作においても、前記比較回路(5) が一致を検
出しなかった場合のみ、該不一致を上位装置に通知する
ことを特徴とする障害検出方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3013099A JPH04247531A (ja) | 1991-02-04 | 1991-02-04 | 障害検出方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3013099A JPH04247531A (ja) | 1991-02-04 | 1991-02-04 | 障害検出方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04247531A true JPH04247531A (ja) | 1992-09-03 |
Family
ID=11823710
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3013099A Withdrawn JPH04247531A (ja) | 1991-02-04 | 1991-02-04 | 障害検出方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04247531A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7107484B2 (en) | 2002-07-12 | 2006-09-12 | Nec Corporation | Fault-tolerant computer system, re-synchronization method thereof and re-synchronization program thereof |
JP2007304838A (ja) * | 2006-05-11 | 2007-11-22 | Nec Computertechno Ltd | マイクロプロセッサ及びこれを用いた情報処理方法並びにプログラム |
-
1991
- 1991-02-04 JP JP3013099A patent/JPH04247531A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7107484B2 (en) | 2002-07-12 | 2006-09-12 | Nec Corporation | Fault-tolerant computer system, re-synchronization method thereof and re-synchronization program thereof |
JP2007304838A (ja) * | 2006-05-11 | 2007-11-22 | Nec Computertechno Ltd | マイクロプロセッサ及びこれを用いた情報処理方法並びにプログラム |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |