JPH04243158A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH04243158A JPH04243158A JP357791A JP357791A JPH04243158A JP H04243158 A JPH04243158 A JP H04243158A JP 357791 A JP357791 A JP 357791A JP 357791 A JP357791 A JP 357791A JP H04243158 A JPH04243158 A JP H04243158A
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- trimming
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000009966 trimming Methods 0.000 claims abstract description 49
- 238000010586 diagram Methods 0.000 description 10
- 101710170230 Antimicrobial peptide 1 Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にアナログ回路の製造によるバラツキを目標設定
範囲内にトリミングするトリミング回路に関する。
し、特にアナログ回路の製造によるバラツキを目標設定
範囲内にトリミングするトリミング回路に関する。
【0002】
【従来の技術】図3は従来のトリミング回路の一部を示
す回路図、図4は従来のトリミング回路の他部を示す回
路図である。図3の配線l,m,nと、図4の配線l,
m,nとの同符号同士が接続され、図3,図4を合わせ
て、従来のトリミング回路が示されている。
す回路図、図4は従来のトリミング回路の他部を示す回
路図である。図3の配線l,m,nと、図4の配線l,
m,nとの同符号同士が接続され、図3,図4を合わせ
て、従来のトリミング回路が示されている。
【0003】図3,図4において、従来のトリミング回
路は、トリミング部回路1と、デコーダ回路2と、定電
圧回路(VR回路)3とを備えている。
路は、トリミング部回路1と、デコーダ回路2と、定電
圧回路(VR回路)3とを備えている。
【0004】ここで、トリミング部回路1は、アナログ
回路設定端子AS,抵抗溶断用パッドF0,F1,F2
、トリミング用パッドIN0,IN1,IN2が外部接
続され、PチャネルMOS(FET)トランジスタT1
〜T6と、電気的溶断可能な抵抗R0,R1,R2と、
インバータI1〜I9と、NORゲートNR1〜NR3
とを有する。デコーダ回路2は〔A0,A1,An〕入
力端子と、〔00,01,02,〜07〕出力端子を有
する。定電圧回路(VR回路)3は、PチャネルMOS
(FET)トランジスタT7〜T15と、抵抗R4〜R
12と、(+)入力としてVref電圧が入力される増
幅回路AMP1とを有する。
回路設定端子AS,抵抗溶断用パッドF0,F1,F2
、トリミング用パッドIN0,IN1,IN2が外部接
続され、PチャネルMOS(FET)トランジスタT1
〜T6と、電気的溶断可能な抵抗R0,R1,R2と、
インバータI1〜I9と、NORゲートNR1〜NR3
とを有する。デコーダ回路2は〔A0,A1,An〕入
力端子と、〔00,01,02,〜07〕出力端子を有
する。定電圧回路(VR回路)3は、PチャネルMOS
(FET)トランジスタT7〜T15と、抵抗R4〜R
12と、(+)入力としてVref電圧が入力される増
幅回路AMP1とを有する。
【0005】図3,図4において、アナログ回路(本従
来例では、定電圧回路(以下VR回路と称す))をトリ
ミングする回路が示されている。
来例では、定電圧回路(以下VR回路と称す))をトリ
ミングする回路が示されている。
【0006】今、VR回路3を目標電圧範囲にトリミン
グする場合、アナログ回路設定端子ASを最高電位(以
下VDDと称す)とし、トランジスタT1,T3,T5
を導通状態(以下ON状態)、トランジスタT2,T4
,T6を非導通状態(以下OFF状態と称す)とする。 トリミング用パッドIN0,IN1,IN2に、VDD
又は最低電位(以下VSSと称す)を入力すると、デコ
ーダ回路入力A0〜A2にはそれぞれトリミング用パッ
ドIN0〜IN2の電位が入力される。
グする場合、アナログ回路設定端子ASを最高電位(以
下VDDと称す)とし、トランジスタT1,T3,T5
を導通状態(以下ON状態)、トランジスタT2,T4
,T6を非導通状態(以下OFF状態と称す)とする。 トリミング用パッドIN0,IN1,IN2に、VDD
又は最低電位(以下VSSと称す)を入力すると、デコ
ーダ回路入力A0〜A2にはそれぞれトリミング用パッ
ドIN0〜IN2の電位が入力される。
【0007】デコーダ回路2の出力O0〜O7へ、順次
VDDレベル(その他の出力はVSSレベル)が出力さ
れる様に、トリミング用パッドIN0〜IN2の電位を
変えることにより、VR回路3ののVR出力電圧は順次
小さくなっていく。
VDDレベル(その他の出力はVSSレベル)が出力さ
れる様に、トリミング用パッドIN0〜IN2の電位を
変えることにより、VR回路3ののVR出力電圧は順次
小さくなっていく。
【0008】VR回路3の出力電圧が目標電圧範囲内に
入ったら、パッドIN0〜IN2の電位の変化をやめ、
パッドIN0〜IN2の状態を読み取る。パッドIN0
〜IN2の電位がVSSだったら、パッドF0〜F2よ
り大電流を流し、溶断可能な抵抗R0〜R2(ポリシリ
コンFUSE抵抗)を溶断する。
入ったら、パッドIN0〜IN2の電位の変化をやめ、
パッドIN0〜IN2の状態を読み取る。パッドIN0
〜IN2の電位がVSSだったら、パッドF0〜F2よ
り大電流を流し、溶断可能な抵抗R0〜R2(ポリシリ
コンFUSE抵抗)を溶断する。
【0009】例えば、IN0=VSS,IN1=VDD
,IN2=VSS時にVR回路3が目標電圧範囲に入っ
ていたら、パッドF0,F2より大電流を流し、抵抗R
0,R2を溶断し、抵抗R1は溶断しない。
,IN2=VSS時にVR回路3が目標電圧範囲に入っ
ていたら、パッドF0,F2より大電流を流し、抵抗R
0,R2を溶断し、抵抗R1は溶断しない。
【0010】実動作時は、アナログ回路設定端子ASを
VSSとし、トランジスタT2,T4,T6をON状態
、トランジスタT1,T3,T5をOFF状態にする。
VSSとし、トランジスタT2,T4,T6をON状態
、トランジスタT1,T3,T5をOFF状態にする。
【0011】リセット端子RSより、リセット信号が入
力されると、トリミング回路1では抵抗R0,R2が溶
断されているため、2入力NORゲートNR1,NR3
の出力はVSSレベルとなり、NORゲートNR1とイ
ンバータI2,NORゲートNR3とインバータI8は
VSSレベルをそれぞれラッチする。
力されると、トリミング回路1では抵抗R0,R2が溶
断されているため、2入力NORゲートNR1,NR3
の出力はVSSレベルとなり、NORゲートNR1とイ
ンバータI2,NORゲートNR3とインバータI8は
VSSレベルをそれぞれラッチする。
【0012】また、抵抗R1は溶断していないため、N
ORゲートNR2、インバータI5はVDDレベルをラ
ッチする。このため、デコーダ回路2には、入力A0に
VSS、入力A1にVDD、入力A2にVSSが入力さ
れ、VR回路3の出力には目標電圧設定範囲時の電位が
出力される。
ORゲートNR2、インバータI5はVDDレベルをラ
ッチする。このため、デコーダ回路2には、入力A0に
VSS、入力A1にVDD、入力A2にVSSが入力さ
れ、VR回路3の出力には目標電圧設定範囲時の電位が
出力される。
【0013】
【発明が解決しようとする課題】近年、半導体集積回路
の素子密度は、急速に向上しているが、パッドにはトリ
ミング時に探針を当てるので、パッド面積自体は内部素
子の微細化ほど小さくなっていない。
の素子密度は、急速に向上しているが、パッドにはトリ
ミング時に探針を当てるので、パッド面積自体は内部素
子の微細化ほど小さくなっていない。
【0014】前述した従来回路では、トリミング回路1
ビット当り、抵抗溶断用パッドとトリミング用データ入
力パッドの2つのパッドが必要となり、チップサイズが
大きくなるという問題点があった。
ビット当り、抵抗溶断用パッドとトリミング用データ入
力パッドの2つのパッドが必要となり、チップサイズが
大きくなるという問題点があった。
【0015】本発明の目的は、前記問題点を解決し、チ
ップサイズを大きくしないで済むようにした半導体集積
回路装置を提供することにある。
ップサイズを大きくしないで済むようにした半導体集積
回路装置を提供することにある。
【0016】
【課題を解決するための手段】本発明の構成は、トリミ
ング部回路と、デコーダ回路と、定電圧回路とを備えた
半導体集積回路装置において、クロックをカウントする
データカウンタ回路を設け、前記データカウンタ回路の
出力をトリミング用データとして前記トリミング部回路
に入力したことを特徴とする。
ング部回路と、デコーダ回路と、定電圧回路とを備えた
半導体集積回路装置において、クロックをカウントする
データカウンタ回路を設け、前記データカウンタ回路の
出力をトリミング用データとして前記トリミング部回路
に入力したことを特徴とする。
【0017】
【実施例】図1は本発明の一実施例の半導体集積回路装
置の一部を示す回路図、図2は本発明の一実施例の他部
を示す回路図である。図1,図2の回路図を合わせて、
本実施例の全体の回路図となる。図1の配線l,m,n
と図2の同符号とが接続されている。
置の一部を示す回路図、図2は本発明の一実施例の他部
を示す回路図である。図1,図2の回路図を合わせて、
本実施例の全体の回路図となる。図1の配線l,m,n
と図2の同符号とが接続されている。
【0018】図1,図2において、本実施例は、図3,
図4の回路に、トリミング用データ入力回路4が付加さ
れたような回路となっている。即ち、デコーダ回路2,
定電圧回路3,トリミグン部回路1は、図3,図4と同
様であるが、図3のトリミング用パッドがなく、替りに
トリミング用データ入力回路4に接続されている。
図4の回路に、トリミング用データ入力回路4が付加さ
れたような回路となっている。即ち、デコーダ回路2,
定電圧回路3,トリミグン部回路1は、図3,図4と同
様であるが、図3のトリミング用パッドがなく、替りに
トリミング用データ入力回路4に接続されている。
【0019】トリミング用データ入力回路4は、3段の
バイナリーフリップフロップ回路BF1,BF2,BF
3と、インバータI10と、クロック(CLK)入力端
子とを有する。各フリップフロップ回路のQ出力をトリ
ミング用入力として、トリミング部回路1に入力される
。
バイナリーフリップフロップ回路BF1,BF2,BF
3と、インバータI10と、クロック(CLK)入力端
子とを有する。各フリップフロップ回路のQ出力をトリ
ミング用入力として、トリミング部回路1に入力される
。
【0020】今VR回路3を目標電圧範囲にトリミング
する場合、アナログ回路設定端子ASをVDDとし、ト
ランジスタT1,T3,T5をON状態、トランジスタ
T2,T4,T6をOFF状態とする。トリミング用デ
ータ入力回路4にCLK端子よりパルスを入力し、1パ
ルス入力する毎に、VR回路3が目標電圧範囲に入った
かを測定する。
する場合、アナログ回路設定端子ASをVDDとし、ト
ランジスタT1,T3,T5をON状態、トランジスタ
T2,T4,T6をOFF状態とする。トリミング用デ
ータ入力回路4にCLK端子よりパルスを入力し、1パ
ルス入力する毎に、VR回路3が目標電圧範囲に入った
かを測定する。
【0021】目標電圧設定ができたら、パルス入力をや
め、入力したパルス数に応じて、抵抗R0,R1,R2
の内、どの抵抗を溶断するかを決め、パッドF0〜F2
より大電流を流し、抵抗を溶断する。
め、入力したパルス数に応じて、抵抗R0,R1,R2
の内、どの抵抗を溶断するかを決め、パッドF0〜F2
より大電流を流し、抵抗を溶断する。
【0022】例えば、入力パルス数が3パルスだったら
、トリミング用データ入力回路のフリップフロップ回路
のBF1のQ出力VDD,回路BF2のQ出力VDD,
回路BF3のQ出力VSSである為、パッドF0,F1
より大電流を流し、抵抗R0,R1を溶断する。抵抗R
3は溶断しない。
、トリミング用データ入力回路のフリップフロップ回路
のBF1のQ出力VDD,回路BF2のQ出力VDD,
回路BF3のQ出力VSSである為、パッドF0,F1
より大電流を流し、抵抗R0,R1を溶断する。抵抗R
3は溶断しない。
【0023】実動作時は、アナログ回路設定端子ASを
VSSとし、トランジスタT1,T3,T5をOFF状
態、トランジスタT2,T4,T6をON状態にする。
VSSとし、トランジスタT1,T3,T5をOFF状
態、トランジスタT2,T4,T6をON状態にする。
【0024】リセット端子RSより、リセット信号が入
力されると、トリミング部回路1では抵抗R0,R1が
溶断されているため、2入力NORゲートNR1,NR
2の出力はVSSレベルとなり、NORゲートNR1と
インバータI2、NORゲートNOR2とインバータI
5はVSSレベルをそれぞれラッチする。
力されると、トリミング部回路1では抵抗R0,R1が
溶断されているため、2入力NORゲートNR1,NR
2の出力はVSSレベルとなり、NORゲートNR1と
インバータI2、NORゲートNOR2とインバータI
5はVSSレベルをそれぞれラッチする。
【0025】また、抵抗R2は溶断していないため、N
ORゲートNR3、インバータI8はVDDレベルをラ
ッチする為、デコーダ回路2には入力A0=VSS、入
力A1=VSS、入力A2=VDDが入力され、VR回
路3の出力には、目標電圧設定範囲時の電位が入力され
る。
ORゲートNR3、インバータI8はVDDレベルをラ
ッチする為、デコーダ回路2には入力A0=VSS、入
力A1=VSS、入力A2=VDDが入力され、VR回
路3の出力には、目標電圧設定範囲時の電位が入力され
る。
【0026】本実施例のアナログ回路は、定電圧回路を
例として取り上げて説明したが、トリミング回路を備え
た電池電圧検出回路や発振回路、A/D変換器等のアナ
ログ回路を用いても同等の効果が得られる。
例として取り上げて説明したが、トリミング回路を備え
た電池電圧検出回路や発振回路、A/D変換器等のアナ
ログ回路を用いても同等の効果が得られる。
【0027】
【発明の効果】以上説明したように、本発明は、トリミ
ング用データ入力回路を設けることにより、トリミング
用データ入力パッドを削減でき、チップサイズ縮小化で
きるという効果がある。
ング用データ入力回路を設けることにより、トリミング
用データ入力パッドを削減でき、チップサイズ縮小化で
きるという効果がある。
【図1】本発明の一実施例の半導体集積回路装置の一部
を示す回路図である。
を示す回路図である。
【図2】本発明の一実施例の半導体集積回路装置の他部
を示す回路図である。
を示す回路図である。
【図3】従来のトリミング部の一部を示す回路図である
。
。
【図4】従来のトリミング部の他部を示す回路図である
。
。
1 トリミング部回路
2 デコーダ回路
3 定電圧回路(VR回路)
4 トリミング用データ入力回路F0,F1,F
2 抵抗溶断用パッドIN0,IN1,IN2
トリミング用パッドT1〜T15 P型M
OSFETR0,R1,R2 電気的溶断可能な
抵抗AMP1 増幅回路 BF1,2,3 バイナリーフリップフロップ回
路R4〜R12 抵抗 RS リセット端子 AS アナログ回路設定端子
2 抵抗溶断用パッドIN0,IN1,IN2
トリミング用パッドT1〜T15 P型M
OSFETR0,R1,R2 電気的溶断可能な
抵抗AMP1 増幅回路 BF1,2,3 バイナリーフリップフロップ回
路R4〜R12 抵抗 RS リセット端子 AS アナログ回路設定端子
Claims (1)
- 【請求項1】 トリミング部回路と、デコーダ回路と
、定電圧回路とを備えた半導体集積回路装置において、
クロックをカウントするデータカウンタ回路を設け、前
記データカウンタ回路の出力をトリミング用データとし
て前記トリミング部回路に入力したことを特徴とする半
導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP357791A JPH04243158A (ja) | 1991-01-17 | 1991-01-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP357791A JPH04243158A (ja) | 1991-01-17 | 1991-01-17 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04243158A true JPH04243158A (ja) | 1992-08-31 |
Family
ID=11561309
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP357791A Pending JPH04243158A (ja) | 1991-01-17 | 1991-01-17 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04243158A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002368113A (ja) * | 2001-06-11 | 2002-12-20 | Mitsubishi Electric Corp | 半導体装置 |
JP2009239133A (ja) * | 2008-03-28 | 2009-10-15 | New Japan Radio Co Ltd | 半導体回路およびトリミング方法 |
JP2009283505A (ja) * | 2008-05-19 | 2009-12-03 | Mitsumi Electric Co Ltd | 電圧設定回路及び電圧設定方法、並びにこれを用いた半導体集積回路装置 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59210381A (ja) * | 1983-05-16 | 1984-11-29 | Nec Corp | 集積回路装置の試験回路 |
JPH01233751A (ja) * | 1988-03-14 | 1989-09-19 | Nec Corp | 基準電圧設定回路 |
-
1991
- 1991-01-17 JP JP357791A patent/JPH04243158A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59210381A (ja) * | 1983-05-16 | 1984-11-29 | Nec Corp | 集積回路装置の試験回路 |
JPH01233751A (ja) * | 1988-03-14 | 1989-09-19 | Nec Corp | 基準電圧設定回路 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002368113A (ja) * | 2001-06-11 | 2002-12-20 | Mitsubishi Electric Corp | 半導体装置 |
JP2009239133A (ja) * | 2008-03-28 | 2009-10-15 | New Japan Radio Co Ltd | 半導体回路およびトリミング方法 |
JP2009283505A (ja) * | 2008-05-19 | 2009-12-03 | Mitsumi Electric Co Ltd | 電圧設定回路及び電圧設定方法、並びにこれを用いた半導体集積回路装置 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970805 |