JPH04243158A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH04243158A JPH04243158A JP357791A JP357791A JPH04243158A JP H04243158 A JPH04243158 A JP H04243158A JP 357791 A JP357791 A JP 357791A JP 357791 A JP357791 A JP 357791A JP H04243158 A JPH04243158 A JP H04243158A
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000009966 trimming Methods 0.000 claims abstract description 49
- 238000010586 diagram Methods 0.000 description 10
- 101710170230 Antimicrobial peptide 1 Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にアナログ回路の製造によるバラツキを目標設定
範囲内にトリミングするトリミング回路に関する。
し、特にアナログ回路の製造によるバラツキを目標設定
範囲内にトリミングするトリミング回路に関する。
【０００２】
【従来の技術】図３は従来のトリミング回路の一部を示
す回路図、図４は従来のトリミング回路の他部を示す回
路図である。図３の配線ｌ，ｍ，ｎと、図４の配線ｌ，
ｍ，ｎとの同符号同士が接続され、図３，図４を合わせ
て、従来のトリミング回路が示されている。
す回路図、図４は従来のトリミング回路の他部を示す回
路図である。図３の配線ｌ，ｍ，ｎと、図４の配線ｌ，
ｍ，ｎとの同符号同士が接続され、図３，図４を合わせ
て、従来のトリミング回路が示されている。
【０００３】図３，図４において、従来のトリミング回
路は、トリミング部回路１と、デコーダ回路２と、定電
圧回路（ＶＲ回路）３とを備えている。
路は、トリミング部回路１と、デコーダ回路２と、定電
圧回路（ＶＲ回路）３とを備えている。
【０００４】ここで、トリミング部回路１は、アナログ
回路設定端子ＡＳ，抵抗溶断用パッドＦ０，Ｆ１，Ｆ２
、トリミング用パッドＩＮ０，ＩＮ１，ＩＮ２が外部接
続され、ＰチャネルＭＯＳ（ＦＥＴ）トランジスタＴ１
〜Ｔ６と、電気的溶断可能な抵抗Ｒ０，Ｒ１，Ｒ２と、
インバータＩ１〜Ｉ９と、ＮＯＲゲートＮＲ１〜ＮＲ３
とを有する。デコーダ回路２は〔Ａ０，Ａ１，Ａｎ〕入
力端子と、〔００，０１，０２，〜０７〕出力端子を有
する。定電圧回路（ＶＲ回路）３は、ＰチャネルＭＯＳ
（ＦＥＴ）トランジスタＴ７〜Ｔ１５と、抵抗Ｒ４〜Ｒ
１２と、（＋）入力としてＶｒｅｆ電圧が入力される増
幅回路ＡＭＰ１とを有する。
回路設定端子ＡＳ，抵抗溶断用パッドＦ０，Ｆ１，Ｆ２
、トリミング用パッドＩＮ０，ＩＮ１，ＩＮ２が外部接
続され、ＰチャネルＭＯＳ（ＦＥＴ）トランジスタＴ１
〜Ｔ６と、電気的溶断可能な抵抗Ｒ０，Ｒ１，Ｒ２と、
インバータＩ１〜Ｉ９と、ＮＯＲゲートＮＲ１〜ＮＲ３
とを有する。デコーダ回路２は〔Ａ０，Ａ１，Ａｎ〕入
力端子と、〔００，０１，０２，〜０７〕出力端子を有
する。定電圧回路（ＶＲ回路）３は、ＰチャネルＭＯＳ
（ＦＥＴ）トランジスタＴ７〜Ｔ１５と、抵抗Ｒ４〜Ｒ
１２と、（＋）入力としてＶｒｅｆ電圧が入力される増
幅回路ＡＭＰ１とを有する。
【０００５】図３，図４において、アナログ回路（本従
来例では、定電圧回路（以下ＶＲ回路と称す））をトリ
ミングする回路が示されている。
来例では、定電圧回路（以下ＶＲ回路と称す））をトリ
ミングする回路が示されている。
【０００６】今、ＶＲ回路３を目標電圧範囲にトリミン
グする場合、アナログ回路設定端子ＡＳを最高電位（以
下ＶＤＤと称す）とし、トランジスタＴ１，Ｔ３，Ｔ５
を導通状態（以下ＯＮ状態）、トランジスタＴ２，Ｔ４
，Ｔ６を非導通状態（以下ＯＦＦ状態と称す）とする。 トリミング用パッドＩＮ０，ＩＮ１，ＩＮ２に、ＶＤＤ
又は最低電位（以下ＶＳＳと称す）を入力すると、デコ
ーダ回路入力Ａ０〜Ａ２にはそれぞれトリミング用パッ
ドＩＮ０〜ＩＮ２の電位が入力される。
グする場合、アナログ回路設定端子ＡＳを最高電位（以
下ＶＤＤと称す）とし、トランジスタＴ１，Ｔ３，Ｔ５
を導通状態（以下ＯＮ状態）、トランジスタＴ２，Ｔ４
，Ｔ６を非導通状態（以下ＯＦＦ状態と称す）とする。 トリミング用パッドＩＮ０，ＩＮ１，ＩＮ２に、ＶＤＤ
又は最低電位（以下ＶＳＳと称す）を入力すると、デコ
ーダ回路入力Ａ０〜Ａ２にはそれぞれトリミング用パッ
ドＩＮ０〜ＩＮ２の電位が入力される。
【０００７】デコーダ回路２の出力Ｏ０〜Ｏ７へ、順次
ＶＤＤレベル（その他の出力はＶＳＳレベル）が出力さ
れる様に、トリミング用パッドＩＮ０〜ＩＮ２の電位を
変えることにより、ＶＲ回路３ののＶＲ出力電圧は順次
小さくなっていく。
ＶＤＤレベル（その他の出力はＶＳＳレベル）が出力さ
れる様に、トリミング用パッドＩＮ０〜ＩＮ２の電位を
変えることにより、ＶＲ回路３ののＶＲ出力電圧は順次
小さくなっていく。
【０００８】ＶＲ回路３の出力電圧が目標電圧範囲内に
入ったら、パッドＩＮ０〜ＩＮ２の電位の変化をやめ、
パッドＩＮ０〜ＩＮ２の状態を読み取る。パッドＩＮ０
〜ＩＮ２の電位がＶＳＳだったら、パッドＦ０〜Ｆ２よ
り大電流を流し、溶断可能な抵抗Ｒ０〜Ｒ２（ポリシリ
コンＦＵＳＥ抵抗）を溶断する。
入ったら、パッドＩＮ０〜ＩＮ２の電位の変化をやめ、
パッドＩＮ０〜ＩＮ２の状態を読み取る。パッドＩＮ０
〜ＩＮ２の電位がＶＳＳだったら、パッドＦ０〜Ｆ２よ
り大電流を流し、溶断可能な抵抗Ｒ０〜Ｒ２（ポリシリ
コンＦＵＳＥ抵抗）を溶断する。
【０００９】例えば、ＩＮ０＝ＶＳＳ，ＩＮ１＝ＶＤＤ
，ＩＮ２＝ＶＳＳ時にＶＲ回路３が目標電圧範囲に入っ
ていたら、パッドＦ０，Ｆ２より大電流を流し、抵抗Ｒ
０，Ｒ２を溶断し、抵抗Ｒ１は溶断しない。
，ＩＮ２＝ＶＳＳ時にＶＲ回路３が目標電圧範囲に入っ
ていたら、パッドＦ０，Ｆ２より大電流を流し、抵抗Ｒ
０，Ｒ２を溶断し、抵抗Ｒ１は溶断しない。
【００１０】実動作時は、アナログ回路設定端子ＡＳを
ＶＳＳとし、トランジスタＴ２，Ｔ４，Ｔ６をＯＮ状態
、トランジスタＴ１，Ｔ３，Ｔ５をＯＦＦ状態にする。
ＶＳＳとし、トランジスタＴ２，Ｔ４，Ｔ６をＯＮ状態
、トランジスタＴ１，Ｔ３，Ｔ５をＯＦＦ状態にする。
【００１１】リセット端子ＲＳより、リセット信号が入
力されると、トリミング回路１では抵抗Ｒ０，Ｒ２が溶
断されているため、２入力ＮＯＲゲートＮＲ１，ＮＲ３
の出力はＶＳＳレベルとなり、ＮＯＲゲートＮＲ１とイ
ンバータＩ２，ＮＯＲゲートＮＲ３とインバータＩ８は
ＶＳＳレベルをそれぞれラッチする。
力されると、トリミング回路１では抵抗Ｒ０，Ｒ２が溶
断されているため、２入力ＮＯＲゲートＮＲ１，ＮＲ３
の出力はＶＳＳレベルとなり、ＮＯＲゲートＮＲ１とイ
ンバータＩ２，ＮＯＲゲートＮＲ３とインバータＩ８は
ＶＳＳレベルをそれぞれラッチする。
【００１２】また、抵抗Ｒ１は溶断していないため、Ｎ
ＯＲゲートＮＲ２、インバータＩ５はＶＤＤレベルをラ
ッチする。このため、デコーダ回路２には、入力Ａ０に
ＶＳＳ、入力Ａ１にＶＤＤ、入力Ａ２にＶＳＳが入力さ
れ、ＶＲ回路３の出力には目標電圧設定範囲時の電位が
出力される。
ＯＲゲートＮＲ２、インバータＩ５はＶＤＤレベルをラ
ッチする。このため、デコーダ回路２には、入力Ａ０に
ＶＳＳ、入力Ａ１にＶＤＤ、入力Ａ２にＶＳＳが入力さ
れ、ＶＲ回路３の出力には目標電圧設定範囲時の電位が
出力される。
【００１３】
【発明が解決しようとする課題】近年、半導体集積回路
の素子密度は、急速に向上しているが、パッドにはトリ
ミング時に探針を当てるので、パッド面積自体は内部素
子の微細化ほど小さくなっていない。
の素子密度は、急速に向上しているが、パッドにはトリ
ミング時に探針を当てるので、パッド面積自体は内部素
子の微細化ほど小さくなっていない。
【００１４】前述した従来回路では、トリミング回路１
ビット当り、抵抗溶断用パッドとトリミング用データ入
力パッドの２つのパッドが必要となり、チップサイズが
大きくなるという問題点があった。
ビット当り、抵抗溶断用パッドとトリミング用データ入
力パッドの２つのパッドが必要となり、チップサイズが
大きくなるという問題点があった。
【００１５】本発明の目的は、前記問題点を解決し、チ
ップサイズを大きくしないで済むようにした半導体集積
回路装置を提供することにある。
ップサイズを大きくしないで済むようにした半導体集積
回路装置を提供することにある。
【００１６】
【課題を解決するための手段】本発明の構成は、トリミ
ング部回路と、デコーダ回路と、定電圧回路とを備えた
半導体集積回路装置において、クロックをカウントする
データカウンタ回路を設け、前記データカウンタ回路の
出力をトリミング用データとして前記トリミング部回路
に入力したことを特徴とする。
ング部回路と、デコーダ回路と、定電圧回路とを備えた
半導体集積回路装置において、クロックをカウントする
データカウンタ回路を設け、前記データカウンタ回路の
出力をトリミング用データとして前記トリミング部回路
に入力したことを特徴とする。
【００１７】
【実施例】図１は本発明の一実施例の半導体集積回路装
置の一部を示す回路図、図２は本発明の一実施例の他部
を示す回路図である。図１，図２の回路図を合わせて、
本実施例の全体の回路図となる。図１の配線ｌ，ｍ，ｎ
と図２の同符号とが接続されている。
置の一部を示す回路図、図２は本発明の一実施例の他部
を示す回路図である。図１，図２の回路図を合わせて、
本実施例の全体の回路図となる。図１の配線ｌ，ｍ，ｎ
と図２の同符号とが接続されている。
【００１８】図１，図２において、本実施例は、図３，
図４の回路に、トリミング用データ入力回路４が付加さ
れたような回路となっている。即ち、デコーダ回路２，
定電圧回路３，トリミグン部回路１は、図３，図４と同
様であるが、図３のトリミング用パッドがなく、替りに
トリミング用データ入力回路４に接続されている。
図４の回路に、トリミング用データ入力回路４が付加さ
れたような回路となっている。即ち、デコーダ回路２，
定電圧回路３，トリミグン部回路１は、図３，図４と同
様であるが、図３のトリミング用パッドがなく、替りに
トリミング用データ入力回路４に接続されている。
【００１９】トリミング用データ入力回路４は、３段の
バイナリーフリップフロップ回路ＢＦ１，ＢＦ２，ＢＦ
３と、インバータＩ１０と、クロック（ＣＬＫ）入力端
子とを有する。各フリップフロップ回路のＱ出力をトリ
ミング用入力として、トリミング部回路１に入力される
。
バイナリーフリップフロップ回路ＢＦ１，ＢＦ２，ＢＦ
３と、インバータＩ１０と、クロック（ＣＬＫ）入力端
子とを有する。各フリップフロップ回路のＱ出力をトリ
ミング用入力として、トリミング部回路１に入力される
。
【００２０】今ＶＲ回路３を目標電圧範囲にトリミング
する場合、アナログ回路設定端子ＡＳをＶＤＤとし、ト
ランジスタＴ１，Ｔ３，Ｔ５をＯＮ状態、トランジスタ
Ｔ２，Ｔ４，Ｔ６をＯＦＦ状態とする。トリミング用デ
ータ入力回路４にＣＬＫ端子よりパルスを入力し、１パ
ルス入力する毎に、ＶＲ回路３が目標電圧範囲に入った
かを測定する。
する場合、アナログ回路設定端子ＡＳをＶＤＤとし、ト
ランジスタＴ１，Ｔ３，Ｔ５をＯＮ状態、トランジスタ
Ｔ２，Ｔ４，Ｔ６をＯＦＦ状態とする。トリミング用デ
ータ入力回路４にＣＬＫ端子よりパルスを入力し、１パ
ルス入力する毎に、ＶＲ回路３が目標電圧範囲に入った
かを測定する。
【００２１】目標電圧設定ができたら、パルス入力をや
め、入力したパルス数に応じて、抵抗Ｒ０，Ｒ１，Ｒ２
の内、どの抵抗を溶断するかを決め、パッドＦ０〜Ｆ２
より大電流を流し、抵抗を溶断する。
め、入力したパルス数に応じて、抵抗Ｒ０，Ｒ１，Ｒ２
の内、どの抵抗を溶断するかを決め、パッドＦ０〜Ｆ２
より大電流を流し、抵抗を溶断する。
【００２２】例えば、入力パルス数が３パルスだったら
、トリミング用データ入力回路のフリップフロップ回路
のＢＦ１のＱ出力ＶＤＤ，回路ＢＦ２のＱ出力ＶＤＤ，
回路ＢＦ３のＱ出力ＶＳＳである為、パッドＦ０，Ｆ１
より大電流を流し、抵抗Ｒ０，Ｒ１を溶断する。抵抗Ｒ
３は溶断しない。
、トリミング用データ入力回路のフリップフロップ回路
のＢＦ１のＱ出力ＶＤＤ，回路ＢＦ２のＱ出力ＶＤＤ，
回路ＢＦ３のＱ出力ＶＳＳである為、パッドＦ０，Ｆ１
より大電流を流し、抵抗Ｒ０，Ｒ１を溶断する。抵抗Ｒ
３は溶断しない。
【００２３】実動作時は、アナログ回路設定端子ＡＳを
ＶＳＳとし、トランジスタＴ１，Ｔ３，Ｔ５をＯＦＦ状
態、トランジスタＴ２，Ｔ４，Ｔ６をＯＮ状態にする。
ＶＳＳとし、トランジスタＴ１，Ｔ３，Ｔ５をＯＦＦ状
態、トランジスタＴ２，Ｔ４，Ｔ６をＯＮ状態にする。
【００２４】リセット端子ＲＳより、リセット信号が入
力されると、トリミング部回路１では抵抗Ｒ０，Ｒ１が
溶断されているため、２入力ＮＯＲゲートＮＲ１，ＮＲ
２の出力はＶＳＳレベルとなり、ＮＯＲゲートＮＲ１と
インバータＩ２、ＮＯＲゲートＮＯＲ２とインバータＩ
５はＶＳＳレベルをそれぞれラッチする。
力されると、トリミング部回路１では抵抗Ｒ０，Ｒ１が
溶断されているため、２入力ＮＯＲゲートＮＲ１，ＮＲ
２の出力はＶＳＳレベルとなり、ＮＯＲゲートＮＲ１と
インバータＩ２、ＮＯＲゲートＮＯＲ２とインバータＩ
５はＶＳＳレベルをそれぞれラッチする。
【００２５】また、抵抗Ｒ２は溶断していないため、Ｎ
ＯＲゲートＮＲ３、インバータＩ８はＶＤＤレベルをラ
ッチする為、デコーダ回路２には入力Ａ０＝ＶＳＳ、入
力Ａ１＝ＶＳＳ、入力Ａ２＝ＶＤＤが入力され、ＶＲ回
路３の出力には、目標電圧設定範囲時の電位が入力され
る。
ＯＲゲートＮＲ３、インバータＩ８はＶＤＤレベルをラ
ッチする為、デコーダ回路２には入力Ａ０＝ＶＳＳ、入
力Ａ１＝ＶＳＳ、入力Ａ２＝ＶＤＤが入力され、ＶＲ回
路３の出力には、目標電圧設定範囲時の電位が入力され
る。
【００２６】本実施例のアナログ回路は、定電圧回路を
例として取り上げて説明したが、トリミング回路を備え
た電池電圧検出回路や発振回路、Ａ／Ｄ変換器等のアナ
ログ回路を用いても同等の効果が得られる。
例として取り上げて説明したが、トリミング回路を備え
た電池電圧検出回路や発振回路、Ａ／Ｄ変換器等のアナ
ログ回路を用いても同等の効果が得られる。
【００２７】
【発明の効果】以上説明したように、本発明は、トリミ
ング用データ入力回路を設けることにより、トリミング
用データ入力パッドを削減でき、チップサイズ縮小化で
きるという効果がある。
ング用データ入力回路を設けることにより、トリミング
用データ入力パッドを削減でき、チップサイズ縮小化で
きるという効果がある。
【図１】本発明の一実施例の半導体集積回路装置の一部
を示す回路図である。
を示す回路図である。
【図２】本発明の一実施例の半導体集積回路装置の他部
を示す回路図である。
を示す回路図である。
【図３】従来のトリミング部の一部を示す回路図である
。
。
【図４】従来のトリミング部の他部を示す回路図である
。
。
１ トリミング部回路
２ デコーダ回路
３ 定電圧回路（ＶＲ回路）
４ トリミング用データ入力回路Ｆ０，Ｆ１，Ｆ
２ 抵抗溶断用パッドＩＮ０，ＩＮ１，ＩＮ２
トリミング用パッドＴ１〜Ｔ１５ Ｐ型Ｍ
ＯＳＦＥＴＲ０，Ｒ１，Ｒ２ 電気的溶断可能な
抵抗ＡＭＰ１ 増幅回路 ＢＦ１，２，３ バイナリーフリップフロップ回
路Ｒ４〜Ｒ１２ 抵抗 ＲＳ リセット端子 ＡＳ アナログ回路設定端子
２ 抵抗溶断用パッドＩＮ０，ＩＮ１，ＩＮ２
トリミング用パッドＴ１〜Ｔ１５ Ｐ型Ｍ
ＯＳＦＥＴＲ０，Ｒ１，Ｒ２ 電気的溶断可能な
抵抗ＡＭＰ１ 増幅回路 ＢＦ１，２，３ バイナリーフリップフロップ回
路Ｒ４〜Ｒ１２ 抵抗 ＲＳ リセット端子 ＡＳ アナログ回路設定端子
Claims (1)
- 【請求項１】 トリミング部回路と、デコーダ回路と
、定電圧回路とを備えた半導体集積回路装置において、
クロックをカウントするデータカウンタ回路を設け、前
記データカウンタ回路の出力をトリミング用データとし
て前記トリミング部回路に入力したことを特徴とする半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP357791A JPH04243158A (ja) | 1991-01-17 | 1991-01-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP357791A JPH04243158A (ja) | 1991-01-17 | 1991-01-17 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04243158A true JPH04243158A (ja) | 1992-08-31 |
Family
ID=11561309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP357791A Pending JPH04243158A (ja) | 1991-01-17 | 1991-01-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04243158A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002368113A (ja) * | 2001-06-11 | 2002-12-20 | Mitsubishi Electric Corp | 半導体装置 |
| JP2009239133A (ja) * | 2008-03-28 | 2009-10-15 | New Japan Radio Co Ltd | 半導体回路およびトリミング方法 |
| JP2009283505A (ja) * | 2008-05-19 | 2009-12-03 | Mitsumi Electric Co Ltd | 電圧設定回路及び電圧設定方法、並びにこれを用いた半導体集積回路装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59210381A (ja) * | 1983-05-16 | 1984-11-29 | Nec Corp | 集積回路装置の試験回路 |
| JPH01233751A (ja) * | 1988-03-14 | 1989-09-19 | Nec Corp | 基準電圧設定回路 |
-
1991
- 1991-01-17 JP JP357791A patent/JPH04243158A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59210381A (ja) * | 1983-05-16 | 1984-11-29 | Nec Corp | 集積回路装置の試験回路 |
| JPH01233751A (ja) * | 1988-03-14 | 1989-09-19 | Nec Corp | 基準電圧設定回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002368113A (ja) * | 2001-06-11 | 2002-12-20 | Mitsubishi Electric Corp | 半導体装置 |
| JP2009239133A (ja) * | 2008-03-28 | 2009-10-15 | New Japan Radio Co Ltd | 半導体回路およびトリミング方法 |
| JP2009283505A (ja) * | 2008-05-19 | 2009-12-03 | Mitsumi Electric Co Ltd | 電圧設定回路及び電圧設定方法、並びにこれを用いた半導体集積回路装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970805 |