JPH04241512A - ラテラルサイリスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体基板の一表面に
アノード・カソード電極が構成されたラテラルサイリス
タに関するものであり、特に光点弧型のラテラルサイリ
スタに関するものである。

【０００２】

【従来の技術】従来、光により点弧できる光点弧型ラテ
ラルサイリスタが広く使用されている。この光点弧型ラ
テラルサイリスタをリレー出力端子間に接続し、発光ダ
イオードをリレー入力端子間に接続し、発光ダイオード
と光点弧型ラテラルサイリスタとを光学的に結合して、
入出力間を絶縁分離した固体リレーが提案されている。 光点弧型ラテラルサイリスタは、比較的小型でも大電力
をスイッチングできるという利点があるが、その反面、
サイリスタのアノード・カソード間に急激な電圧変化が
印加された場合、すなわち、電圧上昇率ｄＶ／ｄｔが大
きいと、誤点弧してしまうという欠点がある。

【０００３】そこで、このような誤点弧を防止するため
に、従来、図４に示すように、サイリスタ１のゲートＧ
とカソードＫの間に、抵抗２を並列接続する方式が用い
られている。サイリスタ１はｐｎｐｎ４層構造の半導体
素子で構成されるが、これをｐｎｐトランジスタとｎｐ
ｎトランジスタの組合せとして図示してある。ゲートＧ
とカソードＫの間に電流が流れると、ｎｐｎトランジス
タのコレクタ・エミッタ間が導通して、ｐｎｐトランジ
スタのエミッタ・ベース間に電流が流れて、ｐｎｐトラ
ンジスタのエミッタ・コレクタ間が導通して、ｎｐｎト
ランジスタのベースに電流が正帰還され、アノードＡと
カソードＫの間が導通状態に自己保持される。ここで、
抵抗２がゲートＧとカソードＫの間に並列接続されてい
ることにより感度が低下する。この抵抗２の抵抗値を、
サイリスタ１が誤点弧しない程度に低くすると、光照射
した場合の感度が低下する。逆に、光照射したときの感
度を向上させるために抵抗２の抵抗値を高くすると、ｄ
Ｖ／ｄｔ耐量が低くなり、誤点弧しやすくなる。

【０００４】そこで、従来、特開昭５３−６８０６６号
公報に開示されているように、感度とｄＶ／ｄｔ耐量を
共に高くするために、図５に示すような回路が提案され
ている。この回路では、サイリスタ１のゲートＧとカソ
ードＫの間に抵抗２とＭＯＳＦＥＴ３を並列に接続し、
このＭＯＳＦＥＴ３のゲートは容量性素子４を介してサ
イリスタ１のアノードＡと類似電位に接続されている。 また、同じくＭＯＳＦＥＴ３のゲートはツェナーダイオ
ード５を介してサイリスタ１のカソードＫに接続されて
いる。この回路では、サイリスタ１のゲートＧとカソー
ドＫの間に接続された抵抗２は、高い抵抗値に設定して
いるため、通常の動作時には、高感度で動作させること
ができる。また、サイリスタ１のアノードＡとカソード
Ｋの間に急激な電圧上昇が印加されたときには、容量性
素子４を介してＭＯＳＦＥＴ３のゲートに電圧が印加さ
れ、ＭＯＳＦＥＴ３が導通状態になり、サイリスタ１の
ゲートＧとカソードＫの間を短絡することになり、サイ
リスタ１の誤動作を防止することができる。ここで、ツ
ェナーダイオード５は、ＭＯＳＦＥＴ３のゲートに必要
以上に過大な電圧が印加されないようにするためのゲー
ト保護用ダイオードである。

【０００５】図５に示す回路を１チップの半導体基板上
に集積した場合の断面構造を図６に示す。まず、サイリ
スタ１は、ｎ型半導体基板１０にｐ型拡散領域１１，１
２を離間して形成し、ｐ型拡散領域１２に高濃度のｎ型
拡散領域１３を形成して構成されている。半導体基板１
０の表面に形成された酸化膜９には、ｐ型拡散領域１１
，１２及びｎ型拡散領域１３に通じる穴がそれぞれ形成
され、これらの穴を介してアノード電極Ａとゲート電極
Ｇ及びカソード電極Ｋがそれぞれアルミニウム配線で形
成されている。ゲート電極Ｇとカソード電極Ｋの間に並
列接続される抵抗２は、多結晶シリコン等で構成されて
いる。

【０００６】次に、ＭＯＳＦＥＴ３は、ｎ型半導体基板
１０にｐ型拡散領域３０を形成し、その表面に、高濃度
のｎ型拡散領域３１，３２を離間して形成し、これらの
ｎ型拡散領域３１，３２に跨がるように、ゲート電極３
３を酸化膜９を介して配置して構成されている。ｐ型拡
散領域３０と一方のｎ型拡散領域３１には、酸化膜９に
形成された穴を介してアルミニウム配線よりなるソース
電極３４が接続され、このソース電極３４は、サイリス
タ１のカソード電極Ｋに接続されている。また、他方の
ｎ型拡散領域３２には、酸化膜９に形成された穴を介し
てアルミニウム配線よりなるドレイン電極３５が接続さ
れ、このドレイン電極３５は、サイリスタ１のゲート電
極Ｇに接続されている。

【０００７】次に、容量性素子４は、ｎ型半導体基板１
０の表面にｐ型拡散領域４０を形成し、このｐｎ接合を
逆バイアスすることにより生じる接合容量により実現さ
れる。ｐ型拡散領域４０には、酸化膜９に形成された穴
を介してアルミニウム配線が接続され、ＭＯＳＦＥＴ３
の絶縁ゲート電極３３に接続される。

【０００８】次に、ツェナーダイオード５は、ｎ型半導
体基板１０の表面にｐ型拡散領域５０を形成し、このｐ
型拡散領域５０の表面に、高濃度のｎ型拡散領域５１を
形成している。ｐ型拡散領域５０とｎ型拡散領域５１は
、酸化膜９に形成された穴を介してアルミニウム配線よ
りなるアノード電極５２とカソード電極５３にそれぞれ
接続されている。ツェナーダイオード５のアノード電極
５２は、サイリスタ１のカソード電極Ｋに接続されてお
り、ツェナーダイオード５のカソード電極５３は、ＭＯ
ＳＦＥＴ３のゲート電極３３に接続されている。ｐ型拡
散領域５０はｎ型半導体基板１０に対して逆バイアスさ
れており、これによりｐｎ接合分離されている。

【０００９】

【発明が解決しようとする課題】上述の従来技術におい
て、ＭＯＳＦＥＴ３のゲート保護用のダイオード５は、
ツェナーダイオードとするため、サイリスタ１やＭＯＳ
ＦＥＴ３と同一の製造工程では製造することができず、
ツェナーダイオード製造用の工程を追加しなければなら
ない。そのため、図５に示す回路構成を１チップに集積
するためには、製造工程が多くなり、コストの上昇を招
くという問題がある。

【００１０】本発明はこのような点に鑑みてなされたも
のであり、その目的とするところは、製造工程を増加さ
せることなく、ｄＶ／ｄｔ耐量と感度を共に向上させた
ラテラルサイリスタを提供することにある。

【００１１】

【課題を解決するための手段】本発明にあっては、上記
の課題を解決するために、図１に示すように、ラテラル
サイリスタ１のゲート・カソード電極Ｇ−Ｋ間に、第１
のＭＯＳＦＥＴ３のドレイン・ソース電極と抵抗２を並
列接続し、第１のＭＯＳＦＥＴ３のゲート電極を容量性
素子４を介して前記ラテラルサイリスタ１のアノード電
極Ａと類似電位に接続し、第１のＭＯＳＦＥＴ３のゲー
ト・ソース電極間に、ドレイン・ゲート電極間を短絡し
た第２のＭＯＳＦＥＴ６のドレイン・ソース電極を接続
したことを特徴とするものである。

【００１２】

【作用】本発明にあっては、ラテラルサイリスタ１のゲ
ート・カソード電極Ｇ−Ｋ間に接続された第１のＭＯＳ
ＦＥＴ３のゲート保護のために、ゲート・ドレイン電極
を短絡した第２のＭＯＳＦＥＴ６を、第１のＭＯＳＦＥ
Ｔ３のゲート・ソース電極間に接続しているが、この第
２のＭＯＳＦＥＴ６は従来例におけるツェナーダイオー
ド５と同様な電圧−電流特性を示す。図３は、ゲート・
ドレイン電極を短絡したＭＯＳＦＥＴ６のドレイン・ソ
ース間電圧とドレイン電流の関係を示している。ＭＯＳ
ＦＥＴ６はＮチャンネルのエンハンスメントモードであ
り、ゲート・ソース間電圧が所定のスレショルド電圧Ｖ
ｔｈを越えると、ドレイン・ソース間のインピーダンス
が急激に低下する。本発明では、ＭＯＳＦＥＴ６のゲー
ト電極をドレイン電極に接続しているので、ＭＯＳＦＥ
Ｔ６のドレイン・ソース間がＭＯＳＦＥＴ６のスレショ
ルド電圧Ｖｔｈを越えると、ドレイン電流は急激に増加
する。したがって、ＭＯＳＦＥＴ６のドレイン・ソース
電極間に過大な電圧が印加されることが防止され、これ
により、ＭＯＳＦＥＴ３のゲート・ソース電極間に過大
な電圧が印加されることを防止することができる。そし
て、この第２のＭＯＳＦＥＴ６は、第１のＭＯＳＦＥＴ
３と同一工程で製造することができるため、ツェナーダ
イオード５を使った従来例のように製造工程を増加させ
ることなく、ｄＶ／ｄｔ耐量と感度が共に高いラテラル
サイリスタを実現することができる。

【００１３】

【実施例】図１は本発明の一実施例の等価回路図である
。本実施例は、図５に示す従来例において、ツェナーダ
イオード５の代わりにＭＯＳＦＥＴ６が接続されている
。ＭＯＳＦＥＴ６のゲート電極とドレイン電極は、ＭＯ
ＳＦＥＴ３のゲート電極に接続されており、ＭＯＳＦＥ
Ｔ６のソース電極は、ＭＯＳＦＥＴ３のソース電極に接
続されている。ＭＯＳＦＥＴ３とＭＯＳＦＥＴ６は共に
Ｎチャンネルのエンハンスメントモードであり、ゲート
・ソース電極間の電圧が所定のスレショルド電圧を越え
ると、ドレイン・ソース電極間のインピーダンスが低下
する。第１のＭＯＳＦＥＴ３のスレショルド電圧は、第
２のＭＯＳＦＥＴ６のスレショルド電圧よりも低く設定
されている。その他の回路構成は図５に示す従来例と同
様である。

【００１４】図２は図１に示す回路構成を１チップの半
導体基板上に集積した場合の断面図である。図６に示す
従来例と比較すると、ツェナーダイオード５が省略され
ており、代わりに、第１のＭＯＳＦＥＴ３に隣接して第
２のＭＯＳＦＥＴ６が形成されている。第２のＭＯＳＦ
ＥＴ６は、ｎ型半導体基板１０にｐ型拡散領域３０を形
成し、その表面に、高濃度のｎ型拡散領域６１，６２を
離間して形成し、これらのｎ型拡散領域６１，６２に跨
がるように、ゲート電極６３を酸化膜９を介して配置し
て構成されている。ｐ型拡散領域３０と一方のｎ型拡散
領域６１には、酸化膜９に形成された穴を介してアルミ
ニウム配線よりなるソース電極６４が接続され、このソ
ース電極６４は、ＭＯＳＦＥＴ３のソース電極３４と共
に、サイリスタ１のカソード電極Ｋに接続されている。 また、他方のｎ型拡散領域６２には、酸化膜９に形成さ
れた穴を介してアルミニウム配線よりなるドレイン電極
６５が接続されている。ＭＯＳＦＥＴ６のゲート電極６
３とドレイン電極６５は、ＭＯＳＦＥＴ３のゲート電極
３３に接続されている。その他の構造については、図６
に示す従来例と同様である。

【００１５】本発明では、このように、ツェナーダイオ
ード５の代わりに、ゲート・ドレイン電極を短絡したＭ
ＯＳＦＥＴ６を使用しているので、このＭＯＳＦＥＴ６
をＭＯＳＦＥＴ３と同じ製造工程で形成することができ
る。

【００１６】

【発明の効果】本発明にあっては、上述のように、ラテ
ラルサイリスタのゲート・カソード電極間に接続された
第１のＭＯＳＦＥＴのゲート・ソース電極間に、ドレイ
ンとゲート電極を短絡した第２のＭＯＳＦＥＴを接続し
たので、同一の製造工程で第１及び第２のＭＯＳＦＥＴ
を製造することができ、したがって、ツェナーダイオー
ドを使った従来例のように製造工程を増加する必要がな
く、耐ノイズ性と感度の高いラテラルサイリスタを実現
できるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例のラテラルサイリスタの等価
回路図である。

【図２】本発明の一実施例のラテラルサイリスタの断面
図である。

【図３】本発明の動作説明図である。

【図４】従来のラテラルサイリスタの等価回路図である
。

【図５】従来の他のラテラルサイリスタの等価回路図で
ある。

【図６】従来の他のラテラルサイリスタの断面図である
。

【符号の説明】

１　　　　　　ラテラルサイリスタ ２　　　　　　抵抗 ３　　　　　　第１のＭＯＳＦＥＴ ４　　　　　　容量性素子 ５　　　　　　ツェナーダイオード ６　　　　　　第２のＭＯＳＦＥＴ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　ラテラルサイリスタのゲート・カソー
   ド電極間に、第１のＭＯＳＦＥＴのドレイン・ソース電
   極と抵抗を並列接続し、第１のＭＯＳＦＥＴのゲート電
   極を容量性素子を介して前記ラテラルサイリスタのアノ
   ード電極と類似電位に接続し、第１のＭＯＳＦＥＴのゲ
   ート・ソース電極間に、ドレイン・ゲート電極間を短絡
   した第２のＭＯＳＦＥＴのドレイン・ソース電極を接続
   したことを特徴とするラテラルサイリスタ。