JPH04240731A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04240731A JPH04240731A JP678291A JP678291A JPH04240731A JP H04240731 A JPH04240731 A JP H04240731A JP 678291 A JP678291 A JP 678291A JP 678291 A JP678291 A JP 678291A JP H04240731 A JPH04240731 A JP H04240731A
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- field oxide
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り，特に耐放射線素子の製造が素子設計を変更するこ
となく行なえる製造方法に関する。
係り，特に耐放射線素子の製造が素子設計を変更するこ
となく行なえる製造方法に関する。
【０００２】近年，人工衛星に搭載し，放射線環境下で
ＭＯＳＦＥＴを使用する時，酸化シリコン膜に放射線損
傷を発生し，素子の信頼性にとって問題となっている。 特に，フィールド酸化膜は体積が大きいので発生する損
傷も大きく，素子の信頼性にとって重要な問題となって
いる。
ＭＯＳＦＥＴを使用する時，酸化シリコン膜に放射線損
傷を発生し，素子の信頼性にとって問題となっている。 特に，フィールド酸化膜は体積が大きいので発生する損
傷も大きく，素子の信頼性にとって重要な問題となって
いる。
【０００３】図３（ａ）， （ｂ）は放射線の影響を説
明するための図であり，１は半導体基板，２はフィール
ド酸化膜，４はゲート絶縁膜，５はゲート電極，６はソ
ース・ドレイン領域を表す。
明するための図であり，１は半導体基板，２はフィール
ド酸化膜，４はゲート絶縁膜，５はゲート電極，６はソ
ース・ドレイン領域を表す。
【０００４】酸化シリコン（ＳｉＯ２ ）に放射線が入
射すると，ＳｉＯ２ 中に固定正電荷が発生する。その
電荷量はＳｉＯ２ の体積に依存し，体積の大きいフィ
ールド酸化膜では特に電荷量が多く問題となる。即ち，
フィールド酸化膜２下の半導体基板１に負電荷が誘導さ
れて反転層が形成され，そこがチャネルとなって，ソー
ス，ドレイン間に電位差を与える時，ゲートがオフ状態
であってもソース・ドレイン間にリーク電流が流れる。
射すると，ＳｉＯ２ 中に固定正電荷が発生する。その
電荷量はＳｉＯ２ の体積に依存し，体積の大きいフィ
ールド酸化膜では特に電荷量が多く問題となる。即ち，
フィールド酸化膜２下の半導体基板１に負電荷が誘導さ
れて反転層が形成され，そこがチャネルとなって，ソー
ス，ドレイン間に電位差を与える時，ゲートがオフ状態
であってもソース・ドレイン間にリーク電流が流れる。
【０００５】その対策の一つとして，半導体基板１と同
型の不純物をフィールド酸化膜２の形成される部分の半
導体基板１に注入してチャネルカット層を形成してから
フィールド酸化膜２を形成する方法がある。
型の不純物をフィールド酸化膜２の形成される部分の半
導体基板１に注入してチャネルカット層を形成してから
フィールド酸化膜２を形成する方法がある。
【０００６】
【従来の技術】図２（ａ） 〜（ｃ） はチャネルカッ
ト層を形成する工程順断面図であり，以下，これらの図
参照しながら説明する。
ト層を形成する工程順断面図であり，以下，これらの図
参照しながら説明する。
【０００７】図２（ａ） 参照Ｓｉ基板１にｐ−Ｓｉ基
板を用い，熱酸化膜２ａを形成した後その上に窒化シリ
コン膜を形成する。
板を用い，熱酸化膜２ａを形成した後その上に窒化シリ
コン膜を形成する。
【０００８】フィールド酸化膜を形成する領域の窒化シ
リコン膜をエッチングして除去してＳｉＮマスク１０を
形成した後，そのＳｉＮマスク１０をマスクにしてＳｉ
基板１と同型の不純物，例えばボロン（Ｂ＋ ） をイ
オン注入する。
リコン膜をエッチングして除去してＳｉＮマスク１０を
形成した後，そのＳｉＮマスク１０をマスクにしてＳｉ
基板１と同型の不純物，例えばボロン（Ｂ＋ ） をイ
オン注入する。
【０００９】図２（ｂ） 参照ＳｉＮマスク１０を選択
酸化用のマスクにしてＳｉ基板１を熱酸化し，フィール
ド酸化膜２を形成する。フィールド酸化膜２の下にはＳ
ｉ基板１と同型の不純物の注入されたチャネルカット層
３が形成される。
酸化用のマスクにしてＳｉ基板１を熱酸化し，フィール
ド酸化膜２を形成する。フィールド酸化膜２の下にはＳ
ｉ基板１と同型の不純物の注入されたチャネルカット層
３が形成される。
【００１０】図２（ｃ） 参照
ＳｉＮマスク１０をエッチングして除去する。
チャネルカットの効果を十分発揮するためには，注入す
る不純物の量を多くし拡散も十分に行うようにする。
る不純物の量を多くし拡散も十分に行うようにする。
【００１１】このようにフィールド酸化膜２の下にチャ
ネルカット層３が形成されたＳｉ基板を用いる時は，フ
ィールド酸化膜２に放射線が入射した時，フィールド酸
化膜２下のＳｉ基板１にはチャネルカット層３の作用で
反転層を生じない。
ネルカット層３が形成されたＳｉ基板を用いる時は，フ
ィールド酸化膜２に放射線が入射した時，フィールド酸
化膜２下のＳｉ基板１にはチャネルカット層３の作用で
反転層を生じない。
【００１２】このような基板を用いてＬＤＤ（ｌｉｇｈ
ｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ） 構造のＭＯＳトラ
ンジスタを形成した従来例について説明する。 図４（ａ）， （ｂ）は従来のＬＤＤ構造を示す断面図
を示す。
ｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ） 構造のＭＯＳトラ
ンジスタを形成した従来例について説明する。 図４（ａ）， （ｂ）は従来のＬＤＤ構造を示す断面図
を示す。
【００１３】図４（ａ） に示すＬＤＤ構造を作る概略
の工程は次の如くである。Ｓｉ基板１の素子領域にゲー
ト絶縁膜４を介してゲート電極５を形成し，次にゲート
電極５とフィールド酸化膜２をマスクにして低濃度の不
純物をイオン注入しソース・ドレイン領域６を形成する
。
の工程は次の如くである。Ｓｉ基板１の素子領域にゲー
ト絶縁膜４を介してゲート電極５を形成し，次にゲート
電極５とフィールド酸化膜２をマスクにして低濃度の不
純物をイオン注入しソース・ドレイン領域６を形成する
。
【００１４】次に全面にＣＶＤ法によりＳｉＯ２ を堆
積し，それに異方性エッチングを行うことによりゲート
電極５側面にＳｉＯ２ の側壁１１を形成する。フィー
ルド酸化膜２は滑らかな傾斜の側面をもつので，そこに
は側壁は形成されない。
積し，それに異方性エッチングを行うことによりゲート
電極５側面にＳｉＯ２ の側壁１１を形成する。フィー
ルド酸化膜２は滑らかな傾斜の側面をもつので，そこに
は側壁は形成されない。
【００１５】側壁１１の形成されたゲート電極５とフィ
ールド酸化膜２をマスクにして高濃度の不純物をイオン
注入しソース・ドレイン領域９を形成する。ところで，
この構造はソース・ドレイン領域９の端とフィールド酸
化膜２の端が接触する。即ち，ソース・ドレイン領域の
ｎ＋ 層とチャネルカット層３のｐ＋ 層の高濃度の層
同志が接触することになり，放射線には耐えるものの，
今度は接合耐圧が劣化するという不都合を生じる。
ールド酸化膜２をマスクにして高濃度の不純物をイオン
注入しソース・ドレイン領域９を形成する。ところで，
この構造はソース・ドレイン領域９の端とフィールド酸
化膜２の端が接触する。即ち，ソース・ドレイン領域の
ｎ＋ 層とチャネルカット層３のｐ＋ 層の高濃度の層
同志が接触することになり，放射線には耐えるものの，
今度は接合耐圧が劣化するという不都合を生じる。
【００１６】その対策として，図４（ｂ） に示すよう
なＬＤＤ構造が提案されている。この構造はソース・ド
レイン領域９の端とフィールド酸化膜２の端に間隔を設
け，両者が接触しないようにしたものである。
なＬＤＤ構造が提案されている。この構造はソース・ド
レイン領域９の端とフィールド酸化膜２の端に間隔を設
け，両者が接触しないようにしたものである。
【００１７】この構造を実現するためには素子設計の変
更が必要となり，プロセス面でもソース・ドレイン領域
を形成するためのイオン注入を行う際，ゲート電極５と
フィールド酸化膜２をマスクとするセルフアライン法は
適用できず，新たにマスクが必要となり，セル面積も必
然的に大きくなるといった欠点がある。
更が必要となり，プロセス面でもソース・ドレイン領域
を形成するためのイオン注入を行う際，ゲート電極５と
フィールド酸化膜２をマスクとするセルフアライン法は
適用できず，新たにマスクが必要となり，セル面積も必
然的に大きくなるといった欠点がある。
【００１８】
【発明が解決しようとする課題】本発明は上記の問題に
鑑み，高濃度の層同志が接触することのないＬＤＤ構造
を素子設計の変更を伴うことなく，しかも簡便に実現す
る方法を提供することを目的とする。
鑑み，高濃度の層同志が接触することのないＬＤＤ構造
を素子設計の変更を伴うことなく，しかも簡便に実現す
る方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】図１（ａ） 〜（ｃ）
は実施例を示す工程順断面図である。上記課題は，フィ
ールド酸化膜２の形成された半導体基板１の素子領域に
ゲート絶縁膜４を介してゲート電極５を形成する工程と
，該ゲート電極５と該フィールド酸化膜２をマスクにし
て，該半導体基板１に該半導体基板１と反対導電型の不
純物を導入する第１のイオン注入を行う工程と，該ゲー
ト電極５と該フィールド酸化膜２を被覆してなるマスク
７であって， 該ゲート電極５と該フィールド酸化膜２
の間に該ゲート絶縁膜４が露出してなる開孔８を有する
マスク７を形成し， 該開孔８から該半導体基板１に該
半導体基板１と反対導電型の不純物を導入する第２のイ
オン注入を行う工程とを有する半導体装置の製造方法に
よって解決される。
は実施例を示す工程順断面図である。上記課題は，フィ
ールド酸化膜２の形成された半導体基板１の素子領域に
ゲート絶縁膜４を介してゲート電極５を形成する工程と
，該ゲート電極５と該フィールド酸化膜２をマスクにし
て，該半導体基板１に該半導体基板１と反対導電型の不
純物を導入する第１のイオン注入を行う工程と，該ゲー
ト電極５と該フィールド酸化膜２を被覆してなるマスク
７であって， 該ゲート電極５と該フィールド酸化膜２
の間に該ゲート絶縁膜４が露出してなる開孔８を有する
マスク７を形成し， 該開孔８から該半導体基板１に該
半導体基板１と反対導電型の不純物を導入する第２のイ
オン注入を行う工程とを有する半導体装置の製造方法に
よって解決される。
【００２０】また，上記の工程に加えて，フィールド酸
化膜２領域の前記半導体基板１に該半導体基板１と同導
電型の不純物を導入しチャネルカット層３を形成する工
程を有する半導体装置の製造方法によって解決される。
化膜２領域の前記半導体基板１に該半導体基板１と同導
電型の不純物を導入しチャネルカット層３を形成する工
程を有する半導体装置の製造方法によって解決される。
【００２１】また，前記第２のイオン注入を前記第１の
イオン注入に比べてドーズ量を大きくし，該半導体基板
１主面に対して斜め方向から行う半導体装置の製造方法
によって解決される。
イオン注入に比べてドーズ量を大きくし，該半導体基板
１主面に対して斜め方向から行う半導体装置の製造方法
によって解決される。
【００２２】
【作用】第２のイオン注入を行う開孔８はゲート電極５
ともフィールド酸化膜２とも接していないから，そのイ
オン注入領域もフィールド酸化膜２と接触しない。さら
にフィールド酸化膜２下のチャネルカット層３とも接触
しない。第１のイオン注入は低濃度で，第２のイオン注
入は高濃度で行うようにすれば，高濃度層がチャネルカ
ット層３と接触することもなく，接合耐圧の劣化は避け
られる。
ともフィールド酸化膜２とも接していないから，そのイ
オン注入領域もフィールド酸化膜２と接触しない。さら
にフィールド酸化膜２下のチャネルカット層３とも接触
しない。第１のイオン注入は低濃度で，第２のイオン注
入は高濃度で行うようにすれば，高濃度層がチャネルカ
ット層３と接触することもなく，接合耐圧の劣化は避け
られる。
【００２３】第２のイオン注入を半導体基板１主面に対
して斜め方向から行うことによりチャネリングを避け，
開孔８のほぼ全域にわたり，半導体基板１の所定の深さ
に注入することができる。
して斜め方向から行うことによりチャネリングを避け，
開孔８のほぼ全域にわたり，半導体基板１の所定の深さ
に注入することができる。
【００２４】
【実施例】図１（ａ） 〜（ｃ） は実施例を示す工程
順断面図であり，図２（ａ） 〜（ｃ） はチャネルカ
ット層を形成する工程順断面図である。以下，これらの
図を参照しながら説明する。
順断面図であり，図２（ａ） 〜（ｃ） はチャネルカ
ット層を形成する工程順断面図である。以下，これらの
図を参照しながら説明する。
【００２５】図２（ａ） 参照半導体基板１としてｐ−
Ｓｉ基板を用い，ゲート酸化膜と同程度の厚さの熱酸化
膜２ａを形成する。酸化膜厚は，例えば２００ Åであ
る。
Ｓｉ基板を用い，ゲート酸化膜と同程度の厚さの熱酸化
膜２ａを形成する。酸化膜厚は，例えば２００ Åであ
る。
【００２６】全面にＣＶＤ法により厚さ１５００Åの窒
化シリコン膜を形成し，フィールド酸化膜を形成する部
分をエッチング除去し，ＳｉＮマスク１０を形成する。 ＳｉＮマスク１０をマスクにして，Ｓｉ基板１にチャネ
ルカット用の不純物として，例えばボロン（Ｂ＋ ）
をイオン注入する。イオン注入条件は，例えば加速電圧
２０ ｋｅＶ， ドーズ量３×１０１４ｃｍ−２である
。
化シリコン膜を形成し，フィールド酸化膜を形成する部
分をエッチング除去し，ＳｉＮマスク１０を形成する。 ＳｉＮマスク１０をマスクにして，Ｓｉ基板１にチャネ
ルカット用の不純物として，例えばボロン（Ｂ＋ ）
をイオン注入する。イオン注入条件は，例えば加速電圧
２０ ｋｅＶ， ドーズ量３×１０１４ｃｍ−２である
。
【００２７】図２（ｂ） 参照
ＳｉＮマスク１０を選択酸化用のマスクにしてＳｉ基板
１を熱酸化し，厚さが４０００〜５０００Åのフィール
ド酸化膜２を形成する。フィールド酸化膜２の下にはチ
ャネルカット層３が形成される。
１を熱酸化し，厚さが４０００〜５０００Åのフィール
ド酸化膜２を形成する。フィールド酸化膜２の下にはチ
ャネルカット層３が形成される。
【００２８】図２（ｃ） 参照
ＳｉＮマスク１０をエッチングして除去する。
図１（ａ） 参照
次に，熱酸化膜２ａを除去し，あらためて熱酸化により
厚さ１００ 〜２００ Åのゲート絶縁膜５を形成する
。
厚さ１００ 〜２００ Åのゲート絶縁膜５を形成する
。
【００２９】ゲート絶縁膜５の上にポリＳｉのゲート電
極５を形成する。ゲート電極５とフィールド酸化膜２を
マスクにして，Ｓｉ基板１にそれと反対導電型の不純物
，例えばヒ素（Ａｓ＋ ）をイオン注入する。イオン注
入条件は，例えば，加速電圧４０ ｋｅＶ， ドーズ量
１〜２×１０１３ｃｍ−２である。これにより，Ｓ
ｉ基板１には第１のイオン注入領域６が形成される。
極５を形成する。ゲート電極５とフィールド酸化膜２を
マスクにして，Ｓｉ基板１にそれと反対導電型の不純物
，例えばヒ素（Ａｓ＋ ）をイオン注入する。イオン注
入条件は，例えば，加速電圧４０ ｋｅＶ， ドーズ量
１〜２×１０１３ｃｍ−２である。これにより，Ｓ
ｉ基板１には第１のイオン注入領域６が形成される。
【００３０】図１（ｂ） 参照
全面にＣＶＤ法によりＳｉＯ２ を堆積し，厚さ５００
０ÅのＳｉＯ２ 膜を形成し，そのＳｉＯ２ 膜をパタ
ーニングして，ゲート電極５ともフィールド酸化膜２と
も接しない開孔８を有するＳｉＯ２ マスク７を形成す
る。開孔８の幅は，例えば，０．５ μｍであり， 開
孔８とフィールド酸化膜２との間隔は０．３ 〜０．５
μｍ程度である。
０ÅのＳｉＯ２ 膜を形成し，そのＳｉＯ２ 膜をパタ
ーニングして，ゲート電極５ともフィールド酸化膜２と
も接しない開孔８を有するＳｉＯ２ マスク７を形成す
る。開孔８の幅は，例えば，０．５ μｍであり， 開
孔８とフィールド酸化膜２との間隔は０．３ 〜０．５
μｍ程度である。
【００３１】図１（ｃ） 参照
ＳｉＯ２ マスク７をマスクにして，開孔８からＳｉ基
板１にそれと反対導電型の不純物，例えばヒ素（Ａｓ＋
）をイオン注入する。イオン注入条件は，例えば，加
速電圧５０ ｋｅＶ， ドーズ量 ５×１０１５ｃｍ
−２である。イオン注入方向はＳｉ基板１主面の法線と
７°の角度をなす方向とした。これにより，Ｓｉ基板１
に深さ約 ２００Åにわたってｎ＋ 型の第２のイオン
注入領域９が形成された。
板１にそれと反対導電型の不純物，例えばヒ素（Ａｓ＋
）をイオン注入する。イオン注入条件は，例えば，加
速電圧５０ ｋｅＶ， ドーズ量 ５×１０１５ｃｍ
−２である。イオン注入方向はＳｉ基板１主面の法線と
７°の角度をなす方向とした。これにより，Ｓｉ基板１
に深さ約 ２００Åにわたってｎ＋ 型の第２のイオン
注入領域９が形成された。
【００３２】この後，窒素雰囲気中９００ ℃，１０分
の活性化処理を行った。第２のイオン注入はＳｉ基板１
主面の法線と低角度をなす方向から行うことにより，チ
ャネリングを起こすことなく，しかも開孔８のほぼ全域
にわたりＳｉ基板１の所定の深さに形成することができ
る。
の活性化処理を行った。第２のイオン注入はＳｉ基板１
主面の法線と低角度をなす方向から行うことにより，チ
ャネリングを起こすことなく，しかも開孔８のほぼ全域
にわたりＳｉ基板１の所定の深さに形成することができ
る。
【００３３】第２のイオン注入領域６（ｎ− ） はフ
ィールド酸化膜２と接し，チャネルカット層（ｐ＋ ）
と接することもあるが，低濃度であるので接合耐圧の劣
化は生じない。
ィールド酸化膜２と接し，チャネルカット層（ｐ＋ ）
と接することもあるが，低濃度であるので接合耐圧の劣
化は生じない。
【００３４】なお，本発明によれば，ｎ＋ 層の形成に
際して，従来のようにゲート電極５の側面に側壁を形成
する必要がない。また，素子設計の変更を伴うこともな
い。
際して，従来のようにゲート電極５の側面に側壁を形成
する必要がない。また，素子設計の変更を伴うこともな
い。
【００３５】
【発明の効果】以上説明したように，本発明によれば，
耐放射線素子が，素子設計の変更を伴うことなく，接合
耐圧の劣化を生じることもなく実現できる。
耐放射線素子が，素子設計の変更を伴うことなく，接合
耐圧の劣化を生じることもなく実現できる。
【００３６】本発明は耐放射線ＭＯＳＦＥＴの形成に顕
著な効果を奏するものである。
著な効果を奏するものである。
【図１】（ａ） 〜（ｃ） は実施例を示す工程順断面
図である。
図である。
【図２】（ａ） 〜（ｃ） はチャネルカット層を形成
する工程順断面図である。
する工程順断面図である。
【図３】（ａ）， （ｂ）は放射線の影響を説明するた
めの図である。
めの図である。
【図４】（ａ）， （ｂ）は従来のＬＤＤ構造を示す断
面図である。
面図である。
１は半導体基板であってＳｉ基板
２はフィールド酸化膜
２ａは熱酸化膜
３はチャネルカット層
４はゲート絶縁膜
５はゲート電極
６は第１のイオン注入領域であってソース・ドレイン領
域 ７はマスクであってＳｉＯ２ マスク ８は開孔 ９は第２のイオン注入領域であってソース・ドレイン領
域 １０はＳｉＮマスク １１は側壁であってＳｉＯ２ 側壁
域 ７はマスクであってＳｉＯ２ マスク ８は開孔 ９は第２のイオン注入領域であってソース・ドレイン領
域 １０はＳｉＮマスク １１は側壁であってＳｉＯ２ 側壁
Claims (3)
- 【請求項１】 フィールド酸化膜（２） の形成され
た半導体基板（１）の素子領域にゲート絶縁膜（４）
を介してゲート電極（５） を形成する工程と，該ゲー
ト電極（５） と該フィールド酸化膜（２） をマスク
にして，該半導体基板（１） に該半導体基板（１）
と反対導電型の不純物を導入する第１のイオン注入を行
う工程と，該ゲート電極（５） と該フィールド酸化膜
（２） を被覆してなるマスク（７） であって， 該
ゲート電極（５） と該フィールド酸化膜（２） の間
に該ゲート絶縁膜（４） が露出してなる開孔（８）
を有するマスク（７） を形成し， 該開孔（８） か
ら該半導体基板（１） に該半導体基板（１） と反対
導電型の不純物を導入する第２のイオン注入を行う工程
とを有することを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の工程に加えて，フィー
ルド酸化膜（２） 領域の前記半導体基板（１） に該
半導体基板（１） と同導電型の不純物を導入しチャネ
ルカット層（３） を形成する工程を有することを特徴
とする半導体装置の製造方法。 - 【請求項３】 前記第２のイオン注入を前記第１のイ
オン注入に比べてドーズ量を大きくし，該半導体基板（
１） 主面に対して斜め方向から行うことを特徴とする
請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP678291A JPH04240731A (ja) | 1991-01-24 | 1991-01-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP678291A JPH04240731A (ja) | 1991-01-24 | 1991-01-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04240731A true JPH04240731A (ja) | 1992-08-28 |
Family
ID=11647746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP678291A Withdrawn JPH04240731A (ja) | 1991-01-24 | 1991-01-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04240731A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100274979B1 (ko) * | 1998-03-02 | 2001-01-15 | 황인길 | 반도체소자내의콘택트형성방법 |
-
1991
- 1991-01-24 JP JP678291A patent/JPH04240731A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100274979B1 (ko) * | 1998-03-02 | 2001-01-15 | 황인길 | 반도체소자내의콘택트형성방법 |
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Legal Events
| Date | Code | Title | Description |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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