JPH04240580A - 半導体集積回路のテスト方法 - Google Patents
半導体集積回路のテスト方法Info
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- JPH04240580A JPH04240580A JP3021438A JP2143891A JPH04240580A JP H04240580 A JPH04240580 A JP H04240580A JP 3021438 A JP3021438 A JP 3021438A JP 2143891 A JP2143891 A JP 2143891A JP H04240580 A JPH04240580 A JP H04240580A
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- 238000000034 method Methods 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 claims description 7
- 230000003111 delayed effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 10
- 230000001934 delay Effects 0.000 description 6
- 230000006870 function Effects 0.000 description 5
- 238000011990 functional testing Methods 0.000 description 3
- 238000004088 simulation Methods 0.000 description 2
- 230000002950 deficient Effects 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、テストパターン変換方
式に係り、特に、半導体集積回路のテストを行うために
用いて好適なテストパターン変換方式に関する。
式に係り、特に、半導体集積回路のテストを行うために
用いて好適なテストパターン変換方式に関する。
【０００２】
【従来の技術】一般に、半導体集積回路のテストとして
は、ウエハ上に形成した回路に対し、直接プロービング
するテストと、ウエハから切り出したチップをパッケー
ジした段階でのテストとがある。
は、ウエハ上に形成した回路に対し、直接プロービング
するテストと、ウエハから切り出したチップをパッケー
ジした段階でのテストとがある。
【０００３】このようなテストは、回路の電気的特性が
許容値に収まっているか否かを判定する直流特性テスト
と、回路が機能的に正常であるか否かを判定する直流フ
ァンクションテストとに分けることができる。本発明は
、後者のファンクションテストに使用するテストパター
ンの生成方法に係るものである。
許容値に収まっているか否かを判定する直流特性テスト
と、回路が機能的に正常であるか否かを判定する直流フ
ァンクションテストとに分けることができる。本発明は
、後者のファンクションテストに使用するテストパター
ンの生成方法に係るものである。
【０００４】ファンクションテストのパターンを作成す
る方法として、半導体集積回路の論理設計時に実施した
論理シミュレーションの結果を利用する方法がある。こ
の方法は、論理シミュレーション結果により得られた、
半導体集積回路の信号の入力値と出力値とを組として、
それぞれファンクションテストパターンの入力値及び出
力期待値の組として使用するものである。
る方法として、半導体集積回路の論理設計時に実施した
論理シミュレーションの結果を利用する方法がある。こ
の方法は、論理シミュレーション結果により得られた、
半導体集積回路の信号の入力値と出力値とを組として、
それぞれファンクションテストパターンの入力値及び出
力期待値の組として使用するものである。
【０００５】なお、この種従来技術として、例えば、「
ＬＳＩ技術 コロナ社発行 第１９２頁」等に記載
された技術が知られている。
ＬＳＩ技術 コロナ社発行 第１９２頁」等に記載
された技術が知られている。
【０００６】
【発明が解決しようとする課題】前記従来技術は、近年
のコンピュータ用半導体集積回路（以下、ＬＳＩという
）の動作サイクルの高速化と、それに見合った高速テス
トの要求に対して、現状のテスタで対応するためには、
テスタと被テストＬＳＩとを接続するテスト治具の信号
伝搬遅延、被テストＬＳＩ内部の信号遅延に対する配慮
がなされていない。
のコンピュータ用半導体集積回路（以下、ＬＳＩという
）の動作サイクルの高速化と、それに見合った高速テス
トの要求に対して、現状のテスタで対応するためには、
テスタと被テストＬＳＩとを接続するテスト治具の信号
伝搬遅延、被テストＬＳＩ内部の信号遅延に対する配慮
がなされていない。
【０００７】このため、前記従来技術は、テスタから被
テストＬＳＩに、また、被テストＬＳＩからテスタに信
号が伝搬している間に、テスト治具、被テストＬＳＩの
遅延により、テスタのテストサイクルが数サイクル進ん
でしまい、テスタ側で、現在のテストサイクルよりも数
サイクル前の出力期待値を保持し、この期待値と被テス
トＬＳＩの出力値とを比較判定する必要があり、テスタ
に要求されるパターン保持用のメモリが増大するという
問題点を有している。この現象は、前記遅延時間に比べ
テストサイクルが短くなる程、すなわち、ＬＳＩの動作
サイクルが高速化する程問題となる。
テストＬＳＩに、また、被テストＬＳＩからテスタに信
号が伝搬している間に、テスト治具、被テストＬＳＩの
遅延により、テスタのテストサイクルが数サイクル進ん
でしまい、テスタ側で、現在のテストサイクルよりも数
サイクル前の出力期待値を保持し、この期待値と被テス
トＬＳＩの出力値とを比較判定する必要があり、テスタ
に要求されるパターン保持用のメモリが増大するという
問題点を有している。この現象は、前記遅延時間に比べ
テストサイクルが短くなる程、すなわち、ＬＳＩの動作
サイクルが高速化する程問題となる。
【０００８】本発明の目的は、前記従来技術の問題点を
解決し、現状のテスタを用いて高速のファンクションテ
ストを実現することのできるテストパターン変換方式を
提供することにある。
解決し、現状のテスタを用いて高速のファンクションテ
ストを実現することのできるテストパターン変換方式を
提供することにある。
【０００９】
【課題を解決するための手段】本発明によれば前記目的
は、テスト実施前に、テスタ、被テストＬＳＩ間のテス
ト治具および被テストＬＳＩの各遅延時間の合計値とテ
ストサイクルと比較して、入力値に対する出力期待値を
、前記遅延時間の合計値に見合った適当な数サイクル数
だけ後方にシフトさせ、出力期待値シフト後の空白に、
不確定値を挿入するようにファンクションテスト用のテ
ストパターンを予め変換しておくことにより達成される
。
は、テスト実施前に、テスタ、被テストＬＳＩ間のテス
ト治具および被テストＬＳＩの各遅延時間の合計値とテ
ストサイクルと比較して、入力値に対する出力期待値を
、前記遅延時間の合計値に見合った適当な数サイクル数
だけ後方にシフトさせ、出力期待値シフト後の空白に、
不確定値を挿入するようにファンクションテスト用のテ
ストパターンを予め変換しておくことにより達成される
。
【００１０】
【作用】テスタ、被テストＬＳＩ間のテスト治具および
被テストＬＳＩの合計遅延時間が、何テストサイクルに
相当するかを計算し、入力値に対して出力期待値を前記
のように計算したサイクル分だけ、後方にシフトさせる
ことにより、テスタ側では、数サイクル前のテストパタ
ーンを保持する必要がなくなり、そのためのメモリを不
要とすることができる。また、出力期待値シフト後の空
白には不確定値を挿入することで、当該サイクルでの比
較判定を止めさせることができる。
被テストＬＳＩの合計遅延時間が、何テストサイクルに
相当するかを計算し、入力値に対して出力期待値を前記
のように計算したサイクル分だけ、後方にシフトさせる
ことにより、テスタ側では、数サイクル前のテストパタ
ーンを保持する必要がなくなり、そのためのメモリを不
要とすることができる。また、出力期待値シフト後の空
白には不確定値を挿入することで、当該サイクルでの比
較判定を止めさせることができる。
【００１１】
【実施例】以下、本発明によるテストパターン変換方式
の実施例を図面により詳細に説明する。
の実施例を図面により詳細に説明する。
【００１２】図１は本発明の第１の実施例を示すテスタ
と被テストＬＳＩとの関係を示す図、図２は点Ａにおけ
るＬＳＩの入出力信号の状態を示すタイムチャート、図
３はテストパターンの変換を説明する図である。図１に
おいて、１はテスタ、２は被テストＬＳＩである。
と被テストＬＳＩとの関係を示す図、図２は点Ａにおけ
るＬＳＩの入出力信号の状態を示すタイムチャート、図
３はテストパターンの変換を説明する図である。図１に
おいて、１はテスタ、２は被テストＬＳＩである。
【００１３】図１に示す本発明の第１の実施例において
、テスタ１からのテスト信号は、テスタ１内のドライバ
ＤＲＶＴから出力され、ケーブル及びテスト治具を介し
て被テストＬＳＩ２に入力される。このテスト信号は、
被テストＬＳＩ２内の論理回路により論理変換された後
、ドライバＤＲＶＬから出力される。この出力信号は、
治具及びケーブルを介してテスタ１に戻され、テスタ１
内の比較器ＣＯＭＰに入力される。比較器ＣＯＭＰは、
この入力信号と予めテスタ１内に用意されている前述し
たテスト信号に対する被テストＬＳＩ２内の論理回路の
論理結果の期待値とを比較し、被テストＬＳＩ２の機能
の正常性をチェックして出力する。
、テスタ１からのテスト信号は、テスタ１内のドライバ
ＤＲＶＴから出力され、ケーブル及びテスト治具を介し
て被テストＬＳＩ２に入力される。このテスト信号は、
被テストＬＳＩ２内の論理回路により論理変換された後
、ドライバＤＲＶＬから出力される。この出力信号は、
治具及びケーブルを介してテスタ１に戻され、テスタ１
内の比較器ＣＯＭＰに入力される。比較器ＣＯＭＰは、
この入力信号と予めテスタ１内に用意されている前述し
たテスト信号に対する被テストＬＳＩ２内の論理回路の
論理結果の期待値とを比較し、被テストＬＳＩ２の機能
の正常性をチェックして出力する。
【００１４】前述のような被テストＬＳＩ２のテストに
おいて、被テストＬＳＩ２に対する入力信号をａ、出力
信号をｂとし、テスタ１からのケーブルとテスト用の治
具との接続点Ａにおける信号ａ、ｂの状態が図２に示さ
れている。通常、テスタ１から被テストＬＳＩ２までの
信号遅延の中で、ケーブル遅延については、テスタ側で
補償されているので、ユーザに見える遅延は、治具によ
る遅延及びＬＳＩ内部の遅延である。
おいて、被テストＬＳＩ２に対する入力信号をａ、出力
信号をｂとし、テスタ１からのケーブルとテスト用の治
具との接続点Ａにおける信号ａ、ｂの状態が図２に示さ
れている。通常、テスタ１から被テストＬＳＩ２までの
信号遅延の中で、ケーブル遅延については、テスタ側で
補償されているので、ユーザに見える遅延は、治具によ
る遅延及びＬＳＩ内部の遅延である。
【００１５】テスト信号である入力信号ａと、被テスト
ＬＳＩ２内の論理回路の論理結果である出力信号ｂとは
、本来、同じテストサイクル、例えば、Ｔｓ１に出現す
べきであるが、図２から明らかなように、出力信号ｂは
、治具及び被テストＬＳＩ２による遅延を受け、この例
の場合、次のテストサイクルＴｓ２にＡ点に到達してい
る。このため、信号ｂがテスタ１に到着したときには、
出力信号ｂに相当する出力期待値がテスタ１に存在しな
いことになり、テスタ１はこれらの信号の比較を行うこ
とができない。この現象は、前述した治具遅延、ＬＳＩ
遅延に比べ、テストサイクルが十分大きい場合には問題
とならないが、テストサイクルが短かくなった場合に問
題となる。
ＬＳＩ２内の論理回路の論理結果である出力信号ｂとは
、本来、同じテストサイクル、例えば、Ｔｓ１に出現す
べきであるが、図２から明らかなように、出力信号ｂは
、治具及び被テストＬＳＩ２による遅延を受け、この例
の場合、次のテストサイクルＴｓ２にＡ点に到達してい
る。このため、信号ｂがテスタ１に到着したときには、
出力信号ｂに相当する出力期待値がテスタ１に存在しな
いことになり、テスタ１はこれらの信号の比較を行うこ
とができない。この現象は、前述した治具遅延、ＬＳＩ
遅延に比べ、テストサイクルが十分大きい場合には問題
とならないが、テストサイクルが短かくなった場合に問
題となる。
【００１６】本発明の第１の実施例においては、前述の
問題を解決するため、図３に示すように、予め、入力テ
ストパターン信号に対する期待値である出力値を、所定
数のテストサイクルだけ後方にシフトし、シフト後の空
白には不確定値（Ｘ）を挿入することにした。すなわち
、図２に示す例では、テストサイクルＴｓ１〜Ｔｓ９…
…におけるテストパターンの入力信号ｉ１〜ｉ９……に
対する出力期待値ｏ１〜ｏ９……を、２テストサイクル
だけ後方にシフトしており、テストサイクルＴｓ１、Ｔ
ｓ２に不確定値（Ｘ）が挿入されている。
問題を解決するため、図３に示すように、予め、入力テ
ストパターン信号に対する期待値である出力値を、所定
数のテストサイクルだけ後方にシフトし、シフト後の空
白には不確定値（Ｘ）を挿入することにした。すなわち
、図２に示す例では、テストサイクルＴｓ１〜Ｔｓ９…
…におけるテストパターンの入力信号ｉ１〜ｉ９……に
対する出力期待値ｏ１〜ｏ９……を、２テストサイクル
だけ後方にシフトしており、テストサイクルＴｓ１、Ｔ
ｓ２に不確定値（Ｘ）が挿入されている。
【００１７】前述の例では、出力期待値を２テストサイ
クル後方にシフトするとしたが、このシフト量は、治具
遅延、ＬＳＩ遅延の量に対応して定めるようにすればよ
い。
クル後方にシフトするとしたが、このシフト量は、治具
遅延、ＬＳＩ遅延の量に対応して定めるようにすればよ
い。
【００１８】このような本発明の第１の実施例によれば
、テスタ１内で出力期待値を所定のテストサイクル数だ
けシフトしておくことにより、治具による信号の遅延を
保証して、被テストＬＳＩの機能テストを容易に行うこ
とができる。
、テスタ１内で出力期待値を所定のテストサイクル数だ
けシフトしておくことにより、治具による信号の遅延を
保証して、被テストＬＳＩの機能テストを容易に行うこ
とができる。
【００１９】図４は本発明の第２の実施例を示すテスタ
と被テストＬＳＩとの関係を示す図、図５は入力、出力
切替時の信号の衝突を説明する図、図６は本発明の第２
の実施例による信号変換を説明する図である。図４にお
ける符号は図１の場合と同一である。この第２の実施例
は、被テストＬＳＩ内部で入力／出力切替が行なわれる
場合の例である。
と被テストＬＳＩとの関係を示す図、図５は入力、出力
切替時の信号の衝突を説明する図、図６は本発明の第２
の実施例による信号変換を説明する図である。図４にお
ける符号は図１の場合と同一である。この第２の実施例
は、被テストＬＳＩ内部で入力／出力切替が行なわれる
場合の例である。
【００２０】図４において、２ｔｄは、ケーブル遅延、
治具遅延、ＬＳＩ遅延の和に相当するものとし、また、
この遅延は、１テストサイクル時間だけあるとする。
治具遅延、ＬＳＩ遅延の和に相当するものとし、また、
この遅延は、１テストサイクル時間だけあるとする。
【００２１】図５は、従来テストパターンを使用し、被
テストＬＳＩで出力→入力切替が行われる場合の、テス
タ１側および被テストＬＳＩ２側における信号タイムチ
ヤートを示すもので、図示しない専用の入力線を介して
テスタ１から被テストＬＳＩ２に入力される入力信号ｉ
２がｉ３に切替られるとき、被テストＬＳＩ２で、出力
から入力への切替が行われるものとしたタイムチャート
である。
テストＬＳＩで出力→入力切替が行われる場合の、テス
タ１側および被テストＬＳＩ２側における信号タイムチ
ヤートを示すもので、図示しない専用の入力線を介して
テスタ１から被テストＬＳＩ２に入力される入力信号ｉ
２がｉ３に切替られるとき、被テストＬＳＩ２で、出力
から入力への切替が行われるものとしたタイムチャート
である。
【００２２】この場合、前述した本発明の第１の実施例
による方式に従い、出力期待値は、１テストサイクル後
方にシフトされており、また、テスタ１からの入力信号
ｉ１、ｉ２に対する被テストＬＳＩ２の出力信号ｏ１、
ｏ２は、丁度１テストサイクル遅れてテスタ１に戻るこ
とになる。このため、テスタ１においては、入力信号ｉ
１が被テストＬＳＩ２を経て処理された出力信号ｏ１と
、これに対応する出力期待値との比較を行うことができ
るが、ＬＳＩ２からの出力信号ｏ２がテスタ１に到着し
たとき、テスタ１側の状態が、コンパレータＣＭＰから
ドライバＤＲＶに切替えられているので、入力と出力の
衝突が生じ、出力信号ｏ２と期待値との比較を行うこと
ができない状態になっている。
による方式に従い、出力期待値は、１テストサイクル後
方にシフトされており、また、テスタ１からの入力信号
ｉ１、ｉ２に対する被テストＬＳＩ２の出力信号ｏ１、
ｏ２は、丁度１テストサイクル遅れてテスタ１に戻るこ
とになる。このため、テスタ１においては、入力信号ｉ
１が被テストＬＳＩ２を経て処理された出力信号ｏ１と
、これに対応する出力期待値との比較を行うことができ
るが、ＬＳＩ２からの出力信号ｏ２がテスタ１に到着し
たとき、テスタ１側の状態が、コンパレータＣＭＰから
ドライバＤＲＶに切替えられているので、入力と出力の
衝突が生じ、出力信号ｏ２と期待値との比較を行うこと
ができない状態になっている。
【００２３】本発明の第２の実施例においては、前述の
問題を解決するため、図６に示すように、被テストＬＳ
Ｉ内部で出力から入力への切替が行なわれるパターンに
関して、不確定値（Ｘ）を挿入し、入力は切替前のパタ
ーンを継続させるようにしている。図６の例では、テス
タ１から被テストＬＳＩ２に入力される入力信号ｉ２が
２テストサイクル継続され、その後に切替が行われてい
る。このため、前記出力信号ｏ２は、テスタ１のコンパ
レータＣＭＰが動作中にテスタ１に到着することになり
、期待値との比較を行うことが可能である。
問題を解決するため、図６に示すように、被テストＬＳ
Ｉ内部で出力から入力への切替が行なわれるパターンに
関して、不確定値（Ｘ）を挿入し、入力は切替前のパタ
ーンを継続させるようにしている。図６の例では、テス
タ１から被テストＬＳＩ２に入力される入力信号ｉ２が
２テストサイクル継続され、その後に切替が行われてい
る。このため、前記出力信号ｏ２は、テスタ１のコンパ
レータＣＭＰが動作中にテスタ１に到着することになり
、期待値との比較を行うことが可能である。
【００２４】なお、図６に示す例は、切替時の２テスト
サイクルについて、不確定値（Ｘ）を挿入するとしたが
、この不確定値（Ｘ）を挿入するテストサイクル数は、
前述の遅延ｔｄの大きさにより定めればよく、図４に説
明した例では、１テストサイクルでよい。
サイクルについて、不確定値（Ｘ）を挿入するとしたが
、この不確定値（Ｘ）を挿入するテストサイクル数は、
前述の遅延ｔｄの大きさにより定めればよく、図４に説
明した例では、１テストサイクルでよい。
【００２５】前述した本発明の第２の実施例によれば、
被テストＬＳＩ内部で入力／出力切替が行なわれる場合
にも、第１の実施例の場合と同様に、治具による信号の
遅延を保証して、被テストＬＳＩの機能テストを容易に
行うことができる。
被テストＬＳＩ内部で入力／出力切替が行なわれる場合
にも、第１の実施例の場合と同様に、治具による信号の
遅延を保証して、被テストＬＳＩの機能テストを容易に
行うことができる。
【００２６】
【発明の効果】以上説明したように本発明によれば、半
導体集積回路の良品、不良品の選別テストにおいて、実
動作に近い高速のファンクションテストを、既存のテス
ト環境で実現することができる。
導体集積回路の良品、不良品の選別テストにおいて、実
動作に近い高速のファンクションテストを、既存のテス
ト環境で実現することができる。
【図１】本発明の第１の実施例によるテスタと被テスト
ＬＳＩとの関係を示す図である。
ＬＳＩとの関係を示す図である。
【図２】図１の点ＡにおけるＬＳＩの入出力信号の状態
を示すタイムチャートである。
を示すタイムチャートである。
【図３】本発明の第１の実施例による信号変換を説明す
る図である。
る図である。
【図４】本発明の第２の実施例によるテスタと被テスト
ＬＳＩとの関係を示す図である。
ＬＳＩとの関係を示す図である。
【図５】入力、出力切替時の信号の衝突を説明する図で
ある。
ある。
【図６】本発明の第２の実施例による信号変換を説明す
る図である。
る図である。
１ テスタ
２ 被テストＬＳＩ
Claims (1)
- 【請求項１】 半導体集積回路のテストを行うため、
各テストサイクルに入力値とその出力期待値との組によ
るテストパターンを発生させるテスタにおいて、前記テ
ストパターンの出力期待値を、対応する入力値より後方
にシフトして発生させることを特徴とするテストパター
ン変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02143891A JP3294284B2 (ja) | 1991-01-23 | 1991-01-23 | 半導体集積回路のテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02143891A JP3294284B2 (ja) | 1991-01-23 | 1991-01-23 | 半導体集積回路のテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04240580A true JPH04240580A (ja) | 1992-08-27 |
| JP3294284B2 JP3294284B2 (ja) | 2002-06-24 |
Family
ID=12054976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02143891A Expired - Fee Related JP3294284B2 (ja) | 1991-01-23 | 1991-01-23 | 半導体集積回路のテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3294284B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4526176B2 (ja) * | 2000-10-05 | 2010-08-18 | 株式会社アドバンテスト | Ｉｃ試験装置 |
| US7865420B1 (en) | 2001-01-22 | 2011-01-04 | Voyager Technologies, Inc. | Real time electronic commerce telecommunication system and method |
-
1991
- 1991-01-23 JP JP02143891A patent/JP3294284B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4526176B2 (ja) * | 2000-10-05 | 2010-08-18 | 株式会社アドバンテスト | Ｉｃ試験装置 |
| US7865420B1 (en) | 2001-01-22 | 2011-01-04 | Voyager Technologies, Inc. | Real time electronic commerce telecommunication system and method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3294284B2 (ja) | 2002-06-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |