JPH04240580A - 半導体集積回路のテスト方法 - Google Patents
半導体集積回路のテスト方法Info
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- JPH04240580A JPH04240580A JP3021438A JP2143891A JPH04240580A JP H04240580 A JPH04240580 A JP H04240580A JP 3021438 A JP3021438 A JP 3021438A JP 2143891 A JP2143891 A JP 2143891A JP H04240580 A JPH04240580 A JP H04240580A
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- 238000000034 method Methods 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 claims description 7
- 230000003111 delayed effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 10
- 230000001934 delay Effects 0.000 description 6
- 230000006870 function Effects 0.000 description 5
- 238000011990 functional testing Methods 0.000 description 3
- 238000004088 simulation Methods 0.000 description 2
- 230000002950 deficient Effects 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、テストパターン変換方
式に係り、特に、半導体集積回路のテストを行うために
用いて好適なテストパターン変換方式に関する。
式に係り、特に、半導体集積回路のテストを行うために
用いて好適なテストパターン変換方式に関する。
【0002】
【従来の技術】一般に、半導体集積回路のテストとして
は、ウエハ上に形成した回路に対し、直接プロービング
するテストと、ウエハから切り出したチップをパッケー
ジした段階でのテストとがある。
は、ウエハ上に形成した回路に対し、直接プロービング
するテストと、ウエハから切り出したチップをパッケー
ジした段階でのテストとがある。
【0003】このようなテストは、回路の電気的特性が
許容値に収まっているか否かを判定する直流特性テスト
と、回路が機能的に正常であるか否かを判定する直流フ
ァンクションテストとに分けることができる。本発明は
、後者のファンクションテストに使用するテストパター
ンの生成方法に係るものである。
許容値に収まっているか否かを判定する直流特性テスト
と、回路が機能的に正常であるか否かを判定する直流フ
ァンクションテストとに分けることができる。本発明は
、後者のファンクションテストに使用するテストパター
ンの生成方法に係るものである。
【0004】ファンクションテストのパターンを作成す
る方法として、半導体集積回路の論理設計時に実施した
論理シミュレーションの結果を利用する方法がある。こ
の方法は、論理シミュレーション結果により得られた、
半導体集積回路の信号の入力値と出力値とを組として、
それぞれファンクションテストパターンの入力値及び出
力期待値の組として使用するものである。
る方法として、半導体集積回路の論理設計時に実施した
論理シミュレーションの結果を利用する方法がある。こ
の方法は、論理シミュレーション結果により得られた、
半導体集積回路の信号の入力値と出力値とを組として、
それぞれファンクションテストパターンの入力値及び出
力期待値の組として使用するものである。
【0005】なお、この種従来技術として、例えば、「
LSI技術 コロナ社発行 第192頁」等に記載
された技術が知られている。
LSI技術 コロナ社発行 第192頁」等に記載
された技術が知られている。
【0006】
【発明が解決しようとする課題】前記従来技術は、近年
のコンピュータ用半導体集積回路(以下、LSIという
)の動作サイクルの高速化と、それに見合った高速テス
トの要求に対して、現状のテスタで対応するためには、
テスタと被テストLSIとを接続するテスト治具の信号
伝搬遅延、被テストLSI内部の信号遅延に対する配慮
がなされていない。
のコンピュータ用半導体集積回路(以下、LSIという
)の動作サイクルの高速化と、それに見合った高速テス
トの要求に対して、現状のテスタで対応するためには、
テスタと被テストLSIとを接続するテスト治具の信号
伝搬遅延、被テストLSI内部の信号遅延に対する配慮
がなされていない。
【0007】このため、前記従来技術は、テスタから被
テストLSIに、また、被テストLSIからテスタに信
号が伝搬している間に、テスト治具、被テストLSIの
遅延により、テスタのテストサイクルが数サイクル進ん
でしまい、テスタ側で、現在のテストサイクルよりも数
サイクル前の出力期待値を保持し、この期待値と被テス
トLSIの出力値とを比較判定する必要があり、テスタ
に要求されるパターン保持用のメモリが増大するという
問題点を有している。この現象は、前記遅延時間に比べ
テストサイクルが短くなる程、すなわち、LSIの動作
サイクルが高速化する程問題となる。
テストLSIに、また、被テストLSIからテスタに信
号が伝搬している間に、テスト治具、被テストLSIの
遅延により、テスタのテストサイクルが数サイクル進ん
でしまい、テスタ側で、現在のテストサイクルよりも数
サイクル前の出力期待値を保持し、この期待値と被テス
トLSIの出力値とを比較判定する必要があり、テスタ
に要求されるパターン保持用のメモリが増大するという
問題点を有している。この現象は、前記遅延時間に比べ
テストサイクルが短くなる程、すなわち、LSIの動作
サイクルが高速化する程問題となる。
【0008】本発明の目的は、前記従来技術の問題点を
解決し、現状のテスタを用いて高速のファンクションテ
ストを実現することのできるテストパターン変換方式を
提供することにある。
解決し、現状のテスタを用いて高速のファンクションテ
ストを実現することのできるテストパターン変換方式を
提供することにある。
【0009】
【課題を解決するための手段】本発明によれば前記目的
は、テスト実施前に、テスタ、被テストLSI間のテス
ト治具および被テストLSIの各遅延時間の合計値とテ
ストサイクルと比較して、入力値に対する出力期待値を
、前記遅延時間の合計値に見合った適当な数サイクル数
だけ後方にシフトさせ、出力期待値シフト後の空白に、
不確定値を挿入するようにファンクションテスト用のテ
ストパターンを予め変換しておくことにより達成される
。
は、テスト実施前に、テスタ、被テストLSI間のテス
ト治具および被テストLSIの各遅延時間の合計値とテ
ストサイクルと比較して、入力値に対する出力期待値を
、前記遅延時間の合計値に見合った適当な数サイクル数
だけ後方にシフトさせ、出力期待値シフト後の空白に、
不確定値を挿入するようにファンクションテスト用のテ
ストパターンを予め変換しておくことにより達成される
。
【0010】
【作用】テスタ、被テストLSI間のテスト治具および
被テストLSIの合計遅延時間が、何テストサイクルに
相当するかを計算し、入力値に対して出力期待値を前記
のように計算したサイクル分だけ、後方にシフトさせる
ことにより、テスタ側では、数サイクル前のテストパタ
ーンを保持する必要がなくなり、そのためのメモリを不
要とすることができる。また、出力期待値シフト後の空
白には不確定値を挿入することで、当該サイクルでの比
較判定を止めさせることができる。
被テストLSIの合計遅延時間が、何テストサイクルに
相当するかを計算し、入力値に対して出力期待値を前記
のように計算したサイクル分だけ、後方にシフトさせる
ことにより、テスタ側では、数サイクル前のテストパタ
ーンを保持する必要がなくなり、そのためのメモリを不
要とすることができる。また、出力期待値シフト後の空
白には不確定値を挿入することで、当該サイクルでの比
較判定を止めさせることができる。
【0011】
【実施例】以下、本発明によるテストパターン変換方式
の実施例を図面により詳細に説明する。
の実施例を図面により詳細に説明する。
【0012】図1は本発明の第1の実施例を示すテスタ
と被テストLSIとの関係を示す図、図2は点Aにおけ
るLSIの入出力信号の状態を示すタイムチャート、図
3はテストパターンの変換を説明する図である。図1に
おいて、1はテスタ、2は被テストLSIである。
と被テストLSIとの関係を示す図、図2は点Aにおけ
るLSIの入出力信号の状態を示すタイムチャート、図
3はテストパターンの変換を説明する図である。図1に
おいて、1はテスタ、2は被テストLSIである。
【0013】図1に示す本発明の第1の実施例において
、テスタ1からのテスト信号は、テスタ1内のドライバ
DRVTから出力され、ケーブル及びテスト治具を介し
て被テストLSI2に入力される。このテスト信号は、
被テストLSI2内の論理回路により論理変換された後
、ドライバDRVLから出力される。この出力信号は、
治具及びケーブルを介してテスタ1に戻され、テスタ1
内の比較器COMPに入力される。比較器COMPは、
この入力信号と予めテスタ1内に用意されている前述し
たテスト信号に対する被テストLSI2内の論理回路の
論理結果の期待値とを比較し、被テストLSI2の機能
の正常性をチェックして出力する。
、テスタ1からのテスト信号は、テスタ1内のドライバ
DRVTから出力され、ケーブル及びテスト治具を介し
て被テストLSI2に入力される。このテスト信号は、
被テストLSI2内の論理回路により論理変換された後
、ドライバDRVLから出力される。この出力信号は、
治具及びケーブルを介してテスタ1に戻され、テスタ1
内の比較器COMPに入力される。比較器COMPは、
この入力信号と予めテスタ1内に用意されている前述し
たテスト信号に対する被テストLSI2内の論理回路の
論理結果の期待値とを比較し、被テストLSI2の機能
の正常性をチェックして出力する。
【0014】前述のような被テストLSI2のテストに
おいて、被テストLSI2に対する入力信号をa、出力
信号をbとし、テスタ1からのケーブルとテスト用の治
具との接続点Aにおける信号a、bの状態が図2に示さ
れている。通常、テスタ1から被テストLSI2までの
信号遅延の中で、ケーブル遅延については、テスタ側で
補償されているので、ユーザに見える遅延は、治具によ
る遅延及びLSI内部の遅延である。
おいて、被テストLSI2に対する入力信号をa、出力
信号をbとし、テスタ1からのケーブルとテスト用の治
具との接続点Aにおける信号a、bの状態が図2に示さ
れている。通常、テスタ1から被テストLSI2までの
信号遅延の中で、ケーブル遅延については、テスタ側で
補償されているので、ユーザに見える遅延は、治具によ
る遅延及びLSI内部の遅延である。
【0015】テスト信号である入力信号aと、被テスト
LSI2内の論理回路の論理結果である出力信号bとは
、本来、同じテストサイクル、例えば、Ts1に出現す
べきであるが、図2から明らかなように、出力信号bは
、治具及び被テストLSI2による遅延を受け、この例
の場合、次のテストサイクルTs2にA点に到達してい
る。このため、信号bがテスタ1に到着したときには、
出力信号bに相当する出力期待値がテスタ1に存在しな
いことになり、テスタ1はこれらの信号の比較を行うこ
とができない。この現象は、前述した治具遅延、LSI
遅延に比べ、テストサイクルが十分大きい場合には問題
とならないが、テストサイクルが短かくなった場合に問
題となる。
LSI2内の論理回路の論理結果である出力信号bとは
、本来、同じテストサイクル、例えば、Ts1に出現す
べきであるが、図2から明らかなように、出力信号bは
、治具及び被テストLSI2による遅延を受け、この例
の場合、次のテストサイクルTs2にA点に到達してい
る。このため、信号bがテスタ1に到着したときには、
出力信号bに相当する出力期待値がテスタ1に存在しな
いことになり、テスタ1はこれらの信号の比較を行うこ
とができない。この現象は、前述した治具遅延、LSI
遅延に比べ、テストサイクルが十分大きい場合には問題
とならないが、テストサイクルが短かくなった場合に問
題となる。
【0016】本発明の第1の実施例においては、前述の
問題を解決するため、図3に示すように、予め、入力テ
ストパターン信号に対する期待値である出力値を、所定
数のテストサイクルだけ後方にシフトし、シフト後の空
白には不確定値(X)を挿入することにした。すなわち
、図2に示す例では、テストサイクルTs1〜Ts9…
…におけるテストパターンの入力信号i1〜i9……に
対する出力期待値o1〜o9……を、2テストサイクル
だけ後方にシフトしており、テストサイクルTs1、T
s2に不確定値(X)が挿入されている。
問題を解決するため、図3に示すように、予め、入力テ
ストパターン信号に対する期待値である出力値を、所定
数のテストサイクルだけ後方にシフトし、シフト後の空
白には不確定値(X)を挿入することにした。すなわち
、図2に示す例では、テストサイクルTs1〜Ts9…
…におけるテストパターンの入力信号i1〜i9……に
対する出力期待値o1〜o9……を、2テストサイクル
だけ後方にシフトしており、テストサイクルTs1、T
s2に不確定値(X)が挿入されている。
【0017】前述の例では、出力期待値を2テストサイ
クル後方にシフトするとしたが、このシフト量は、治具
遅延、LSI遅延の量に対応して定めるようにすればよ
い。
クル後方にシフトするとしたが、このシフト量は、治具
遅延、LSI遅延の量に対応して定めるようにすればよ
い。
【0018】このような本発明の第1の実施例によれば
、テスタ1内で出力期待値を所定のテストサイクル数だ
けシフトしておくことにより、治具による信号の遅延を
保証して、被テストLSIの機能テストを容易に行うこ
とができる。
、テスタ1内で出力期待値を所定のテストサイクル数だ
けシフトしておくことにより、治具による信号の遅延を
保証して、被テストLSIの機能テストを容易に行うこ
とができる。
【0019】図4は本発明の第2の実施例を示すテスタ
と被テストLSIとの関係を示す図、図5は入力、出力
切替時の信号の衝突を説明する図、図6は本発明の第2
の実施例による信号変換を説明する図である。図4にお
ける符号は図1の場合と同一である。この第2の実施例
は、被テストLSI内部で入力/出力切替が行なわれる
場合の例である。
と被テストLSIとの関係を示す図、図5は入力、出力
切替時の信号の衝突を説明する図、図6は本発明の第2
の実施例による信号変換を説明する図である。図4にお
ける符号は図1の場合と同一である。この第2の実施例
は、被テストLSI内部で入力/出力切替が行なわれる
場合の例である。
【0020】図4において、2tdは、ケーブル遅延、
治具遅延、LSI遅延の和に相当するものとし、また、
この遅延は、1テストサイクル時間だけあるとする。
治具遅延、LSI遅延の和に相当するものとし、また、
この遅延は、1テストサイクル時間だけあるとする。
【0021】図5は、従来テストパターンを使用し、被
テストLSIで出力→入力切替が行われる場合の、テス
タ1側および被テストLSI2側における信号タイムチ
ヤートを示すもので、図示しない専用の入力線を介して
テスタ1から被テストLSI2に入力される入力信号i
2がi3に切替られるとき、被テストLSI2で、出力
から入力への切替が行われるものとしたタイムチャート
である。
テストLSIで出力→入力切替が行われる場合の、テス
タ1側および被テストLSI2側における信号タイムチ
ヤートを示すもので、図示しない専用の入力線を介して
テスタ1から被テストLSI2に入力される入力信号i
2がi3に切替られるとき、被テストLSI2で、出力
から入力への切替が行われるものとしたタイムチャート
である。
【0022】この場合、前述した本発明の第1の実施例
による方式に従い、出力期待値は、1テストサイクル後
方にシフトされており、また、テスタ1からの入力信号
i1、i2に対する被テストLSI2の出力信号o1、
o2は、丁度1テストサイクル遅れてテスタ1に戻るこ
とになる。このため、テスタ1においては、入力信号i
1が被テストLSI2を経て処理された出力信号o1と
、これに対応する出力期待値との比較を行うことができ
るが、LSI2からの出力信号o2がテスタ1に到着し
たとき、テスタ1側の状態が、コンパレータCMPから
ドライバDRVに切替えられているので、入力と出力の
衝突が生じ、出力信号o2と期待値との比較を行うこと
ができない状態になっている。
による方式に従い、出力期待値は、1テストサイクル後
方にシフトされており、また、テスタ1からの入力信号
i1、i2に対する被テストLSI2の出力信号o1、
o2は、丁度1テストサイクル遅れてテスタ1に戻るこ
とになる。このため、テスタ1においては、入力信号i
1が被テストLSI2を経て処理された出力信号o1と
、これに対応する出力期待値との比較を行うことができ
るが、LSI2からの出力信号o2がテスタ1に到着し
たとき、テスタ1側の状態が、コンパレータCMPから
ドライバDRVに切替えられているので、入力と出力の
衝突が生じ、出力信号o2と期待値との比較を行うこと
ができない状態になっている。
【0023】本発明の第2の実施例においては、前述の
問題を解決するため、図6に示すように、被テストLS
I内部で出力から入力への切替が行なわれるパターンに
関して、不確定値(X)を挿入し、入力は切替前のパタ
ーンを継続させるようにしている。図6の例では、テス
タ1から被テストLSI2に入力される入力信号i2が
2テストサイクル継続され、その後に切替が行われてい
る。このため、前記出力信号o2は、テスタ1のコンパ
レータCMPが動作中にテスタ1に到着することになり
、期待値との比較を行うことが可能である。
問題を解決するため、図6に示すように、被テストLS
I内部で出力から入力への切替が行なわれるパターンに
関して、不確定値(X)を挿入し、入力は切替前のパタ
ーンを継続させるようにしている。図6の例では、テス
タ1から被テストLSI2に入力される入力信号i2が
2テストサイクル継続され、その後に切替が行われてい
る。このため、前記出力信号o2は、テスタ1のコンパ
レータCMPが動作中にテスタ1に到着することになり
、期待値との比較を行うことが可能である。
【0024】なお、図6に示す例は、切替時の2テスト
サイクルについて、不確定値(X)を挿入するとしたが
、この不確定値(X)を挿入するテストサイクル数は、
前述の遅延tdの大きさにより定めればよく、図4に説
明した例では、1テストサイクルでよい。
サイクルについて、不確定値(X)を挿入するとしたが
、この不確定値(X)を挿入するテストサイクル数は、
前述の遅延tdの大きさにより定めればよく、図4に説
明した例では、1テストサイクルでよい。
【0025】前述した本発明の第2の実施例によれば、
被テストLSI内部で入力/出力切替が行なわれる場合
にも、第1の実施例の場合と同様に、治具による信号の
遅延を保証して、被テストLSIの機能テストを容易に
行うことができる。
被テストLSI内部で入力/出力切替が行なわれる場合
にも、第1の実施例の場合と同様に、治具による信号の
遅延を保証して、被テストLSIの機能テストを容易に
行うことができる。
【0026】
【発明の効果】以上説明したように本発明によれば、半
導体集積回路の良品、不良品の選別テストにおいて、実
動作に近い高速のファンクションテストを、既存のテス
ト環境で実現することができる。
導体集積回路の良品、不良品の選別テストにおいて、実
動作に近い高速のファンクションテストを、既存のテス
ト環境で実現することができる。
【図1】本発明の第1の実施例によるテスタと被テスト
LSIとの関係を示す図である。
LSIとの関係を示す図である。
【図2】図1の点AにおけるLSIの入出力信号の状態
を示すタイムチャートである。
を示すタイムチャートである。
【図3】本発明の第1の実施例による信号変換を説明す
る図である。
る図である。
【図4】本発明の第2の実施例によるテスタと被テスト
LSIとの関係を示す図である。
LSIとの関係を示す図である。
【図5】入力、出力切替時の信号の衝突を説明する図で
ある。
ある。
【図6】本発明の第2の実施例による信号変換を説明す
る図である。
る図である。
1 テスタ
2 被テストLSI
Claims (1)
- 【請求項1】 半導体集積回路のテストを行うため、
各テストサイクルに入力値とその出力期待値との組によ
るテストパターンを発生させるテスタにおいて、前記テ
ストパターンの出力期待値を、対応する入力値より後方
にシフトして発生させることを特徴とするテストパター
ン変換方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02143891A JP3294284B2 (ja) | 1991-01-23 | 1991-01-23 | 半導体集積回路のテスト方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02143891A JP3294284B2 (ja) | 1991-01-23 | 1991-01-23 | 半導体集積回路のテスト方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04240580A true JPH04240580A (ja) | 1992-08-27 |
JP3294284B2 JP3294284B2 (ja) | 2002-06-24 |
Family
ID=12054976
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP02143891A Expired - Fee Related JP3294284B2 (ja) | 1991-01-23 | 1991-01-23 | 半導体集積回路のテスト方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3294284B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4526176B2 (ja) * | 2000-10-05 | 2010-08-18 | 株式会社アドバンテスト | Ic試験装置 |
US7865420B1 (en) | 2001-01-22 | 2011-01-04 | Voyager Technologies, Inc. | Real time electronic commerce telecommunication system and method |
-
1991
- 1991-01-23 JP JP02143891A patent/JP3294284B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4526176B2 (ja) * | 2000-10-05 | 2010-08-18 | 株式会社アドバンテスト | Ic試験装置 |
US7865420B1 (en) | 2001-01-22 | 2011-01-04 | Voyager Technologies, Inc. | Real time electronic commerce telecommunication system and method |
Also Published As
Publication number | Publication date |
---|---|
JP3294284B2 (ja) | 2002-06-24 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |