JPH04237354A - デバイス情報インタフェース - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は大規模データ処理システ
ムのチャネル間に通信リンクを確立する装置に係り、特
にＩＢＭ　　ＯＥＭＩ　　Ｓｙｓｔｅｍ／３６０および
Ｓｙｓｔｅｍ／３７０チャネルプロトコルに対し完全な
コンパティビリティを有するチャネル間インタフェース
に関する。

【０００２】

【従来の技術】ＩＢＭ　　Ｓｙｓｔｅｍ／３６０　　ａ
ｎｄ　　Ｓｙｓｔｅｍ／３７０Ｉ／Ｏ　　Ｉｎｔｅｒｆ
ａｃｅ　　Ｃｈａｎｎｅｌ　　ｔｏ　　Ｃｏｎｔｒｏｌ
　　Ｕｎｉｔ　　Ｏｒｉｇｉｎａｌ　　Ｅｑｕｉｐｍｅ
ｎｔ　　Ｍａｎｕｆａｃｔｕｒｅｒｓ’　　Ｉｎｆｏｒ
ｍａｔｉｏｎなどの多くの文献に示されるように、この
ようなシステムはチャネルあたり最大２５６個のＩ／Ｏ
装置をアドレスすることができる。各々のチャネルは、
通常は、最大８個の制御ユニットアタッチメントを制御
するために使用される。その場合、１つのアタッチメン
ト点は、１つの単一装置制御ユニット、１つの多重装置
制御ユニット、または複数の独立制御ユニットに関わる
。また、これらのチャネルは独自の装置アドレスで接続
装置をアドレスすることによりチャネル上の複数の装置
と通信することができる。

【０００３】更に、互いに接続された１対のチャネルア
ダプタを用いて異なるデータ処理システムのチャネルも
接続することができる。このような接続されたシステム
は処理システム間でのワークロードの共有を可能にし、
従って多重処理システムに対する計算効率を改良する。 チャネルアダプタは接続されたチャネルに対して多重論
理チャネルアダプタを提供する。第１チャネルアダプタ
の論理チャネルアダプタは他のチャネルに対する整合論
理チャネルアダプタと、これらの２つのチャネルに対す
る共用通信リンクにより接続される。

【０００４】

【発明が解決しようとする課題】しかしながら、複数の
チャネルを接続するために用いられるチャネルアダプタ
アーキテクチャアは、通信リンクに対する非同期要求を
処理できなければならないと共に通信リンクを要求する
チャネル間のコンフリクトを解決できなければならない
。更に、通信効率を促進するリンク割当ての要求に対す
る優先度を確立する機能が与えられなければならないと
いう問題点がある。

【０００５】従って、本発明の目的は複数のデータ処理
システムの間の通信を管理する制御ユニットを提供する
ことにある。

【０００６】更に、本発明の目的は、データ処理システ
ムを結合して処理システムの間でデータ共有機能および
ワークロード共有機能を提供することにある。

【０００７】更に、本発明の目的は、他のチャネルアダ
プタの論理チャネルアダプタにリンクできる複数の論理
チャネルアダプタを形成するプロセッサチャネル間の物
理チャネルアダプタを提供することにある。

【０００８】更に、本発明の目的は、チャネルによる通
信要求に対する正しい応答を形成するために論理チャネ
ルアダプタが互いについての必要な情報を獲得すること
を許容することにある。

【０００９】

【課題を解決するための手段】本発明の上記目的および
その他の目的は多重データ処理システムの複数のチャネ
ルを結合する制御ユニットにより与えられる。この制御
ユニットは、各々が接続されたチャネルのための多重論
理アダプタを形成し得る複数のチャネルアダプタを備え
ている。更に、この制御ユニットは全てのチャネルアダ
プタを接続する複数のデータバスを備える。

【００１０】論理アダプタをリンクするように割り当て
られたデータバスの効率的な使用を促進する多くの基準
が満足されるとき、１つのチャネルアダプタの単一の論
理アダプタは他のチャネルアダプタの整合論理アダプタ
とリンクすることができる。

【００１１】１つのチャネルアダプタの所定の論理アダ
プタがデータバスの割当てを要求できる前に、この所定
の論理アダプタの現在のステータス情報および他のチャ
ネルアダプタの整合論理アダプタの現在のステータス情
報が検討されなければならない。この検討はＩＢＭチャ
ネル間アダプタアーキテクチャアに従ってなされる。種
々のアーキテクチャア上の条件を満足するアダプタのみ
が論理アダプタ間のリンクのための要求を発生すること
ができる。従って、これらのアダプタは、互いについて
の相互の相対的な状態に関する情報を交換しなければな
らず、また接続を進めるために特定のアーキテクチャア
化した規準を満足しなければならない。

【００１２】上記の目的を達成するため、各々のチャネ
ルアダプタは、装置情報インタフェースバスを通してア
ダプタの各々を接続する装置情報インタフェースを備え
る。ステータス情報は、任意の論理アダプタにより、整
合論理アダプタとリンク要求を行う前にその整合論理チ
ャネルアダプタについて獲得されなければならない。各
々のチャネルアダプタにおける仮想装置記憶装置により
、このアダプタに関わる論理アダプタのステータスに関
係する情報の記憶がなされる。このようにして、リンク
要求を発生する第１規準がチャネルアダプタレベルでな
される。

【００１３】アーキテクチャア化された条件が満足され
たことをチャネルアダプタが検証すると、リンク要求が
発生される。このリンク要求により監視プロセッサが割
込まれ、そしてプロセッサは他のグローバルな規準が満
足されていれば、それをリンク要求テーブルに記入する
。

【００１４】

【実施例】図１は複数のＩ／Ｏ装置にアクセスするため
の多重プロセッサ、多重チャネル構成を例示するブロッ
ク図である。またこの図では、２つの処理システム９，
１０を含むＩＢＭ３７０システムアーキテクチャアが示
してある。これらの２つの処理システムは、複数の制御
ユニット２１，２２，２３，２５，２６および２７をア
クセスできる入出力チャネル１２，１３，１７および１
８を備える。これらの制御ユニットはチャネルにより出
されるアドレスを認識し、更に接続された単一の入出力
（Ｉ／Ｏ）装置３４または複数の装置３１，３２，３３
および３５に対するアクセスを許容する。更に、チャネ
ル間アダプタ１４を用いてシステムのチャネルを共に結
合することもできる。このようにして、結合されたシス
テム９および１０はデータとワークロードを共有するこ
とができる。

【００１５】上記ＩＢＭ３７０システムアーキテクチャ
アにおける各チャネル１２，１３，１７，および１８に
関わる入出力インタフェースは「ＩＢＭ　　Ｓｙｓｔｅ
ｍ／３６０　　ａｎｄ　　Ｓｙｓｔｅｍ／３７０　　Ｉ
／Ｏ　　ＩｎｔｅｒｆａｃｅＣｈａｎｎｅｌ　　ｔｏ　
　Ｃｏｎｔｒｏｌ　　Ｕｎｉｔ　　Ｏｒｉｇｉｎａｌ　
　Ｅｑｕｉｐｍｅｎｔ　　Ｍａｎｕｆａｃｔｕｒｅｒｓ
’　　Ｉｎｆｏｒｍａｔｉｏｎ」などのＩＢＭ社の刊行
物に示されたＯＥＭＩプロトコルに従って動作する。こ
のようなチャネル−制御ユニット間の動作の本質的な点
は、複数の装置が所与のチャネルによりアクセスされる
ことを許容すると共に、チャネルおよびシステムによる
所与の装置または装置群の多重アクセスを許容すること
にある。同じ設定において、チャネル間アダプタ１４の
動作はシステムのそれぞれのチャネルを介したこれらの
システム間のデータおよびワークロードの直接的な共有
を提供する。

【００１６】このようなＯＥＭＩチャネルを結合する際
にはチャネル間アダプタが使用される。１つのチャネル
が第２チャネルとの通信を望むときデータ転送の待機時
間を最小にするためにチャネル間アダプタは個々のチャ
ネル間での情報の効率的な転送と交換を与えなければな
らない。

【００１７】本発明はこのようなチャネルアダプタに関
するもので、その好適な実施例を図２に示す。図２には
、４つの個別の処理システムに対するチャネルアダプタ
を与えるシステムが示してある。処理システムの各々は
チャネル４０，４１，４２，および４３を有する。これ
らの各チャネルは、別のアダプタに関連する別のチャネ
ルへの通信リンクを必要とする。アダプタ４４，４５，
４６，および４７はそれぞれ複数の時分割論理アダプタ
を形成することができる。１つのアダプタの論理アダプ
タは、データバス４８または４９を介して、他のアダプ
タの対応する論理アダプタと共に通信路を形成する。こ
れらのアダプタ４４，４５，４６，および４７は多重論
理アダプタの構成を許容し、それらの１つだけが所与の
時点に他のアダプタに接続される。論理アダプタの各々
は、所与の時間点で形成されて、第２チャネルに接続さ
れたアダプタの他の論理アダプタと共にリンクを確立す
る装置を表している。アダプタの各々には複数の潜在的
論理アダプタが関係する。これらの論理アダプタの各々
は、２つのデータバス４８，４９のいずれかを通しての
他のアダプタの１つへの接続の半分を識別する。 この構成は、論理アダプタ間のデータの効率的転送に関
係する種々の規準が満足されたとき、割込み駆動式マイ
クロプロセッサ３９があるアダプタの１つの論理アダプ
タを他のアダプタの論理アダプタにリンクするように与
えられる。マイクロプロセッサ３９は４つのチャネルア
ダプタ４４，４５，４６，および４７のいずれかからの
、またはＬＡＮインタフェース６８に接続されたサポー
トプロセッサからの割込みに応答する。

【００１８】チャネル間リンケージに対するアドレス指
定方式は、要求元チャネルにより与えられるＩ／Ｏアド
レスに基づいている。このアドレスは、チャネルが接続
を確立しようとしているチャネルアダプタを規定する複
数の最上位ビットを有する。残る複数の下位ビットは、
チャネルアダプタ内の論理アダプタおよび他のチャネル
アダプタの１つの対応する論理アダプタを識別する。こ
のようにして、チャネルから受信された単一アドレスは
通信リンクが求められる１対の論理アダプタを識別する
。

【００１９】従って、チャネル４０がアダプタ４６のチ
ャネル４３へのリンクを要求するときは、アダプタ４４
は、データバス４８または４９を介する接続が望まれる
アダプタ４４，４６の論理アダプタに関わるアドレスを
受信する。これらのアダプタは、このように形成された
各々の通信リンクが、チャネル４０から供給され、アダ
プタ４４および４６の論理アダプタを識別するアドレス
により表わされるように構成される。

【００２０】これらの論理アダプタの各々はアダプタ４
４，４５，４６，および４７に接続されたチャネルによ
り装置として扱われる。従って、アダプタ４４の装置は
残るアダプタ４５，４６，および４７の１つのその対応
する装置に接続される。所与時点ではデータバス４８，
４９を介する２つの通信路のみが存在することになる。 かくして、チャネル４０〜４３の各々に送られてくる非
同期コマンド間を調停し、全体にわたる効率的なデータ
転送に関係する種々の規準に応じて、データ路を１対の
アダプタに割り当て、更に上記規準を満足しない要求に
対するデータ路の割当てを拒む必要性が存在する。

【００２１】本発明の好適な実施例においては、チャネ
ル間アダプタのアーキテクチャアのあるアーキテクチャ
ア化された規準を満足しているチャネルに対してのみア
クセスを認めることにより２つのデータバス４８，４９
の効率的な使用が可能になることが決定されている。各
々のアダプタ４４，４５，４６，および４７は、その接
続されたチャネル４０〜４３のいずれかから接続の要求
を受けると、以下で説明される回路を用いて、リンクが
要求されるチャネルに対して種々のアーキテクチャア化
された規準が存在するか否かを決定する。チャネル４０
が、アダプタ４４に関わる論理アダプタを用いて、アダ
プタ４６内の論理アダプタへのリンクを要求するときは
、要求元アダプタ４４は、アダプタ４６の関連する論理
アダプタが規準を満足してリンクの要求が進められるこ
とを許容するか否かを決定する。

【００２２】この規準の存在が決定されると、他のグロ
ーバルな検討に従って、リンク要求テーブルにリンク要
求を格納するか否かを決定するマイクロプロセッサ３９
について、リンクが初めに得られる機会に２つの論理ア
ダプタに対して許容され得るようにリンク要求がなされ
る。

【００２３】上記のグローバルな検討には、通信リンク
に対する第２の要求に含まれるアダプタの１つとリンク
する前回の要求が受信されているか否かが含まれている
。好適な実施例によれば、この条件は上記テーブルに付
加されてないリンク要求および次の要求するアダプタが
要求を再試行するコマンドをもたらす。

【００２４】これらのグローバルな検討に従うに際して
、ペンディング要求を持つチャネルは、新たに形成され
たリンク要求を有するチャネルより、上記のペンディン
グ要求をより完了し易いことは明らかである。

【００２５】リンクを許容する第１条件、すなわち提案
されたリンク接続の論理アダプタがアーキテクチャア化
された規準を満足するという条件を実施するために、潜
在的な通信リンクが確立されるべきである論理アダプタ
を識別する回路がアダプタ４４，４５，４６および４７
の各々に設けられる。

【００２６】各々のアダプタに関わる装置情報インタフ
ェース５６および仮想装置記憶アレイ５０を用いて、リ
ンクが求められる論理アダプタに関する問合せを行うこ
とが可能である。装置情報インタフェース制御ライン５
２により接続された個別の保守用アダプタチップ３７に
示された基本調停回路５１を用いて、通信リンクが形成
されるべきである論理アダプタの状態が論理装置を形成
するアダプタの仮想装置記憶装置５０から読み取られる
ように装置情報インタフェースバス５３に対するアクセ
スを許容することが可能である。このようにして、チャ
ネル４０がアダプタ４４の論理装置Ｘおよびアダプタ４
６の論理装置Ｙにより識別された通信リンクにわたって
チャネル４３とリンクを形成することを要求すると、論
理装置Ｙに関するステータス情報がアダプタ４６の仮想
装置記憶アレイ５０から得られる。装置情報インタフェ
ースバス５３へのアクセスに対する装置情報インタフェ
ース５６による調停が成功裡に完了すると、論理装置Ｙ
のステータスが仮想装置記憶アレイ５０から得られる。 同様に、論理装置Ｘに対する装置情報がアダプタ４４の
ＶＤＳ５０から得られる。

【００２７】装置インタフェース論理回路の更になされ
る説明により明らかになるように、仮想装置記憶アレイ
は現在は活性でない論理アダプタに対する状態情報を保
持する。所定の時点で１つの論理アダプタのみが動作で
き、また、データバス４８，４９の１つにアクセスが許
容されるので、情報が仮想装置記憶アレイに格納される
確率は高いものになる。現在チャネルと活性状態で使用
される論理アダプタについての情報を得ようとするとき
は、この情報も、アダプタ４６に含まれるリアルレジス
タとして識別された異なるレジスタから装置情報バス５
３にわたって転送される。チャネルアダプタがリンクを
要求している場合は、この情報もリアルレジスタに保持
される。

【００２８】各々のインタフェースにはＯＥＭＩチャネ
ルインタフェース５５が関係し、このインタフェースは
ＯＥＭＩチャネルとの通信に必要な標準コマンドタグお
よびデータ構造を与える。このＯＥＭＩチャネルインタ
フェース５５は、その接続されたチャネル４０からこの
チャネルアダプタを表わすアドレス、複数の最上位ビッ
ト、および他のチャネルとの接続のための１対の論理ア
ダプタを表わすアドレス、即ち複数の最下位ビットを受
信する。このようにして、ＯＥＭＩ論理は他のチャネル
アダプタのどれに対して所定のトランザクションが予定
されるかを決定することができ、更に種々のアーキテク
チャア化された規準が満足されるときデータバス４８お
よび４９に対するものにわたって正しい他のチャネルア
ダプタとのリンクを要求する。

【００２９】図３はチャネルアダプタの各々の構成を特
に示した図である。システムチャネル４０に要求された
プロトコル信号を与えるＯＥＭＩチャネルインタフェー
ス５５が示してある。チャネルアダプタと他のチャネル
アダプタの間で通信リンクが確立されると、データ転送
インタフェース５４がイネーブルされ、システムチャネ
ルデータのデータ転送バス４８，４９の一方または他方
に沿う伝送が許容される。チャネルアダプタと他のチャ
ネルアダプタの間で要求された通信リンクを確立する際
には、システムチャネル４０は先ず通信リンクの確立に
はどの論理アダプタ対が使用されるかを識別する。この
アドレスはＯＥＭＩチャネルインタフェース５５により
アドレスレジスタ６１に格納される。格納されたアドレ
スは、要求しているチャネルのチャネルアダプタに関わ
るＸ論理アダプタ、および目的チャネルに接続されたア
ダプタのＹ論理アダプタを識別するレジスタ６１が用い
られてチャネルアダプタ４４のＶＤＳ５０をアドレスし
、更にＸ論理アダプタに関わるコマンド，ステート，ス
テータス，およびセンス情報がこのＶＤＳ５０から読み
取られる。このＸ論理アダプタ情報はレジスタ６０に格
納される。

【００３０】次に、システムチャネル４０はＸ論理アダ
プタを介して行われる動作の種類を識別する。この動作
は、システムチャネル４０がチャネルアダプタ４４にコ
マンドバイトを送出したときに識別される。ＯＥＭＩチ
ャネルインタフェース５５はこのコマンドバイトをレジ
スタ６０のＸコマンド位置に格納する。この時点で、Ｘ
論理アダプタおよび現在のシステムチャネル４０の要求
に関する全ての情報が知られることになる。

【００３１】現在のチャネル４０の要求が処理され得る
か否かを判定するために、Ｙ論理アダプタに関する情報
が装置情報インタフェースバス５３にわたって得られな
ければならない。チャネルアダプタ４４のアドレスレジ
スタ６１も使用されて、ＤＩＩバス５３にわたって情報
が得られるチャネルアダプタおよび特定の論理アダプタ
を識別する。第２チャネルアダプタのＤＩＩ５３および
アドレス指定ＶＤＳ５０またはレジスタ６０を獲得した
後、Ｙ論理アダプタの現在のコマンド，ステート，ステ
ータス，およびセンス情報はＤＩＩバス５３およびＤＩ
Ｉ５６を介してレジスタ６２に転送される。このように
して、Ｙ論理アダプタの現在の状態に関わる全ての情報
はチャネルアダプタ４４、レジスタ６２に見出されるこ
とになる。

【００３２】ＸおよびＹ論理アダプタの現在の状態が知
られると、チャネルアダプタ４４がシステムチャネル４
０により出されたコマンドに如何に応答するかに関する
判定を行うことができる。ＸおよびＹ論理アダプタの両
者に対して適切なアーキテクチャア化された条件が存在
することが見出されると、ＭＭＩＯインタフェース６７
を介して割込みがなされ、チャネルアダプタ４６とのデ
ータバスリンクが要求されていることをマイクロプロセ
ッサ３９に通知する。

【００３３】ここで図４を参照すると、リンク要求割込
みがマイクロプロセッサ３９に対して出されるべきか否
かを判定するプロセスの幾つかのタスクを実現する論理
回路６４が示してある。論理６４は、通信リンクが求め
られる論理アダプタのＸおよびＹコマンド，ステート，
ステータス，およびセンスバイト間の比較を行うことが
できる。システムチャネル４０により出されたコマンド
がＲＥＡＤ，ＲＥＡＤＢＡＣＫＷＡＲＤかＷＲＩＴＥ形
コマンドのいずれかであり、また適切なアーキテクチャ
ア化された条件がそれぞれレジスタ６０および６２に格
納されたＸおよびＹ情報の残るバイトに行きわたるとき
、論理回路６４はＯＥＭＩインタフェース論理５５に出
力を送出し、Ｘ論理アダプタがペンディングチャネルコ
マンドを受容し得ることを示す。次に、ＯＥＭＩインタ
フェース論理５５は、論理回路６４により発生されたス
テータス情報のバイトを与え、コマンドがＸ論理アダプ
タ４４により受容され、即座に実行されていることをシ
ステムチャネル４０に示す。この初期ステータスがチャ
ネル４０により受容されると、ＯＥＭＩインタフェース
５５はＭＭＩＯポートを介して、マイクロプロセッサ３
９への割込みとしてリンク要求を送出する。これは、マ
イクロプロセッサ３９によりリンク要求として認識され
、処理される。

【００３４】論理回路６４がシステムチャネル４０に対
する応答を発生するとき、この回路は更に、適切なとき
に、レジスタ６０および６２に反映されたＸおよびＹ論
理アダプタに関係するステート，ステータス，およびセ
ンスビットを変化させる。例えば、有効な条件がＸおよ
びＹ論理アダプタに対して行きわたるように決定され、
チャネルによりＲＥＡＤまたはＷＲＩＴＥが出されると
、論理回路６４はレジスタ６０のビットをワーキング（
Ｄ）ステートに更新する。このようにして、Ｘアダプタ
側の論理アダプタ情報は適切なアーキテクチャアステー
タスに更新され、コマンドの受容と実行を許容する。 論理アダプタに対する他のステートが図に示してあり、
また、レジスタ６０および６２に収容されたＸおよびＹ
論理アダプタ情報の間の関係並びに接続されたチャネル
４０により出されるコマンドに依存して、記録される。

【００３５】本発明のチャネルアダプタにより実行でき
るコマンドのセットにはデータ路の割当てを要求しない
コマンドが含まれる点に注目すべきである。しかしなが
ら、大多数のコマンドセットは、チャネルコマンドに適
切に応答するために、アドレスされている論理アダプタ
が上記のようにＤＩＩ５６およびＤＩＩバス５３を介し
て適切な他の論理アダプタのアーキテクチャアステータ
スを獲得できることを要求する。

【００３６】ワーキング論理６４で示された各種のステ
ートに対して符号化が用いられることを単に示すために
１組のＭＵＸ６５，６７，６６，６８が図示してある。 論理回路６４はまた、Ｘチャネル４０コマンドに応答し
たときＹ論理アダプタのステート，ステータス，および
センス情報を変更してもよい。これは、論理回路６４が
チャネル４０の動作に対する応答を明確化した後、変化
バイト情報がＤＩＩインタフェース５３を通して送られ
るときに実現される。上記の例において、有効条件が決
定されてＸおよびＹの両論理アダプタに対して与えられ
、またＲＥＡＤまたはＷＲＩＴＥコマンドがＸチャネル
４０により出されると、論理回路６４は、Ｙ論理アダプ
タのステートおよびステータスバイトを変更してペンデ
ィングアテンション割込み条件を反映する変化バイトを
定式化する。

【００３７】Ｙ論理アダプタに向けられた上記変化バイ
トによりもたらされる変更ステータスバイトは、論理ア
ダプタＹに関わるアダプタのＳＳＲ／ＰＤＲ／ＰＳＲレ
ジスタ５８の設定を与える。これにより、ＯＥＭＩイン
タフェース５５は、それぞれの論理アダプタへの接続要
求が存在することを認識し、そのそれぞれのシステムチ
ャネルにシグナルしてその要求を検討し、サービスする
。

【００３８】チャネル４３がＹ論理アダプタに対するア
テンション条件を認識し、サービスすると、チャネル４
３に装着されたシステムで動作するアプリケーションソ
フトウェアが用いられ、上記条件の原因を決定する。シ
ステムソフトウェアはこれを、アーキテクチャア化され
たチャネル間アダプタコマンドをチャネル４３を通して
Ｙ論理アダプタに送出することにより実現する。これら
のコマンドに対するＹ論理アダプタの応答は、如何なる
タイプのコマンドがＸ論理アダプタでペンディングであ
るかを示している。次に、Ｙ論理アダプタと連絡してい
るシステムソフトウェアが用いられ、チャネル４３に相
補形コマンドを送出する。相補形コマンドとしては、最
も共通するものの１つに、１つの論理アダプタに対する
ＲＥＡＤ要求および対応する他方の論理アダプタに対す
るＷＲＩＴＥ要求がある。このようにして、Ｙ論理アダ
プタと連絡するアプリケーションソフトウェアが論理ア
ダプタへのＷＲＩＴＥコマンドで応答し、一方ＲＥＡＤ
コマンドがＸ論理アダプタ上でペンディングのときは、
チャネルアダプタはデータバス４８または４９を介して
の接続のための規準を満足する。

【００３９】一方、この規準は、Ｙ論理アダプタのステ
ータスを格納しているチャネルアダプタ４６のＶＤＳ５
０により、Ｘ論理アダプタ上のＲＥＡＤコマンドの発生
前にペンディングＷＲＩＴＥコマンドを持つものとして
、満足され得るものである。

【００４０】Ｙ論理アダプタによるＷＲＩＴＥコマンド
の受容はチャネルに対するアーキテクチャア化されたス
テータスバイトの提示を通して接続されたチャネル４３
に示される。チャネル４３による受容に際して、論理ア
ダプタは対応するＸ論理アダプタとデータを交換するそ
の準備を示すリンク要求割込みを発生する。ここで、マ
イクロプロセッサ３９は、よりグローバルな関心がリン
クが確立されることを許容するか否かを決定しなければ
ならない。

【００４１】図４には更に、米国特許出願第５７５，５
７８号の主題であるトレース制御・バッファ５７が示し
てある。このトレース制御・バッファは診断ツールであ
り、ＯＥＭＩチャネルインタフェースのステートを記録
できると共にある条件がチャネルインタフェース上に存
在する時間やチャネルインタフェース上に存在するコマ
ンド、その他の関連するデータなどの他の重要な規準を
記録することができる。このトレース制御・バッファ５
７はＭＭＩＯインタフェース６７により制御される。ま
た、このトレース制御・バッファ５７はマイクロプロセ
ッサ３９から受信された規準に基づいて事象の記録を開
始する。マイクロプロセッサ３９からのＭＭＩＯインタ
フェース６７上の付加的なコマンドがトレースデータを
読み出し、このデータを図示しないサポートプロセッサ
に転送し、そこでデータのフォーマッティングおよびプ
レゼンテーションが行われ、チャネルインタフェース活
性の再構成がなされ、問題の分析に供される。図２はＬ
ＡＮインタフェース６８を示す図で、このＬＡＮインタ
フェース６８はこれに接続された図示しないサポートプ
ロセッサからのマイクロプロセッサ３９のプログラミン
グを許容するものである。サポートプロセッサは、マイ
クロプロセッサにより収集されたエラーデータ並びにマ
イクロプロセッサ３９により読み出されたトレースデー
タを読み出すことができる。ＲＯＭ６９はマイクロプロ
セッサ３９がＲＯＭがサポートプロセッサによりアクセ
スされることを許容する固定命令を保持している。ＲＯ
Ｍ６９，ＳＲＡＭ７０，およびＤＲＡＭ７１は、内部メ
モリバス７２を介してマイクロプロセッサ３９に接続さ
れる。サポートプロセッサから受信されたオペレーティ
ングコードはＤＲＡＭ７１に格納され、一方ＳＲＡＭ７
０はマイクロプロセッサ３９に供する一時的なデータを
保持する。

【００４２】リンクに対する要求に作用するマイクロプ
ロセッサ３９の動作を更に特別に説明する前に、リンク
要求が形成されるか否かを決定するための論理アダプタ
ステータス情報の上記アダプタ間データ転送の詳細な例
について次に説明する。

【００４３】図５には、接続が提案される論理アダプタ
（装置）に対するステータスと情報をチャネルアダプタ
が得ることを許容する装置情報インタフェース５６が特
に示してある。更に図５には、２つのチャネルアダプタ
、すなわちＸおよびＹチャネルアダプタで見出される装
置情報インタフェース論理が示してある。Ｘアダプタは
Ｙ側アダプタに接続されたチャネルと接続する要求から
生じたチャネルに接続されたアダプタであるとされる。 Ｘ側チャネルアダプタとＹ側チャネルアダプタの間の提
案された通信リンクに含まれる２つのチャネルアダプタ
は、装置情報インタフェースバス５３（ここではＤＩＩ
バス）により接続される。ＤＩＩバス５３へのアクセス
に対する調停がＸ側チャネルアダプタにより成功裡にな
されているとすると、通信リンクの提案された後半部に
関する情報はＹ側チャネルアダプタから導出される。

【００４４】各々のチャネルアダプタの装置情報インタ
フェース論理回路は、Ｙアドレスレジスタとして示した
アドレスレジスタ８５を備えている。Ｙアドレスレジス
タは、Ｙ側すなわち通信リンクの後半部を構成する側の
論理アダプタのアドレスを収容するレジスタである。Ｘ
チャネルアダプタで要求が出されているとすると、Ｙア
ドレスレジスタ８はＹ側チャネルアダプタの論理アダプ
タに対するアドレスを発生する。データアウトレジスタ
７８は、ラインドライバ７６を通して要求された論理ア
ダプタアドレスをＤＩＩバスからＹ側に送出する。デー
タレシーバ７５は、接続が提案されるＹ側チャネルアダ
プタの論理アダプタを識別するアドレスでＸアドレスレ
ジスタ８４として示されたものをロードする。１つのチ
ャネルアダプタだけが、このアドレスをそのアダプタに
対する論理アダプタを識別するものとして認識する。

【００４５】専用論理回路である論理回路８３はＸアド
レスレジスタ８４を復号し、アドレスされた論理アダプ
タに対する仮想装置記憶アレイ５０に、または活性レジ
スタ８２に記録が与えられるか否かを決定する。仮想装
置記憶アレイ５０は、そのそれぞれのチャネルとの通信
に現在含まれないＹ側チャネルアダプタに係る論理アダ
プタ毎にコマンド，ステータス，ステート，およびセン
スバイト情報を保持する。リアルレジスタ８２は、Ｙ側
チャネルアダプタの論理アダプタがそのそれぞれのチャ
ネルとの通信に現在含まれないとき同じ情報を収容する
。Ｘアドレスレジスタ８４は仮想装置記憶アレイ５０を
アドレスする。

【００４６】Ｘアドレスレジスタ８４のアドレスの復号
に際しては、関連するＹ側データが仮想装置記憶アレイ
５０またはリアルレジスタ８２からレジスタ８７，８８
，８９，９０に読み出されるデータアウトレジスタ７８
は、クロック信号を受けると、リンクが提案されたＹ側
論理アダプタに関する要求された情報と共に、バスドラ
イバ７６を通してＤＩＩバスを駆動する。

【００４７】上記Ｘ側チャネルアダプタの論理回路は、
ＤＩＩバス５３のアクセスを、バスへのアクセスを主張
することにより要求する。この主張は保守アダプタ３７
で検出され、簡単な逐次ポーリングに基づいて解決され
、ＤＩＩバス５３からの情報に対する要求を調停するコ
ンテンション解決回路からのＥＮＡＢＬＥ信号は、要求
しているＸ側チャネルアダプタに対するアクセスを許容
してＹ側チャネルアダプタをアドレスする。

【００４８】上記図５の回路動作はまた、図６において
１〜６で示す動作に対するタイミング図として示されて
いる。

【００４９】図６を参照すると、ＤＩＩバス要求信号は
Ｘ側チャネルアダプタに対して主張されるものとして示
してある。図２に示された保守アダプタ３７に含まれる
バスアービトレータが要求に対するアクセスを許容する
と、バスグランドラインがＸ側チャネルアダプタに対し
てイネーブルされる。この時点で、データはコマンド，
ステータス，ステート，およびセンス情報が要求される
論理チャネルアダプタのアドレスを識別するＹ側チャネ
ルアダプタに送出される。インタフェースはＹ側アドレ
スを伝え、またＤＩＩバスに関わるライン、すなわちタ
グアドレスラインはこのＹ側アドレス伝送の間に上昇さ
れる。

【００５０】Ｙ側チャネルアダプタがＤＩＩバスにわた
って受信されそれ自身のアドレスを認識すると、データ
ラインのタグが上昇される。論理アダプタがそのチャネ
ルとの通信に現在含まれる場合に、仮想装置記憶アレイ
５０またはリアル装置レジスタ８７，８８，８９，およ
び９０から求められた情報は、データアウトレジスタ７
８にＹ側でロードされる。データアウトレジスタ７８か
らのデータ伝送は、ＤＩＩデータバスのアドレスデータ
ラインが低下されると直ちに開放される。これにより、
Ｙ側からのデータはＤＩＩバス５３を介してＸ側チャネ
ルアダプタにロードされる。Ｘ側チャネルアダプタはＹ
側チャネルアダプタからの応答を受け、インタバル４の
間にデータを検証する。受信データは図３のレジスタ６
２に記録されると共にＸ側チャネルアダプタの図５の変
化ビット論理回路８１に印加される。この変化ビット論
理回路８１は図４の専用論理６４の要部である。例えば
、Ｘ論理アダプタがＲＥＡＤ，ＲＥＡＤ　　ＢＡＣＫＷ
ＡＲＤまたはＷＲＩＴＥコマンドを受けたときＹ論理ア
ダプタが有効であることをＹ側チャネルアダプタが示し
たとき変化バイトが発生される。そのときは、変化バイ
トはＹ側チャネルアダプタに転送され、動作が求められ
るＹ論理アダプタのステータスを変化させる。これらの
Ｙ側への変化は、変化バイトレジスタ８６およびＹ−Ｃ
ＭＤレジスタ８７に印加されると共にデータアウトレジ
スタ７８に転送される。これらのデータビットはＹ側へ
の変化バイトとしてＤＩＩバス５３を通して転送される
。これらの変化バイトの印加はＹ論理アダプタ情報を更
新し、更にこのデータは、動作が求められる論理アダプ
タに対応するＹアドレスで仮想装置記憶アレイ５０に格
納される。

【００５１】受信情報は新しいステート・ステータス・
センスレジスタ論理回路７９を介して加えられ、仮想装
置記憶アレイ５０を更新する。論理アダプタが現在のト
ランザクションに関わる場合は、この情報はＹ論理アダ
プタに対するリアルレジスタ８２に格納される。

【００５２】このようにして、Ｘ側チャネルアダプタに
より情報が受信され、作用されてＹ側論理チャネルアダ
プタに対してステータス情報を求める要求を発生する。 Ｙ側論理アダプタのステータスは、リンクを完了するで
あろうが、リンクが有効であることを示すステートから
Ｘ論理アダプタにトランザクションペンディングが存在
することを示すステートに変化され、リンクの完了はそ
のチャネルによりＹ論理アダプタに出される相補形コマ
ンドに依存する。更に、Ｙ論理アダプタステータスバイ
トが変化されてＯＥＭＩチャネルインタフェースにシグ
ナルしチャネルに対するＡＴＴＥＮＴＩＯＮ割込みを主
張し、かくしてＹ論理アダプタを介してチャネルのアテ
ンションを潜在的トラヒックにもたらす。

【００５３】かくして、ＸおよびＹ論理アダプタが適切
なアーキテクチャア化されたステートにあることから提
案された通信リンクが可能であることがチャネルアダプ
タレベルで決定されると、両論理アダプタは従ってデー
タ転送バス４８，４９の一方のリンク割当てを要求する
。

【００５４】チャネルアダプタの各々は、リンク要求が
発されたチャネルアダプタ間のバスリンク４８または４
９を要求するなどの、マイクロプロセッサ３９に対して
割込みを発生するためのそれらのアダプタに関わるリン
ク要求論理を有する。ここで図７を参照すると、マイク
ロプロセッサ３９に接続された３つのチャネルアダプタ
の各々が示してあり、ただし、第４のアダプタ４５は簡
単のために省略してある。マイクロプロセッサに対する
これらの接続は、図３に示したようにＭＭＩＯバス７０
の全ての部分である。これらのマイクロプロセッサの接
続にはリンク要求論理回路７３からの各々のチャネルア
ダプタからの専用ラインが含まれる。図７には、リンク
割込みを発生する各々のリンク要求論理回路の接続が示
してある。チャネルアダプタの各々はマイクロプロセッ
サバス７０を介してマイクロプロセッサ３９に接続され
る。バス７０は、図７に示した論理接続がチャネルアダ
プタの各々になされてリンクを求めるチャネルアダプタ
要求にわたるグローバル監視を与えることを許容する。

【００５５】チャネルアダプタに関わるリンク要求論理
はマイクロプロセッサ３９に対して割込みを発生する。 特定の割込みレベルはマイクロプロセッサ３９によりリ
ンク要求として識別される。このリンク要求割込みが受
信されると、ＭＭＩＯバス７０は各々のチャネルアダプ
タのメモリマップドＩ／Ｏポート６７（図４）を通して
チャネルアダプタの各々のポーリングを行い、アドレス
レジスタ６１から論理チャネルアダプタアドレスＸおよ
びＹを決定する。割込みを発生した論理チャネルアダプ
タの識別は、ポーリングコマンドに応じてＭＭＩＯバス
７０で受信される。

【００５６】次に、マイクロプロセッサ３９は、バス４
８，４９の一方または他方をリンクに含まれる２つのチ
ャネルアダプタ間の１対のペンディングリンク要求に割
り当てるリンクテーブルの形成を開始する。マイクロプ
ロセッサはリンク路割当てテーブルへの記録が否定され
たときＭＭＩＯバス７０を通してリンク要求割込みを発
するチャネルアダプタにコマンドを供給する。これはＲ
ＥＴＲＹコマンドの形態で与えられ、これは、ＯＥＭＩ
チャネルインタフェースに対して、チャネルアダプタリ
ンク要求が否定されていることを示すと共に、要求して
いるチャネルが後の時点にコマンドを再送出することを
示すものである。

【００５７】リンク要求テーブルに所要のリンク要求割
込みが加えられると、それは、マイクロプロセッサ３９
により知られる正しいグローバル条件が経路を要求して
いる論理アダプタＸによるデータバスの効率的使用を示
唆することを示している。対応するＹ論理アダプタがリ
ンク要求割込みを介して未だデータ路を要求していない
ときは、マイクロプロセッサ３９は最も早い有用な機会
にＹ論理アダプタに対してペンディングであるステータ
スの提示の強制を試みる。これは、Ｙチャネルアダプタ
の制御ユニット始動シーケンス論理９６とのマイクロプ
ロセッサ通信を介して実現される。この論理はチャネル
に、Ｙ論理アダプタが提出するべきペンディングステー
タスを有しているということを通知するために使用され
る。これは各チャネルアダプタの、図１０のカウントレ
ジスタ１４１に関して後に更に完全に説明する。

【００５８】整合用Ｙ論理アダプタがリンク要求割込み
を介してすでにデータ路を要求しており、また、マイク
ロプロセッサ３９によりデータ転送コマンドが相補形で
あると決定されているときは、Ｘ論理アダプタによるリ
ンク要求はリンク要求テーブルに付加され、またデータ
バス４８，４９の一方はデータ交換のために割り当てら
れる。この割当てにより適切なデータ路ＭＵＸ論理回路
はＸおよびＹチャネルアダプタの両者に関してイネーブ
ルされる。

【００５９】各々のリンク要求に対するデータバスの割
当てに関する説明を完了するために、図８，図９はリン
ク要求が要求テーブルの記録に対して適しているか否か
、従ってデータバス４８または４９の割当てを受けるこ
とになるか否かを決定する、マイクロプロセッサ３９に
より実行されるプログラミングステップのフローチャー
トを示す図である。

【００６０】図８，図９のフローチャートにより代表さ
れる経路割当て規準を概観するものとして、チャネルア
ダプタがリンク要求テーブルへの記録に対して優先権を
受けるか否かを決定する際に多くの判定ブロック１１２
，１１４および１１７は不可欠である。第１のブロック
は、Ｘチャネルアダプタ要求がリンク要求テーブルの前
回の記録に正確に一致するか否かに関するステップ１１
２における決定とみることができる。そうでないときは
、これがステップ１１４において部分的に一致するか否
かに関する決定が存在する。部分的な一致とは、逐次要
求に含まれるアダプタの１つがより早く受信された要求
の一部であるというリンク要求テーブルのペンディング
要求を意味している。その場合には、プログラムはチャ
ネルコマンドがステップ１２７で要求者のチャネルに再
び試みることを強制し、これは、この試みが、恐らくよ
り早い要求が完了している後の時点で再びなされること
をもたらす。そうでなく、また他の全てのテーブル記録
がチェックされており、かつ正確なあるいは部分的な一
致が見出されないときは、現在のＸチャネルアダプタの
リンク要求はリンク要求テーブルに付加される。

【００６１】リンク要求がリンク要求テーブルに付加さ
れる他の方法は、現在のＸチャネルアダプタの要求がリ
ンク要求テーブルの前回の記録に正確に一致した場合に
みられる。このとき、Ｘチャネルアダプタにおいて活性
な論理アダプタアドレスおよびリンク要求テーブルで一
致した記録を有したチャネルが整合用Ｘ−Ｙ論理アダプ
タ対を構成するかを知るチェックがなされる。その場合
には、判定ブロック１１８で第２検証がなされて、この
リンク要求に対してチャネルコマンドが相補的であると
決定する。これは装置レベルでチェックされた。また一
致がない場合はエラーが存在し、マイクロプロセッサに
より送出される。チャネルコマンドが相補形のときは、
ステップ１１８により要求がリンク要求テーブルに付加
されることが許容され、また要求しているＸ−Ｙチャネ
ルアダプタ対へのデータ路の割当てが許容される。

【００６２】以上、リンク要求を許容する際に課される
主要な条件について示したが、以下では図８，図９のス
テップを更に詳細に説明する。

【００６３】ブロック１０２は、チャネルアダプタがプ
ロセッサチャネルからＲＥＡＤまたはＷＲＩＴＥを受容
する条件を表わしている。これは、チャネルプロトコル
が他のチャネルアダプタに関わる第２チャネルへのアク
セスのためチャネルアダプタにシグナルするときに生じ
る。ステップ１０３では、チャネルアダプタは通信路が
要求されるチャネルアダプタを識別する。ステップ１０
４では、Ｘは要求しているチャネルのチャネルアダプタ
に対する論理アダプタとして定義され、またＹは要求の
相手として作用するプロセッサチャネルに対する経路と
してステップ１０５で定義される。装置レベルでアーキ
テクチャア化された条件が満足されると、図４の装置情
報インタフェース５６および論理回路６０の動作に関連
して示したように、チャネルアダプタはステップ１０６
でマイクロプロセッサに対する割込みを発生することが
できる。この割込みは、これが２つのチャネル間でリン
クを生成する要求であるとマイクロプロセッサがステッ
プ１０８で決定できるように定められたレベルを有して
いる。

【００６４】ここで、マイクロプロセッサ３９は、チャ
ネルアダプタ間の活性のステータスに関する規準に照ら
してリンク要求がリンク要求テーブルに記録されている
か否かを決定するルーチンを実行する。

【００６５】マイクロプロセッサにより決定される第１
の規準はステップ１０９および判定ブロック１１０で表
わされる。この場合、リンク要求テーブルに対する前回
の記録は、リンクに対する現在の要求と論理チャネルア
ダプタ間のリンクに対するすでに格納された要求の間に
部分的または正確な一致が存在するか否かに関する考察
を強制する。ステップ１０９および判定ブロック１１０
で決定されるように、リンク要求テーブルに正確なまた
は部分的な一致がないときは、制御はステップ１１５に
移る。各々のリンク要求テーブルのエントリが検討され
、もし現在のエントリが最後のもののときは、ステップ
１２１で要求者のリンクが付加される。ステップ１２２
では、マイクロプロセッサは、要求者の装置アドレスを
用いて、レシプロカルチャネルに対する制御ユニットで
開始されたシーケンスを強制する。これは、ＭＭＩＯバ
ス７０を通してマイクロプロセッサ３９に論理アダプタ
のアドレスをレシプロカルチャネルに接続されたチャネ
ルアダプタのカウントレジスタ１４１（図１０）に格納
せしめることにより行われる。次に、このチャネルに対
するペンディングステータス記憶レジスタ１４０はチャ
ネルに割込みを与え、チャネルに対するリンクが要求さ
れていることを示す。

【００６６】前回の要求がリンク要求テーブルに記録さ
れているときは、前回の要求は新しい要求と比較されて
、新しい要求のチャネルアダプタが前回の要求に含まれ
ているか否か決定する。正確な一致が存在するとき、即
ち前回の要求のチャネルアダプタが次の要求のものと同
じときは、ステップ１１６により識別される制御経路が
入力され、そこで要求の各々に含まれる論理アダプタが
同じであるか否かが決定される．ステップ１１７で、こ
れらのアドレスが等しいと決定されたときは、チャネル
は、チャネルコマンドが相補的かについての検証を判定
ブロック１１８で行う。マイクロプロセッサ３９は、Ｍ
ＭＩＯバス７０を通して各々のチャネルアダプタのコマ
ンドレジスタの内容を読み取って論理アダプタが相補的
コマンドを有することを検証する。この規準は装置レベ
ルでチェックされたので、非相補的コマンドはエラーで
あると思われ、またプロセッサ３９はステップ１２５で
エラー表示を送出する。

【００６７】判定ブロック１１２において、ペンディン
グ要求と新たに受信された要求の間で部分的な一致だけ
が見出されたときは、ステップ１１３および判定ブロッ
ク１１４は部分的な一致が存在するか否かを決定し、ス
テップ１２７で部分的に一致されたチャネルに対してＲ
ＥＴＲＹチャネルコマンドを強制する。

【００６８】チャネルコマンドがブロック１１８で相補
的であると見出されたときは、ステップ１１９でリンク
要求がリンク要求テーブルに記録され、また２つのデー
タ路４８，４９の一方がチャネルアダプタ対に割り当て
られる。次に、好適な実施例においてはリンク要求が取
られ、従ってリンク要求の含まれるチャネルアダプタに
対する２つのデータ路４８，４９の一方の割当てが行わ
れる。

【００６９】ステップ１２１を介してリンク要求がテー
ブルに記録されると、マイクロプロセッサ３９は、ステ
ップ１２２でＹチャネルアダプタに対してペンディング
装置レジスタを設定することにより、Ｙチャネル（Ｘチ
ャネルにより通信が求められるチャネル）に対して活性
である次の論理アダプタが整合用論理アダプタであるこ
とを保証する動作をとる。図１０を参照すると、アドレ
スポインタ１４１と共にペンディングステータス記憶レ
ジスタ１４０が示してある。ＭＭＩＯバス７０を介して
接続されたマイクロプロセッサ３９は論理チャネルアダ
プタアドレスをカウントレジスタ１４１に強制する。こ
のようにして設定されているカウントレジスタ１４１は
ＡＤＤネットワーク１４３により逐次増分され、その接
続されたチャネルに対して与えるステータスを有する論
理アダプタのアドレスを復号し、更にそれをステータス
論理路１４４に印加する。

【００７０】ペンディングステータス記憶レジスタ１４
０はビットのステータス情報を受信できるチャネルアダ
プタの各々の論理アダプタに対する記憶位置を有してい
る。ペンディングステータス記憶レジスタ１４０は、Ｘ
チャネルアダプタにより送出された変化バイトによりス
テータスビットがイネーブルされて仮想装置記憶装置に
おける装置（論理アダプタ）のステータスを変化させる
とき設定される。例えば、Ｙチャネルアダプタにより変
化バイトが処理された後、Ｙ論理アダプタが仮想装置記
憶アレイに逆に書き込まれた時点で、Ｙ論理アダプタの
ステートおよびステータスは、ＲＥＡＤ，ＲＥＡＤ　　
ＢＡＣＫＷＯＲＤまたはＷＲＩＴＥコマンドがＸ論理ア
ダプタにより受容されたときのアテンションステータス
と共に有効状態から割込みペンディングステートに変化
される。仮想装置記憶アレイに印加されたアドレスはま
たデコード回路１３９に印加される。デコード回路１３
９により与えられるように、ペンディングステータス記
憶レジスタとステータスが更新されている論理アダプタ
に対するアドレスに対するステータスビットの同時的な
提示はペンディングステータス記憶レジスタ１４０にペ
ンディングステータス条件を設定する。

【００７１】このようにして、論理装置の各々は、論理
アダプタがその接続されたチャネルに提示するステータ
スを有するか否かを示す記憶場所をペンディングステー
タス記憶レジスタ１４０に有することになる。ペンディ
ングステータスビットはペンディングステータス記憶レ
ジスタ１４０の出力に提示され、そこでそれらのビット
はカウントレジスタ１４１の復号内容と比較される。従
って、カウントレジスタ１４１はリンク要求ペンディン
グである特定の論理アダプタを識別するアドレスを受け
ることが強制され、これはデコード回路１４２によりデ
コードされる論理回路１４４から生成されている提示可
能なステータス割込みをもたらすことになる。このよう
にして、これらの論理アダプタの各々はそのチャネルに
提示するステータスを持つことになる。ペンディングス
テータスレジスタの出力は連続的に走査され、またペン
ディングステータスが見出されたときはそれはカウント
レジスタ１４１により識別された論理アダプタのために
そのＯＥＭＩプロトコル論理に提示される。その際、ス
テータス提示シーケンスがＯＥＭＩチャネルによりオナ
ーされるとき論理アダプタはＯＥＭＩプロトコル論理に
よりリアルになされ得る。この手順は、仮想装置記憶ア
レイから図４に示したリアルレジスタ６０へ論理アダプ
タのためにデータ内容の転送を要求する。ここで、カウ
ントレジスタ１４１により代表される論理アダプタはチ
ャネルに接続されるようになっている。

【００７２】かくして、接続チャネルのＩ／Ｏ装置を代
表する多重論理アダプタの形成を許容する装置について
の説明が与えられる。これらの装置はチャネル間の効率
的なデータ転送を増強する規準に従って共に接続され得
ることになる。

【図面の簡単な説明】

【図１】ＯＥＭＩチャネルプロトコルを用いた大規模デ
ータ処理システムに対する多重チャネル構成の例を示す
図である。

【図２】データ処理ワークロードを共有するマルチプロ
セッサ計算システムにおいて、多重チャネルを接続する
装置を示す図である。

【図３】チャネルを他のチャネルアダプタに結合するた
めに使用されるチャネルアダプタのアーキテクチャアを
示す図である。

【図４】リンクされるべき論理アダプタのステートを比
較する判定論理回路を示す図である。

【図５】各々のチャネルアダプタを接続する装置情報イ
ンタフェースを示す図である。

【図６】図５の装置情報インタフェースの動作を示すタ
イミング図である。

【図７】チャネルアダプタと、チャネルアダプタ間のト
ラヒックのグローバルな監視を許容する監視マイクロプ
ロセッサとの間の制御シーケンスを示す図である。

【図８】チャネルアダプタインタフェーストラヒックを
監視するためマイクロプロセッサ３９により実行される
ステップのブロック図である。

【図９】チャネルアダプタインタフェーストラヒックを
監視するためマイクロプロセッサ３９により実行される
ステップのブロック図である。

【図１０】各々のチャネルアダプタに関わって接続チャ
ネルに対してステータスを提示するペンディングステー
タスレジスタを示すブロック図である。

【符号の説明】

９，１０　　処理システム １２，１３，１７，１８　　入出力チャネル１４　　チ
ャネル間アダプタ ２１〜２７　　制御ユニット ３１，３２，３３，３５　　多重装置 ３４　　単一入出力装置 ４０〜４３　　チャネル ４４〜４７　　アダプタ ４８，４９　　データバス

Claims (7)

【特許請求の範囲】
1. 【請求項１】制御マイクロプロセッサの制御下で複数の
   データバスにより接続され、各々がチャネルに接続され
   る複数のチャネルアダプタを有するチャネル間Ｉ／Ｏ装
   置の装置情報インタフェースであって、前記チャネルア
   ダプタを接続する装置情報インタフェースバスと、前記
   チャネルに接続されたチャネルアダプタの各々の論理チ
   ャネルアダプタの状態を格納する仮想装置記憶アレイと
   、前記装置情報インタフェースバスにわたって受信され
   た装置の問合せを復号すると共に前記仮想装置記憶アレ
   イをアドレスしてチャネルアダプタの論理アダプタに関
   するステータス情報を導出するように接続された論理デ
   コーダと、　　前記状態情報を受け、この情報を前記イ
   ンタフェースバスに与えるように接続された出力レジス
   タとを備える装置情報インタフェース。
2. 【請求項２】前記チャネルアダプタから前記装置情報イ
   ンタフェースバスを介して前記受信アダプタの変化バイ
   トレジスタにコマンドを転送し、更に他のアダプタから
   受信アダプタの制御レジスタに分配するための変化バイ
   トを受けて受信アダプタに係るチャネルの起動を開始す
   る１組の変化バイトレジスタを更に備える請求項１記載
   の装置情報インタフェース。
3. 【請求項３】前記アダプタを接続する調停バスと、この
   調停バスに接続されて前記アダプタの１つが装置インタ
   フェースバスにアクセスすることを可能にする調停手段
   とを更に備える請求項１記載の装置情報インタフェース
   。
4. 【請求項４】各々のアダプタに設けられて、前記受信ア
   ダプタへのアクセスを得ようとしている前記アダプタに
   接続されたチャネル内の装置を識別するアドレスを保持
   すると共に前記他のアダプタに接続されたチャネルの装
   置を識別するアドレスを保持する第１および第２アドレ
   スレジスタを更に備える請求項１記載の装置情報インタ
   フェース。
5. 【請求項５】前記アダプタに接続されたチャネルに対し
   て現在活性な論理アダプタの状態を格納するレジスタと
   、前記接続された論理チャネルアダプタステータスに対
   する前記他のアダプタからの起動に応じて前記レジスタ
   内容を前記出力レジスタに転送する手段とを更に備える
   請求項１記載の装置情報インタフェース。
6. 【請求項６】前記仮想装置記憶アレイは接続されたチャ
   ネルの非活性論理アダプタのステータスを格納する請求
   項１記載の装置情報インタフェース。
7. 【請求項７】前記変化バイトレジスタ内容を持つ前記仮
   想メモリを更新する手段を更に備える請求項２記載の装
   置情報インタフェース。