JP2511590B2 - チャネル間接続装置 - Google Patents
チャネル間接続装置Info
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- JP2511590B2 JP2511590B2 JP3202241A JP20224191A JP2511590B2 JP 2511590 B2 JP2511590 B2 JP 2511590B2 JP 3202241 A JP3202241 A JP 3202241A JP 20224191 A JP20224191 A JP 20224191A JP 2511590 B2 JP2511590 B2 JP 2511590B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
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- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Bus Control (AREA)
- Multi Processors (AREA)
Description
【0001】
【産業上の利用分野】本発明は、大規模データ処理シス
テムのチャネル間で通信リンクを確立する装置に係り、
特にIBM OEMI System/360およびS
ystem/370チャネル・プロトコルに対して完全
なコンパティビリティを有するチャネル間インタフェー
スに関する。
テムのチャネル間で通信リンクを確立する装置に係り、
特にIBM OEMI System/360およびS
ystem/370チャネル・プロトコルに対して完全
なコンパティビリティを有するチャネル間インタフェー
スに関する。
【0002】
【従来の技術】「IBM/360 and Syste
m/370 I/O Interface Chann
el to Control Unit Origin
alEquipment Information」な
どの多くの文献に示されるように、このようなシステム
はチャネルあたり最大256のI/O装置をアドレス指
定することができる。各々のチャネルは、最大8個の制
御ユニット・アタッチメントの制御に使用されるのが普
通である。1つのアタッチメント点は、単一装置制御ユ
ニット、多重装置制御ユニット、または多重独立制御ユ
ニットに関わる。これらのチャネルは固有の装置アドレ
スを通して接続された装置をアドレス指定することによ
り、チャネル上の多重装置と通信する。
m/370 I/O Interface Chann
el to Control Unit Origin
alEquipment Information」な
どの多くの文献に示されるように、このようなシステム
はチャネルあたり最大256のI/O装置をアドレス指
定することができる。各々のチャネルは、最大8個の制
御ユニット・アタッチメントの制御に使用されるのが普
通である。1つのアタッチメント点は、単一装置制御ユ
ニット、多重装置制御ユニット、または多重独立制御ユ
ニットに関わる。これらのチャネルは固有の装置アドレ
スを通して接続された装置をアドレス指定することによ
り、チャネル上の多重装置と通信する。
【0003】異なるデータ処理システムのチャネルも、
互いに接続された1対のチャネル・アダプタを用いて接
続される。接続されたシステムは処理システム間でのワ
ークロードの共有を許容し、従って多重処理システムの
計算効率を改良する。チャネル・アダプタは接続された
チャネルに対する多重論理チャネル・アダプタを与え
る。第1チャネル・アダプタの論理チャネル・アダプタ
は、他のチャネルに対する整合用論理チャネル・アダプ
タと、これらの2チャネルに対する共有通信リンクによ
り接続される。
互いに接続された1対のチャネル・アダプタを用いて接
続される。接続されたシステムは処理システム間でのワ
ークロードの共有を許容し、従って多重処理システムの
計算効率を改良する。チャネル・アダプタは接続された
チャネルに対する多重論理チャネル・アダプタを与え
る。第1チャネル・アダプタの論理チャネル・アダプタ
は、他のチャネルに対する整合用論理チャネル・アダプ
タと、これらの2チャネルに対する共有通信リンクによ
り接続される。
【0004】
【発明が解決しようとする課題】多重チャネル接続に用
いられるチャネル・アダプタ・アーキテクチャは、通信
リンクに対する非同期リクエストを処理できると共に通
信リンクを要求するチャネル間の対立を解消できなけれ
ばならない。更に、通信効率を促進するリンク割当のリ
クエストに対する優先権を確立する機能が与えられなけ
ればならない。
いられるチャネル・アダプタ・アーキテクチャは、通信
リンクに対する非同期リクエストを処理できると共に通
信リンクを要求するチャネル間の対立を解消できなけれ
ばならない。更に、通信効率を促進するリンク割当のリ
クエストに対する優先権を確立する機能が与えられなけ
ればならない。
【0005】従って、本発明の目的は多重データ処理シ
ステム間の通信を管理する制御ユニットを提供すること
にある。
ステム間の通信を管理する制御ユニットを提供すること
にある。
【0006】更に本発明の目的は、データ処理システム
を結合して処理システム間でのデータ共有機能およびワ
ークロード共有機能を提供することにある。
を結合して処理システム間でのデータ共有機能およびワ
ークロード共有機能を提供することにある。
【0007】更に本発明の目的は、他のチャネル・アダ
プタの論理チャネル・アダプタにリンクされる複数の論
理チャネル・アダプタを形成するプロセッサ・チャネル
に対する物理的チャネル・アダプタを提供することにあ
る。
プタの論理チャネル・アダプタにリンクされる複数の論
理チャネル・アダプタを形成するプロセッサ・チャネル
に対する物理的チャネル・アダプタを提供することにあ
る。
【0008】更に本発明の目的は、各種の所定の効率基
準に従って各種チャネルからの通信リンク割当てのリク
エストの競合を解消することにある。
準に従って各種チャネルからの通信リンク割当てのリク
エストの競合を解消することにある。
【0009】
【課題を解決するための手段】本発明の上記およびその
他の目的は、多重データ処理システムの複数のチャネル
を結合する制御ユニットにより実現される。この制御ユ
ニットは複数のチャネル・アダプタを備え、それらの各
々は接続されたチャネルに対する多重論理アダプタを形
成することができる。更に、この制御ユニットは、全て
のチャネル・アダプタを接続する複数のデータ・バスを
備えている。
他の目的は、多重データ処理システムの複数のチャネル
を結合する制御ユニットにより実現される。この制御ユ
ニットは複数のチャネル・アダプタを備え、それらの各
々は接続されたチャネルに対する多重論理アダプタを形
成することができる。更に、この制御ユニットは、全て
のチャネル・アダプタを接続する複数のデータ・バスを
備えている。
【0010】論理アダプタをリンクするように割り当て
られたデータ・バスの使用を効率的にする各種基準が満
足されるときは、1つのチャネルの単一の論理アダプタ
はデータ・バスを介して他のチャネルの整合用論理アダ
プタとリンクされる。
られたデータ・バスの使用を効率的にする各種基準が満
足されるときは、1つのチャネルの単一の論理アダプタ
はデータ・バスを介して他のチャネルの整合用論理アダ
プタとリンクされる。
【0011】1つのチャネル・アダプタの所与の論理ア
ダプタがデータ・バスの割当を要求できるようになる前
に、他のチャネル・アダプタの所与の論理アダプタおよ
び整合用論理アダプタの現在のステータス情報が検討さ
れなければならない。これは、「IBM Channe
l−to−Channel Adapter(IBMチ
ャネル間アダプタ)」アーキテクチャに従ってなされ
る。各種のアーキテクチャ条件を満足する論理アダプタ
のみが論理アダプタ間のリンクのリクエストを発生する
ことができる。
ダプタがデータ・バスの割当を要求できるようになる前
に、他のチャネル・アダプタの所与の論理アダプタおよ
び整合用論理アダプタの現在のステータス情報が検討さ
れなければならない。これは、「IBM Channe
l−to−Channel Adapter(IBMチ
ャネル間アダプタ)」アーキテクチャに従ってなされ
る。各種のアーキテクチャ条件を満足する論理アダプタ
のみが論理アダプタ間のリンクのリクエストを発生する
ことができる。
【0012】リンク・リクエストが行われる前に、逐次
提出される通信リンクの何らかの論理チャネル・アダプ
タとのリンク割当を他のいかなる論理チャネル・アダプ
タも待機していないという要件を含むグローバルな基準
がアーキテクチャ化条件に課される。このようにして、
通信リンクはより効率的に割り当てられ、引き続くリン
ク・リクエストよりも初期リンク・リクエストを優先す
る。
提出される通信リンクの何らかの論理チャネル・アダプ
タとのリンク割当を他のいかなる論理チャネル・アダプ
タも待機していないという要件を含むグローバルな基準
がアーキテクチャ化条件に課される。このようにして、
通信リンクはより効率的に割り当てられ、引き続くリン
ク・リクエストよりも初期リンク・リクエストを優先す
る。
【0013】リンク・リクエストを発生する上記目的を
実施する場合、各々のチャネル・アダプタには、装置情
報インタフェース・バスを通してアダプタの各々を接続
する装置情報インタフェースが備えられる。所与の論理
アダプタについてのステータス情報は、この論理アダプ
タとのリンクを潜在的に要求する整合用論理アダプタに
より得られる。各々のチャネル・アダプタにおける仮想
装置記憶装置は、上記チャネル・アダプタに係る論理ア
ダプタのステータスに関係する情報を格納する。かくし
て、リンク・リクエストを発生するアーキテクチャ化基
準はチャネル・アダプタ・レベルでなされる。
実施する場合、各々のチャネル・アダプタには、装置情
報インタフェース・バスを通してアダプタの各々を接続
する装置情報インタフェースが備えられる。所与の論理
アダプタについてのステータス情報は、この論理アダプ
タとのリンクを潜在的に要求する整合用論理アダプタに
より得られる。各々のチャネル・アダプタにおける仮想
装置記憶装置は、上記チャネル・アダプタに係る論理ア
ダプタのステータスに関係する情報を格納する。かくし
て、リンク・リクエストを発生するアーキテクチャ化基
準はチャネル・アダプタ・レベルでなされる。
【0014】種々のアーキテクチャ化条件が満足された
ことがチャネル・アダプタにより検証されると、リンク
・リクエストが発生される。監視プロセッサが、このリ
ンク・リクエストにより割り込まれ、他のグローバルな
基準が満足されたときは上記リクエストをリンク・リク
エスト・テーブルに登録し、アダプタ間での割り当てら
れたデータ・バスの効率的な使用のための条件が存在す
ることを保証する。
ことがチャネル・アダプタにより検証されると、リンク
・リクエストが発生される。監視プロセッサが、このリ
ンク・リクエストにより割り込まれ、他のグローバルな
基準が満足されたときは上記リクエストをリンク・リク
エスト・テーブルに登録し、アダプタ間での割り当てら
れたデータ・バスの効率的な使用のための条件が存在す
ることを保証する。
【0015】
【実施例】図1は複数のI/O装置にアクセスするため
の多重プロセッサ多重チャネル構成を例示する図であ
る。ここでは、2つの処理システム9および10を含む
IBM 370 Systemアーキテクチャが例示さ
れている。2つの処理システムは入出力チャネル12,
13,17および18を備えている。処理システム9は
複数の制御ユニット14,19,23,25,26およ
び27にアクセスすることができる。また、処理システ
ム10は複数の制御ユニット14,20,21,22お
よび23にアクセスすることができる。上記制御ユニッ
トは、チャネルにより送出されたアドレスを認識し、更
に接続された単一入出力装置34または多重装置31,
32,33および35へのアクセスを許容する。また、
チャネル間アダプタ14を使用してシステムのチャネル
を結合することも可能である。このようにして、システ
ム9におけるアプリケーション・ランニングにより第2
処理システム10におけるアプリケーション・ランニン
グにデータを送出し、またはそれからデータを受けるこ
とができる。
の多重プロセッサ多重チャネル構成を例示する図であ
る。ここでは、2つの処理システム9および10を含む
IBM 370 Systemアーキテクチャが例示さ
れている。2つの処理システムは入出力チャネル12,
13,17および18を備えている。処理システム9は
複数の制御ユニット14,19,23,25,26およ
び27にアクセスすることができる。また、処理システ
ム10は複数の制御ユニット14,20,21,22お
よび23にアクセスすることができる。上記制御ユニッ
トは、チャネルにより送出されたアドレスを認識し、更
に接続された単一入出力装置34または多重装置31,
32,33および35へのアクセスを許容する。また、
チャネル間アダプタ14を使用してシステムのチャネル
を結合することも可能である。このようにして、システ
ム9におけるアプリケーション・ランニングにより第2
処理システム10におけるアプリケーション・ランニン
グにデータを送出し、またはそれからデータを受けるこ
とができる。
【0016】上記IBM370 Systemアーキテ
クチャにおける各チャネル12,13,17および18
に係る入出力インタフェースは、「IBM Syste
m/360 and System/370 I/O
Interface Channel to Cont
rol Unit Original Equipme
nt Manufacturer’s Informa
tion」などのIBMコーポレイションの刊行物に示
されたOEMIプロトコルに従って動作する。このよう
なチャネル・制御ユニット間動作の本質点は、多重装置
が所与のチャネルによりアクセスされることを許容する
ことにある。これらの装置は、図1のI/O装置か、チ
ャネル間アダプタ14を介した他のシステムの他のチャ
ネルのいずれかである。
クチャにおける各チャネル12,13,17および18
に係る入出力インタフェースは、「IBM Syste
m/360 and System/370 I/O
Interface Channel to Cont
rol Unit Original Equipme
nt Manufacturer’s Informa
tion」などのIBMコーポレイションの刊行物に示
されたOEMIプロトコルに従って動作する。このよう
なチャネル・制御ユニット間動作の本質点は、多重装置
が所与のチャネルによりアクセスされることを許容する
ことにある。これらの装置は、図1のI/O装置か、チ
ャネル間アダプタ14を介した他のシステムの他のチャ
ネルのいずれかである。
【0017】このようなOEMIチャネルの結合には、
接続されたチャネル・アダプタが使用される。これらの
チャネル・アダプタは、1つのチャネルに係る1つの論
理アダプタが第2チャネルに係る整合用論理アダプタと
の通信を望むときデータ転送の最小待機時間を得るため
に個別チャネル間で効率的な情報の転送と交換を与える
ものでなければならない。
接続されたチャネル・アダプタが使用される。これらの
チャネル・アダプタは、1つのチャネルに係る1つの論
理アダプタが第2チャネルに係る整合用論理アダプタと
の通信を望むときデータ転送の最小待機時間を得るため
に個別チャネル間で効率的な情報の転送と交換を与える
ものでなければならない。
【0018】本発明はこのようなチャネルアダプタに係
り、その好適な実施例は図2に示してある。即ち、図2
には4つの個別処理システムに供するチャネル・アダプ
タを与えるシステムが示してある。処理システムの各々
はチャネル40,41,42および43を有する。これ
らのチャネルの各々は他のアダプタに係る他のチャネル
への通信リンクを必要とする。アダプタ44,45,4
6および47は、それぞれ残りのアダプタと多重時分割
論理アダプタを形成することができる。1つのアダプタ
の論理アダプタは、2番目のアダプタの整合用論理アダ
プタと共に2本のデータ・バス48または49の一方に
沿い通信路を形成する。これらのアダプタ44,45,
46および47は、多重論理アダプタであって、それら
の1つだけが所与の時点で他のアダプタに接続される多
重論理アダプタ構成を許容する。論理アダプタの各々は
所与の時点で形成されて第2チャネルに接続されたアダ
プタの他の論理アダプタとのリンクを確立する装置を代
表するものである。これらのアダプタの各々には全体で
63個の潜在的な論理アダプタが関係する。これらの論
理アダプタの各々は2本のデータ・バス48,49のい
ずれかを通して他のアダプタの1つへの接続の半分を識
別する。この配置は、論理アダプタの間でのデータの効
率的な転送が満足されているとき、割込み駆動式マイク
ロプロセッサ39が、1つのアダプタの1つの論理アダ
プタを第2のアダプタの論理アダプタにリンクするよう
に与えられる。マイクロプロセッサ39は4つのチャネ
ル・アダプタ44,45,46および47のいずれかか
らの割込み、またはLANインタフェース68に接続さ
れたサポート・プロセッサからの割込みに応答する。
り、その好適な実施例は図2に示してある。即ち、図2
には4つの個別処理システムに供するチャネル・アダプ
タを与えるシステムが示してある。処理システムの各々
はチャネル40,41,42および43を有する。これ
らのチャネルの各々は他のアダプタに係る他のチャネル
への通信リンクを必要とする。アダプタ44,45,4
6および47は、それぞれ残りのアダプタと多重時分割
論理アダプタを形成することができる。1つのアダプタ
の論理アダプタは、2番目のアダプタの整合用論理アダ
プタと共に2本のデータ・バス48または49の一方に
沿い通信路を形成する。これらのアダプタ44,45,
46および47は、多重論理アダプタであって、それら
の1つだけが所与の時点で他のアダプタに接続される多
重論理アダプタ構成を許容する。論理アダプタの各々は
所与の時点で形成されて第2チャネルに接続されたアダ
プタの他の論理アダプタとのリンクを確立する装置を代
表するものである。これらのアダプタの各々には全体で
63個の潜在的な論理アダプタが関係する。これらの論
理アダプタの各々は2本のデータ・バス48,49のい
ずれかを通して他のアダプタの1つへの接続の半分を識
別する。この配置は、論理アダプタの間でのデータの効
率的な転送が満足されているとき、割込み駆動式マイク
ロプロセッサ39が、1つのアダプタの1つの論理アダ
プタを第2のアダプタの論理アダプタにリンクするよう
に与えられる。マイクロプロセッサ39は4つのチャネ
ル・アダプタ44,45,46および47のいずれかか
らの割込み、またはLANインタフェース68に接続さ
れたサポート・プロセッサからの割込みに応答する。
【0019】例えば、チャネル40がアダプタ46のチ
ャネル43へのリンクを要求するときは、それぞれのア
ダプタ44は、一方または他方のデータ・バス48およ
び49上で接続が望まれるチャネル43およびアダプタ
46の論理アダプタに係るアドレスを受信する。これら
のアダプタは、このように形成された各々の通信リンク
が、アダプタ44の論理アダプタを識別すると共にアダ
プタ46で識別された論理アダプタを識別する、チャネ
ル40から供給されるアドレスにより代表されるように
構成される。
ャネル43へのリンクを要求するときは、それぞれのア
ダプタ44は、一方または他方のデータ・バス48およ
び49上で接続が望まれるチャネル43およびアダプタ
46の論理アダプタに係るアドレスを受信する。これら
のアダプタは、このように形成された各々の通信リンク
が、アダプタ44の論理アダプタを識別すると共にアダ
プタ46で識別された論理アダプタを識別する、チャネ
ル40から供給されるアドレスにより代表されるように
構成される。
【0020】チャネル間リンケージのためのアドレス指
定方式は8ビットアドレスを提供し、このアドレスの初
めの3ビットは接続するリクエストを受ける接続された
チャネルのチャネル・アダプタを定める。残るビットは
受信アダプタ44における論理アダプタおよびアダプタ
46における論理アダプタを識別し、これらの論理アダ
プタは共にリンクされる。このようにして、チャネルか
ら受信された単一アドレスは通信リンクが求められる1
対の論理アダプタを識別する。
定方式は8ビットアドレスを提供し、このアドレスの初
めの3ビットは接続するリクエストを受ける接続された
チャネルのチャネル・アダプタを定める。残るビットは
受信アダプタ44における論理アダプタおよびアダプタ
46における論理アダプタを識別し、これらの論理アダ
プタは共にリンクされる。このようにして、チャネルか
ら受信された単一アドレスは通信リンクが求められる1
対の論理アダプタを識別する。
【0021】これらの論理アダプタの各々は、アダプタ
44,45,46および47に接続されたチャネルによ
り装置として処理される。アダプタ44の装置は、残り
のアダプタ45,46および47の1つに収容された全
システムで63個の装置の1つに接続される。データ・
バス48,49上では2つの通信路のみが所与の時点で
同時に活性になる。従って、全体にわたる効率的なデー
タ転送に関係する種々の基準に従い、またこれらの基準
を満足しないリクエストに対するデータ路の割当てを拒
否しながら、チャネル40〜43の各々にやってくる非
同期コマンド間を調停すると共にデータ路を1対のアダ
プタに割り当てる必要性が生じる。
44,45,46および47に接続されたチャネルによ
り装置として処理される。アダプタ44の装置は、残り
のアダプタ45,46および47の1つに収容された全
システムで63個の装置の1つに接続される。データ・
バス48,49上では2つの通信路のみが所与の時点で
同時に活性になる。従って、全体にわたる効率的なデー
タ転送に関係する種々の基準に従い、またこれらの基準
を満足しないリクエストに対するデータ路の割当てを拒
否しながら、チャネル40〜43の各々にやってくる非
同期コマンド間を調停すると共にデータ路を1対のアダ
プタに割り当てる必要性が生じる。
【0022】各々の論理アダプタ44,45,46およ
び47は、その接続されたチャネル40〜43のいずれ
かからデータ転送リクエストを受けると、以下に示す回
路を用いて、リンクが要求される論理アダプタ対に適切
なアーキテクチャ化条件が存在するか否かを決定する。
チャネル40が、アダプタ44に係る論理アダプタおよ
びアダプタ46内の論理アダプタを用いてデータ転送を
要求するときは、要求しているアダプタ44は、論理ア
ダプタ対が適切な状態にあってデータ転送コマンドを与
えるか否かを決定する。
び47は、その接続されたチャネル40〜43のいずれ
かからデータ転送リクエストを受けると、以下に示す回
路を用いて、リンクが要求される論理アダプタ対に適切
なアーキテクチャ化条件が存在するか否かを決定する。
チャネル40が、アダプタ44に係る論理アダプタおよ
びアダプタ46内の論理アダプタを用いてデータ転送を
要求するときは、要求しているアダプタ44は、論理ア
ダプタ対が適切な状態にあってデータ転送コマンドを与
えるか否かを決定する。
【0023】適切なアーキテクチャ化状態が存在すると
決定されると、マイクロプロセッサ39に対してリンク
・リクエストがなされ、これは、第1の有効な機会にデ
ータ・バスが2つの整合用論理アダプタに割り当て可能
なように、リンク・リクエストをリンク・リクエスト・
テーブルに格納するか否かを他のグローバルな考察に従
って決定する。
決定されると、マイクロプロセッサ39に対してリンク
・リクエストがなされ、これは、第1の有効な機会にデ
ータ・バスが2つの整合用論理アダプタに割り当て可能
なように、リンク・リクエストをリンク・リクエスト・
テーブルに格納するか否かを他のグローバルな考察に従
って決定する。
【0024】これらのグローバルな考察には、前回のリ
クエストが受信されて、通信リンクを求める第2リクエ
ストに含まれるアダプタの1つとリンクするか否かとい
うことが含まれる。本実施例によれば、この条件は、テ
ーブルに付加されないリンク・リクエストをもたらすと
共にリクエストを再度試みる、次の要求しているアダプ
タに対するコマンドをもたらす。
クエストが受信されて、通信リンクを求める第2リクエ
ストに含まれるアダプタの1つとリンクするか否かとい
うことが含まれる。本実施例によれば、この条件は、テ
ーブルに付加されないリンク・リクエストをもたらすと
共にリクエストを再度試みる、次の要求しているアダプ
タに対するコマンドをもたらす。
【0025】これらのグローバルな考察によれば、ペン
ディング・リクエストを有するチャネルは、リンクに対
する新たに形成されたリクエストを有するチャネルより
も、それらのリクエストを一層完了し易いことは明らか
である。
ディング・リクエストを有するチャネルは、リンクに対
する新たに形成されたリクエストを有するチャネルより
も、それらのリクエストを一層完了し易いことは明らか
である。
【0026】リンクを要求するための第1条件、即ち論
理アダプタ対が適切なアーキテクチャ化状態にあること
を実施するために、潜在的な通信リンクが確立される論
理アダプタの条件を識別する回路がアダプタ44,4
5,46および47の各々に設けられる。各々のアダプ
タに係る装置情報インタフェース56および仮想装置記
憶アレイ50を用いると、リンクが求められる論理アダ
プタに関する質問を行うことができる。シグナリング・
バス52により接続された個別保守用アダプタ・チップ
37に示される基本調停回路51を用いると、通信リン
クが形成される論理アダプタのステータスが論理装置を
収容するアダプタの仮想装置記憶装置50から読み出さ
れるように装置情報インタフェース・バス53に対する
アクセスを許容することが可能になる。このようにし
て、チャネル40がアダプタ44の論理装置Xおよびア
ダプタ46の論理装置Yにより識別される通信リンク上
でチャネル43とのリンクを形成することを要求する
と、論理装置Yに関するステート情報がアダプタ46の
仮想装置記憶アレイ50から得られる。装置情報インタ
フェース49による装置情報インタフェース・バス53
へのアクセスのための調停が成功して完了すると、論理
装置Yのステータスが仮想装置記憶アレイ50から得ら
れる。論理装置Xに対する装置情報は、同様にアダプタ
44のVDS50から得られる。
理アダプタ対が適切なアーキテクチャ化状態にあること
を実施するために、潜在的な通信リンクが確立される論
理アダプタの条件を識別する回路がアダプタ44,4
5,46および47の各々に設けられる。各々のアダプ
タに係る装置情報インタフェース56および仮想装置記
憶アレイ50を用いると、リンクが求められる論理アダ
プタに関する質問を行うことができる。シグナリング・
バス52により接続された個別保守用アダプタ・チップ
37に示される基本調停回路51を用いると、通信リン
クが形成される論理アダプタのステータスが論理装置を
収容するアダプタの仮想装置記憶装置50から読み出さ
れるように装置情報インタフェース・バス53に対する
アクセスを許容することが可能になる。このようにし
て、チャネル40がアダプタ44の論理装置Xおよびア
ダプタ46の論理装置Yにより識別される通信リンク上
でチャネル43とのリンクを形成することを要求する
と、論理装置Yに関するステート情報がアダプタ46の
仮想装置記憶アレイ50から得られる。装置情報インタ
フェース49による装置情報インタフェース・バス53
へのアクセスのための調停が成功して完了すると、論理
装置Yのステータスが仮想装置記憶アレイ50から得ら
れる。論理装置Xに対する装置情報は、同様にアダプタ
44のVDS50から得られる。
【0027】装置インタフェース論理回路の更に与える
説明から明らかなように、仮想装置記憶アレイは、現在
活性ではない論理アダプタに対するステータス情報を維
持する。唯一つの論理アダプタがチャネル・アダプタ内
で所定の時点で動作しているので、情報が仮想装置記憶
アレイ内にある高い可能性がある。ある論理装置のチャ
ネルとの通信に現在使用されているこの論理装置とのリ
ンクを形成する試みがなされるとき、その情報も、アダ
プタ46に収容された実際のレジスタ60とに識別され
る異なるレジスタから装置情報インタフェース・バス5
3上を転送される。チャネル・アダプタがリンクを要求
している場合は、この情報も上記実際のレジスタ内にあ
ることになる。
説明から明らかなように、仮想装置記憶アレイは、現在
活性ではない論理アダプタに対するステータス情報を維
持する。唯一つの論理アダプタがチャネル・アダプタ内
で所定の時点で動作しているので、情報が仮想装置記憶
アレイ内にある高い可能性がある。ある論理装置のチャ
ネルとの通信に現在使用されているこの論理装置とのリ
ンクを形成する試みがなされるとき、その情報も、アダ
プタ46に収容された実際のレジスタ60とに識別され
る異なるレジスタから装置情報インタフェース・バス5
3上を転送される。チャネル・アダプタがリンクを要求
している場合は、この情報も上記実際のレジスタ内にあ
ることになる。
【0028】各々のインタフェースには、OEMIチャ
ネルとの通信に必要な標準タグ・データ構造を与えるO
EMI論理インタフェース55が関係する。このOEM
I論理インタフェースは他のチャネルとの接続のための
論理アダプタを表すアドレスを受信する。OEMI論理
インタフェース55により受信されるアドレスには、チ
ャネルが接続されるアダプタを識別するアドレス・オフ
セットが含まれる。本実施例において5ビットである残
りのアドレスビットが用いられて、あるチャネルに接続
された各々のアダプタに係る1対の論理アダプタをアド
レス指定する。これらのチャネルは、各々の論理アダプ
タをI/O装置として処理する。このようにして、OE
MI論理インタフェース55は、論理アダプタ・アドレ
スにより表されるI/O装置を識別すると共に、チャネ
ルにより要求されたときデータ・バス48,49の一方
の上に上記論理アダプタとのリンクの生成を試みなけれ
ばならない。
ネルとの通信に必要な標準タグ・データ構造を与えるO
EMI論理インタフェース55が関係する。このOEM
I論理インタフェースは他のチャネルとの接続のための
論理アダプタを表すアドレスを受信する。OEMI論理
インタフェース55により受信されるアドレスには、チ
ャネルが接続されるアダプタを識別するアドレス・オフ
セットが含まれる。本実施例において5ビットである残
りのアドレスビットが用いられて、あるチャネルに接続
された各々のアダプタに係る1対の論理アダプタをアド
レス指定する。これらのチャネルは、各々の論理アダプ
タをI/O装置として処理する。このようにして、OE
MI論理インタフェース55は、論理アダプタ・アドレ
スにより表されるI/O装置を識別すると共に、チャネ
ルにより要求されたときデータ・バス48,49の一方
の上に上記論理アダプタとのリンクの生成を試みなけれ
ばならない。
【0029】図3にはチャネル・アダプタの各々の構成
が特に示してある。この図には、システム・チャネル4
0に要求されたプロトコル信号を与えるOEMIチャネ
ル・インタフェース55が示してある。チャネル・アダ
プタと他のチャネル・アダプタの間で通信リンクを確立
する際には、システム・チャネル40は先ずどの論理ア
ダプタ対が通信リンクを確立するために用いられるかを
識別する。このアドレスはOEMIチャネル・インタフ
ェース55によりアドレス・レジスタ61に格納され
る。このアドレスは、要求しているチャネルのチャネル
・アダプタに係るX論理アダプタおよび目的チャネルに
接続されたアダプタのY論理アダプタを識別する。
が特に示してある。この図には、システム・チャネル4
0に要求されたプロトコル信号を与えるOEMIチャネ
ル・インタフェース55が示してある。チャネル・アダ
プタと他のチャネル・アダプタの間で通信リンクを確立
する際には、システム・チャネル40は先ずどの論理ア
ダプタ対が通信リンクを確立するために用いられるかを
識別する。このアドレスはOEMIチャネル・インタフ
ェース55によりアドレス・レジスタ61に格納され
る。このアドレスは、要求しているチャネルのチャネル
・アダプタに係るX論理アダプタおよび目的チャネルに
接続されたアダプタのY論理アダプタを識別する。
【0030】レジスタ61がチャネル・アダプタのVD
S50をアドレス指定するために用いられ、またX論理
アダプタに係るコマンド,ステート,ステータス,およ
びセンス情報がVDS50から読み出される。X論理ア
ダプタ情報はレジスタ60に格納される。
S50をアドレス指定するために用いられ、またX論理
アダプタに係るコマンド,ステート,ステータス,およ
びセンス情報がVDS50から読み出される。X論理ア
ダプタ情報はレジスタ60に格納される。
【0031】次に、システム・チャネル40は、これが
X論理アダプタを介して行いたい動作の種類を識別す
る。この動作は、システム・チャネル40がチャネル・
アダプタ44に対してコマンド・バイトを送出したとき
識別される。各々のコマンド・バイトの機能に関しては
「IBM Channel−to Channel A
dapter」に示してある。OEMIチャネル・イン
タフェース55はコマンド・バイトをレジスタ60のX
コマンド位置に格納する。この時点で、X論理アダプタ
および現在のシステム・チャネル40の動作リクエスト
に関する全ての情報が知られる。
X論理アダプタを介して行いたい動作の種類を識別す
る。この動作は、システム・チャネル40がチャネル・
アダプタ44に対してコマンド・バイトを送出したとき
識別される。各々のコマンド・バイトの機能に関しては
「IBM Channel−to Channel A
dapter」に示してある。OEMIチャネル・イン
タフェース55はコマンド・バイトをレジスタ60のX
コマンド位置に格納する。この時点で、X論理アダプタ
および現在のシステム・チャネル40の動作リクエスト
に関する全ての情報が知られる。
【0032】現在のチャネル40のリクエストが処理で
きるか否かを判定するには、装置情報インタフェース・
バス53上にY論理アダプタに関する情報が得られなけ
ればならない。また、チャネル・アダプタ44のアドレ
ス・レジスタ61が用いられ、接続された装置情報イン
タフェース(DII)バス53上で情報が望まれるチャ
ネル・アダプタおよび特定の論理アダプタを識別する。
DIIを獲得し、第2チャネル・アダプタのVDS50
またはレジスタ60をアドレス指定した後、他のチャネ
ルに対するI/O装置として用いられるY論理アダプタ
の現在のコマンド,ステート,ステータス,およびセン
ス情報が装置情報インタフェース(DII)56を介し
てレジスタ62に転送される。このようにして、Y論理
アダプタの現在の状態に関する全ての情報がチャネル・
アダプタ44のレジスタ62で見出されることになる。
きるか否かを判定するには、装置情報インタフェース・
バス53上にY論理アダプタに関する情報が得られなけ
ればならない。また、チャネル・アダプタ44のアドレ
ス・レジスタ61が用いられ、接続された装置情報イン
タフェース(DII)バス53上で情報が望まれるチャ
ネル・アダプタおよび特定の論理アダプタを識別する。
DIIを獲得し、第2チャネル・アダプタのVDS50
またはレジスタ60をアドレス指定した後、他のチャネ
ルに対するI/O装置として用いられるY論理アダプタ
の現在のコマンド,ステート,ステータス,およびセン
ス情報が装置情報インタフェース(DII)56を介し
てレジスタ62に転送される。このようにして、Y論理
アダプタの現在の状態に関する全ての情報がチャネル・
アダプタ44のレジスタ62で見出されることになる。
【0033】XおよびY論理アダプタの両者の現在の状
態が知られているので、チャネル・アダプタ44がシス
テム・チャネル40により送出されたコマンド・バイト
にいかに応答するかの判定を行うことができる。Xおよ
びY論理アダプタの両者に対して適切なアーキテクチャ
化条件が存在すると見出されたときは、MMIOインタ
フェース67を介して割込が与えられ、チャネル・アダ
プタ46とのデータ・バス・リンクが望まれることをマ
イクロプロセッサ39に通知する。
態が知られているので、チャネル・アダプタ44がシス
テム・チャネル40により送出されたコマンド・バイト
にいかに応答するかの判定を行うことができる。Xおよ
びY論理アダプタの両者に対して適切なアーキテクチャ
化条件が存在すると見出されたときは、MMIOインタ
フェース67を介して割込が与えられ、チャネル・アダ
プタ46とのデータ・バス・リンクが望まれることをマ
イクロプロセッサ39に通知する。
【0034】ここで図4を参照すると、リンク・リクエ
ストの割込がマイクロプロセッサ39に対して発せられ
るべきか否かを決定するプロセスのいくつかのタスクを
行う論理回路64が示してある。論理回路64は、通信
リンクが求められる論理アダプタのXおよびYコマン
ド,ステート,ステータス、およびセンス・バイト間の
比較を行うことができる。システム・チャネル40によ
り発されたコマンドが、READ,READ BACK
WARDコマンドかWRITE形コマンドのいずれかで
あり、また適切なアーキテクチャ化条件がそれぞれレジ
スタ60と62に含まれたXおよびY情報の残りのバイ
ト中に行きわたったときは、論理回路64は、OEMI
制御インタフェースに信号を送出し、X論理アダプタが
ペンディング・チャネル・コマンドを受けることができ
ることを指示する。このとき、OEMIチャネル・イン
タフェース55は論理回路64により生成された1バイ
トのステータス情報を与え、これはチャネルに、X論理
アダプタにより直ちに実行されるようにコマンドが受信
されていることを通知する。この初期ステータスがチャ
ネルにより受信されると、OEMIチャネル・インタフ
ェース55はMMIOポートを介してリンク・リクエス
トをマイクロプロセッサ39への割込として送出する。
これはマイクロプロセッサ39によりリンク・リクエス
トとして認識され処理される。
ストの割込がマイクロプロセッサ39に対して発せられ
るべきか否かを決定するプロセスのいくつかのタスクを
行う論理回路64が示してある。論理回路64は、通信
リンクが求められる論理アダプタのXおよびYコマン
ド,ステート,ステータス、およびセンス・バイト間の
比較を行うことができる。システム・チャネル40によ
り発されたコマンドが、READ,READ BACK
WARDコマンドかWRITE形コマンドのいずれかで
あり、また適切なアーキテクチャ化条件がそれぞれレジ
スタ60と62に含まれたXおよびY情報の残りのバイ
ト中に行きわたったときは、論理回路64は、OEMI
制御インタフェースに信号を送出し、X論理アダプタが
ペンディング・チャネル・コマンドを受けることができ
ることを指示する。このとき、OEMIチャネル・イン
タフェース55は論理回路64により生成された1バイ
トのステータス情報を与え、これはチャネルに、X論理
アダプタにより直ちに実行されるようにコマンドが受信
されていることを通知する。この初期ステータスがチャ
ネルにより受信されると、OEMIチャネル・インタフ
ェース55はMMIOポートを介してリンク・リクエス
トをマイクロプロセッサ39への割込として送出する。
これはマイクロプロセッサ39によりリンク・リクエス
トとして認識され処理される。
【0035】チャネル・コマンドに応答する方法を判定
するに際して、論理回路64は、適当な時点で、レジス
タ60および62により反映されたXおよびY論理アダ
プタに関係してステート,ステータス,およびセンス・
ビットを変化させる。例えば、XおよびY論理アダプタ
の両者にわたる有効な条件が決定され、またチャネルに
よりREADまたはWRITEコマンドが発されたとき
は、論理回路64は、レジスタ60内のビットを作業
(D)状態に更新する。このようにして、Xアダプタ側
の論理アダプタ情報は適切なアーキテクチャ化ステート
およびステータスに更新され、コマンドの受容および実
行を許容する。図4には論理アダプタに対する他のステ
ートが示してあり、これはまた、データ路が提案される
レジスタ60および62に収容されるXおよびY論理ア
ダプタ情報間の関係に依存して入力される。
するに際して、論理回路64は、適当な時点で、レジス
タ60および62により反映されたXおよびY論理アダ
プタに関係してステート,ステータス,およびセンス・
ビットを変化させる。例えば、XおよびY論理アダプタ
の両者にわたる有効な条件が決定され、またチャネルに
よりREADまたはWRITEコマンドが発されたとき
は、論理回路64は、レジスタ60内のビットを作業
(D)状態に更新する。このようにして、Xアダプタ側
の論理アダプタ情報は適切なアーキテクチャ化ステート
およびステータスに更新され、コマンドの受容および実
行を許容する。図4には論理アダプタに対する他のステ
ートが示してあり、これはまた、データ路が提案される
レジスタ60および62に収容されるXおよびY論理ア
ダプタ情報間の関係に依存して入力される。
【0036】ここで、OEMIチャネル・アダプタは、
提案された論理アダプタ接続のステータスのために接続
されたアダプタに質問を行うことが注目されるべきであ
る。次に、この情報は、データ路の割当てを必ずしも要
求することなしに、レジスタ60か62のいずれかから
読み出されて質問を完了する。
提案された論理アダプタ接続のステータスのために接続
されたアダプタに質問を行うことが注目されるべきであ
る。次に、この情報は、データ路の割当てを必ずしも要
求することなしに、レジスタ60か62のいずれかから
読み出されて質問を完了する。
【0037】作業論理64で示される種々のステートに
対して符号化が用いられることを単に示すために1対の
MUXs,65,67,66,68が示してある。
対して符号化が用いられることを単に示すために1対の
MUXs,65,67,66,68が示してある。
【0038】論理回路64は更に、チャネル・コマンド
にいかに応答するかを判定すると、Y論理アダプタ・ス
テート,ステータス,およびセンス情報を変更する。こ
れは、論理回路64がチャネル40の動作を受容または
阻止することを判定した後、装置情報インタフェースを
通して変化バイト情報が送出されるときに実現される。
上記の例において、有効な条件がXおよびY論理アダプ
タの両者に対して行きわたることが決定され、またRE
ADまたはWRITEコマンドがXチャネルにより発生
されると、論理回路64は、Y論理アダプタ・ステート
およびステータス・バイトを変化させてペンディング・
アテンション割込条件を反映する変化バイトを定式化す
ることになる。
にいかに応答するかを判定すると、Y論理アダプタ・ス
テート,ステータス,およびセンス情報を変更する。こ
れは、論理回路64がチャネル40の動作を受容または
阻止することを判定した後、装置情報インタフェースを
通して変化バイト情報が送出されるときに実現される。
上記の例において、有効な条件がXおよびY論理アダプ
タの両者に対して行きわたることが決定され、またRE
ADまたはWRITEコマンドがXチャネルにより発生
されると、論理回路64は、Y論理アダプタ・ステート
およびステータス・バイトを変化させてペンディング・
アテンション割込条件を反映する変化バイトを定式化す
ることになる。
【0039】Y論理アダプタに対して定められた上記変
化バイトによりもたらされる変更ステータスにより、論
理アダプタYに係るアダプタに対してSSR/PDR/
PSRが設定される。これは、OEMIチャネル・イン
タフェース55をしてそれぞれの論理アダプタへの接続
に対するリクエストが存在することを認識せしめ、また
そのそれぞれのシステムにそのリクエストを検討しサー
ビスすることをシグナルする。
化バイトによりもたらされる変更ステータスにより、論
理アダプタYに係るアダプタに対してSSR/PDR/
PSRが設定される。これは、OEMIチャネル・イン
タフェース55をしてそれぞれの論理アダプタへの接続
に対するリクエストが存在することを認識せしめ、また
そのそれぞれのシステムにそのリクエストを検討しサー
ビスすることをシグナルする。
【0040】チャネル43がY論理アダプタに対する注
意条件を認識しサービスすると、チャネル43に装着さ
れたシステムで動作するアプリケーション・プログラム
がこの条件の原因を決定するために用いられる。システ
ム・ソフトウェアは、チャネル43を通してアーキテク
チャ化されたチャネル間アダプタ・コマンドをY論理ア
ダプタに送出することによりそれを実現する。これらの
コマンドに対するY論理アダプタの応答は、いかなる形
態のコマンドがX論理アダプタ上でペンディングである
かを示している。次に、Y論理アダプタと連絡するシス
テム・ソフトウェアが用いられてチャネル43上に相補
的コマンドを送出する。これらの相補的コマンドで最も
共通するものの1つに、WRITEリクエストに対して
相補的なチャネル40によるX論理アダプタのREAD
リクエストがある。このようにして、Y論理アダプタに
連絡するアプリケーション・ソフトウェアがY論理アダ
プタへのWRITEコマンドおよびX論理アダプタでペ
ンディングしているREADコマンドと応答するとき
は、チャネル・アダプタはデータ・バスとの接続のため
の基準を満足していることになる。一方、この基準は、
X論理アダプタによるREADコマンドの送出以前にペ
ンディングWRITEコマンドを有するものとしてY論
理アダプタのステータスを格納しているチャネル・アダ
プタ46のVDS50により満足され得るものである。
Y論理アダプタによるWRITEコマンドの受容は、チ
ャネル43に対するアーキテクチャ化ステータス・バイ
トの提示を介してこのチャネル43に表示される。チャ
ネル43によるこのステータスの受容に際して、Y論理
アダプタによりリンク・リクエストの割込が発生され、
対応するX論理アダプタとのデータ交換の期待が示され
る。ここで、マイクロプロセッサ39はよりグローバル
な関心がリンクの確立を許容するか否かを判定しなけれ
ばならない。米国特許出願第575,578号明細書の
主題であるトレース制御・バッファ57が図3にも示さ
れている。このトレース制御・バッファ57は診断用ツ
ールであり、OEMIチャネル・インタフェース55の
ステート並びにチャネル・インタフェース上にある条件
が存在する時間やチャネル・インタフェース上に存在す
るコマンドなどのその他の重要な基準およびその他の診
断測度を記録することができる。また、このトレース制
御・バッファ57はMMIOインタフェース67により
制御される。トレース制御・バッファ57はマイクロプ
ロセッサ39から受信されたデータにより識別される事
象の記録を開始する。マイクロプロセッサ39からのM
MIOインタフェース67に対する付加的なコマンド
は、マイクロプロセッサ38により供給されるトリガ事
象に係るある条件下で、データや、チャネル・アダプタ
の動作解析を許容する診断ルーチンを読み出す。図2は
LANに接続されたサポート・プロセッサ(図示せず)
からのマイクロプロセッサ39のプログラミングを許容
するLANインタフェース68を示したものである。サ
ポート・プロセッサは、マイクロプロセッサにより収集
されたエラー・データおよびマイクロプロセッサ39に
より読み出されたトレース・データを読み出すことがで
きる。ROM69は、マイクロプロセッサ39が、これ
がサポート・プロセッサによりアクセスされることを許
容する固定的なコンフィギュレーション命令を保持す
る。ROM69,SRAM70,およびDRAM71は
内部メモリバス72を介してマイクロプロセッサ39に
接続される。サポート・プロセッサから受信されたオペ
レーティング・コードはDRAM71に保持され、一方
SRAM70は、マイクロプロセッサ39による一時的
な計算結果を保持する。
意条件を認識しサービスすると、チャネル43に装着さ
れたシステムで動作するアプリケーション・プログラム
がこの条件の原因を決定するために用いられる。システ
ム・ソフトウェアは、チャネル43を通してアーキテク
チャ化されたチャネル間アダプタ・コマンドをY論理ア
ダプタに送出することによりそれを実現する。これらの
コマンドに対するY論理アダプタの応答は、いかなる形
態のコマンドがX論理アダプタ上でペンディングである
かを示している。次に、Y論理アダプタと連絡するシス
テム・ソフトウェアが用いられてチャネル43上に相補
的コマンドを送出する。これらの相補的コマンドで最も
共通するものの1つに、WRITEリクエストに対して
相補的なチャネル40によるX論理アダプタのREAD
リクエストがある。このようにして、Y論理アダプタに
連絡するアプリケーション・ソフトウェアがY論理アダ
プタへのWRITEコマンドおよびX論理アダプタでペ
ンディングしているREADコマンドと応答するとき
は、チャネル・アダプタはデータ・バスとの接続のため
の基準を満足していることになる。一方、この基準は、
X論理アダプタによるREADコマンドの送出以前にペ
ンディングWRITEコマンドを有するものとしてY論
理アダプタのステータスを格納しているチャネル・アダ
プタ46のVDS50により満足され得るものである。
Y論理アダプタによるWRITEコマンドの受容は、チ
ャネル43に対するアーキテクチャ化ステータス・バイ
トの提示を介してこのチャネル43に表示される。チャ
ネル43によるこのステータスの受容に際して、Y論理
アダプタによりリンク・リクエストの割込が発生され、
対応するX論理アダプタとのデータ交換の期待が示され
る。ここで、マイクロプロセッサ39はよりグローバル
な関心がリンクの確立を許容するか否かを判定しなけれ
ばならない。米国特許出願第575,578号明細書の
主題であるトレース制御・バッファ57が図3にも示さ
れている。このトレース制御・バッファ57は診断用ツ
ールであり、OEMIチャネル・インタフェース55の
ステート並びにチャネル・インタフェース上にある条件
が存在する時間やチャネル・インタフェース上に存在す
るコマンドなどのその他の重要な基準およびその他の診
断測度を記録することができる。また、このトレース制
御・バッファ57はMMIOインタフェース67により
制御される。トレース制御・バッファ57はマイクロプ
ロセッサ39から受信されたデータにより識別される事
象の記録を開始する。マイクロプロセッサ39からのM
MIOインタフェース67に対する付加的なコマンド
は、マイクロプロセッサ38により供給されるトリガ事
象に係るある条件下で、データや、チャネル・アダプタ
の動作解析を許容する診断ルーチンを読み出す。図2は
LANに接続されたサポート・プロセッサ(図示せず)
からのマイクロプロセッサ39のプログラミングを許容
するLANインタフェース68を示したものである。サ
ポート・プロセッサは、マイクロプロセッサにより収集
されたエラー・データおよびマイクロプロセッサ39に
より読み出されたトレース・データを読み出すことがで
きる。ROM69は、マイクロプロセッサ39が、これ
がサポート・プロセッサによりアクセスされることを許
容する固定的なコンフィギュレーション命令を保持す
る。ROM69,SRAM70,およびDRAM71は
内部メモリバス72を介してマイクロプロセッサ39に
接続される。サポート・プロセッサから受信されたオペ
レーティング・コードはDRAM71に保持され、一方
SRAM70は、マイクロプロセッサ39による一時的
な計算結果を保持する。
【0041】ここで、リンクのためのリクエストに作用
するマイクロプロセッサ39の動作を特に説明する前
に、リンク・リクエストが形成されるべきか否かを決定
する論理アダプタ・ステータス情報の上記アダプタ間デ
ータ転送の詳細な例を次に示すことにする。
するマイクロプロセッサ39の動作を特に説明する前
に、リンク・リクエストが形成されるべきか否かを決定
する論理アダプタ・ステータス情報の上記アダプタ間デ
ータ転送の詳細な例を次に示すことにする。
【0042】図5は、接続が提案される論理チャネル装
置に関するステータスと情報をチャネル・アダプタが得
ることを許容する装置情報インタフェース56(DI
I)を特に示したものである。図から明らかなように、
2つのチャネル・アダプタ、すなわちXおよびYチャネ
ル・アダプタで見られるデータ情報インタフェース論理
が設けられる。Xアダプタは、Y側アダプタに接続され
たチャネルと接続するリクエストを発生するチャネルに
接続されたアダプタであるとされる。X側チャネル・ア
ダプタとY側チャネル・アダプタの間の提案された通信
リンクに含まれる2つのチャネル・アダプタは、装置情
報インタフェース・バス53(以下DIIバスと呼
ぶ。)により接続される。DIIバス53へのアクセス
に対する調停がX側チャネル・アダプタによりうまくな
されたとすると、通信リンクの提案された後半部に関す
る情報がY側チャネル・アダプタから導出される。
置に関するステータスと情報をチャネル・アダプタが得
ることを許容する装置情報インタフェース56(DI
I)を特に示したものである。図から明らかなように、
2つのチャネル・アダプタ、すなわちXおよびYチャネ
ル・アダプタで見られるデータ情報インタフェース論理
が設けられる。Xアダプタは、Y側アダプタに接続され
たチャネルと接続するリクエストを発生するチャネルに
接続されたアダプタであるとされる。X側チャネル・ア
ダプタとY側チャネル・アダプタの間の提案された通信
リンクに含まれる2つのチャネル・アダプタは、装置情
報インタフェース・バス53(以下DIIバスと呼
ぶ。)により接続される。DIIバス53へのアクセス
に対する調停がX側チャネル・アダプタによりうまくな
されたとすると、通信リンクの提案された後半部に関す
る情報がY側チャネル・アダプタから導出される。
【0043】各々のチャネル・アダプタのデータ情報イ
ンタフェース論理回路はYアドレス・レジスタとして示
されたアドレス・レジスタ85を有している。このYア
ドレス・レジスタは、Y側、即ち通信リンクの後半部を
構成する側で論理アダプタのアドレスを収容するレジス
タである。リクエストがXチャネル・アダプタで生じて
いるとすると、Yレジスタ85はY側チャネル・アダプ
タの論理アダプタに対するアドレスを発生する。データ
・アウト・レジスタ78は、ライン・ドライバ76を通
して要求された論理アダプタ・アドレスをDIIバスに
沿いY側に送出する。データ・レシーバ75は、接続が
提案されるY側チャネル・アダプタの論理アダプタを識
別するアドレスをXアドレス・レジスタ84として知ら
れるものにロードする。1つのチャネル・アダプタのみ
が、このアドレスを、そのアダプタに対する論理アダプ
タを識別するものとして認識する。
ンタフェース論理回路はYアドレス・レジスタとして示
されたアドレス・レジスタ85を有している。このYア
ドレス・レジスタは、Y側、即ち通信リンクの後半部を
構成する側で論理アダプタのアドレスを収容するレジス
タである。リクエストがXチャネル・アダプタで生じて
いるとすると、Yレジスタ85はY側チャネル・アダプ
タの論理アダプタに対するアドレスを発生する。データ
・アウト・レジスタ78は、ライン・ドライバ76を通
して要求された論理アダプタ・アドレスをDIIバスに
沿いY側に送出する。データ・レシーバ75は、接続が
提案されるY側チャネル・アダプタの論理アダプタを識
別するアドレスをXアドレス・レジスタ84として知ら
れるものにロードする。1つのチャネル・アダプタのみ
が、このアドレスを、そのアダプタに対する論理アダプ
タを識別するものとして認識する。
【0044】論理回路83は、専用の論理回路であり、
Xアドレス・レジスタ84を復号すると共に、アドレス
された論理アダプタに対する仮想装置記録アレイ50に
エントリが与えられたか否かを決定する。仮想装置記録
アレイ50は、通信リンクに現在は含まれないY側チャ
ネル・アダプタに係る論理アダプタ毎にコマンド,ステ
ータス,ステート,およびセンス・バイト情報を保持す
る。リアル・レジスタ82は、Y側チャネル・アダプタ
の論理アダプタがチャネル通信に現在含まれるときは同
様の情報を収容する。Xアドレス・レジスタ84は仮想
装置記憶アレイ50をアドレス指定して論理アダプタ・
ステータス情報を得る。
Xアドレス・レジスタ84を復号すると共に、アドレス
された論理アダプタに対する仮想装置記録アレイ50に
エントリが与えられたか否かを決定する。仮想装置記録
アレイ50は、通信リンクに現在は含まれないY側チャ
ネル・アダプタに係る論理アダプタ毎にコマンド,ステ
ータス,ステート,およびセンス・バイト情報を保持す
る。リアル・レジスタ82は、Y側チャネル・アダプタ
の論理アダプタがチャネル通信に現在含まれるときは同
様の情報を収容する。Xアドレス・レジスタ84は仮想
装置記憶アレイ50をアドレス指定して論理アダプタ・
ステータス情報を得る。
【0045】Xアドレス・レジスタ84のアドレスを復
号するときは、関係するY側データが仮想装置記憶アレ
イ50またはリアル・レジスタ82からレジスタ87,
88,89,90に読み出される。データ・アウト・レ
ジスタ78は、クロック信号を受けると、リンクが提案
されるY側論理アダプタに関する要求された情報により
バス・ドライバ76を通してDIIバス53を駆動す
る。
号するときは、関係するY側データが仮想装置記憶アレ
イ50またはリアル・レジスタ82からレジスタ87,
88,89,90に読み出される。データ・アウト・レ
ジスタ78は、クロック信号を受けると、リンクが提案
されるY側論理アダプタに関する要求された情報により
バス・ドライバ76を通してDIIバス53を駆動す
る。
【0046】上記のX側チャネル・アダプタの論理回路
はバスへのアクセスを主張することにより、DIIバス
53へのアクセスを要求する。この主張は保守アダプタ
37で検出され、先きリクエスト・先きアクセスに基い
て解決される。DIIバス53からの情報に対するリク
エストを調停する主張解決回路からのENABLE信号
は、要求しているX側チャネル・アダプタへのアクセス
を許容してY側チャネル・アダプタをアドレスする。
はバスへのアクセスを主張することにより、DIIバス
53へのアクセスを要求する。この主張は保守アダプタ
37で検出され、先きリクエスト・先きアクセスに基い
て解決される。DIIバス53からの情報に対するリク
エストを調停する主張解決回路からのENABLE信号
は、要求しているX側チャネル・アダプタへのアクセス
を許容してY側チャネル・アダプタをアドレスする。
【0047】上記回路の動作は、図5の1〜6で示した
動作のタイミング図を与える図6にも示してある。
動作のタイミング図を与える図6にも示してある。
【0048】図6を参照すると、X側チャネル・アダプ
タで主張されたDIIバス・リクエスト信号が示してあ
る。図2に示した保守アダプタ37に含まれるバス調停
回路がリクエストに対するアクセスを許容すると、X側
チャネル・アダプタに対してバス・グラント・ラインが
イネーブルされる。この時点で、データは、コマンド,
ステータス,ステート,およびセンス情報が要求される
論理チャネル・アダプタのアドレスを識別するY側チャ
ネル・アダプタに送出される。インタフェースはY側ア
ドレスとDIIバスに係るラインを支承し、またタグ・
アドレス・ラインはこのY側アドレスの送出時に立上げ
られる。
タで主張されたDIIバス・リクエスト信号が示してあ
る。図2に示した保守アダプタ37に含まれるバス調停
回路がリクエストに対するアクセスを許容すると、X側
チャネル・アダプタに対してバス・グラント・ラインが
イネーブルされる。この時点で、データは、コマンド,
ステータス,ステート,およびセンス情報が要求される
論理チャネル・アダプタのアドレスを識別するY側チャ
ネル・アダプタに送出される。インタフェースはY側ア
ドレスとDIIバスに係るラインを支承し、またタグ・
アドレス・ラインはこのY側アドレスの送出時に立上げ
られる。
【0049】Y側チャネル・アダプタがDIIバス上で
受信されたそれ自身のアドレスを認識すると、タグ終了
データ・ラインが上昇される。現在チャネル通信に含ま
れる論理アダプタの場合に、仮想装置記憶アレイ50ま
たはリアル装置レジスタ87,88,89,および90
から求められる情報が、Y側でデータ・アウト・レジス
タ78にロードされる。データ・アウト・レジスタ78
からのデータ伝送は、DIIデータ・バスのデータ・ラ
インのタグが立上げられると直ちに開始する。これによ
り、Y側からのデータはDIIバス53を介してX側チ
ャネル・アダプタにロードされる。X側CAはY側チャ
ネル・アダプタからの応答を受け、区間4の間にデータ
を確認する。受信されたデータは図3のレジスタ62に
登録され、X側チャネル・アダプタの変化ビット論理回
路81(図5)に印加される。この変化ビット論理回路
81は図4の専用論理64の一部をなしている。例え
ば、X論理アダプタがREAD,READ BACKW
ARD,またはWRITEコマンドを受容したとき、Y
論理アダプタが有効であることをY側チャネル・アダプ
タにより与えられた情報が示したときは変化バイトが生
成される。そのときは、これらの変化バイトはY側チャ
ネル・アダプタに転送され、通信リンクが求められるY
論理アダプタのステータスを変化させる。これらのY側
に対する変化は変化バイト・レジスタ86に加えられ、
データ・アウト・レジスタ78に転送される。更に、こ
れらのデータ・ビットは、Y側に対する変化バイトとし
てDIIバス53上に転送される。変化バイトはY論理
アダプタ情報を更新し、このデータは、通信リンクが求
められるY論理アダプタに対応するアドレスで仮想装置
記憶アレイ50に格納される。
受信されたそれ自身のアドレスを認識すると、タグ終了
データ・ラインが上昇される。現在チャネル通信に含ま
れる論理アダプタの場合に、仮想装置記憶アレイ50ま
たはリアル装置レジスタ87,88,89,および90
から求められる情報が、Y側でデータ・アウト・レジス
タ78にロードされる。データ・アウト・レジスタ78
からのデータ伝送は、DIIデータ・バスのデータ・ラ
インのタグが立上げられると直ちに開始する。これによ
り、Y側からのデータはDIIバス53を介してX側チ
ャネル・アダプタにロードされる。X側CAはY側チャ
ネル・アダプタからの応答を受け、区間4の間にデータ
を確認する。受信されたデータは図3のレジスタ62に
登録され、X側チャネル・アダプタの変化ビット論理回
路81(図5)に印加される。この変化ビット論理回路
81は図4の専用論理64の一部をなしている。例え
ば、X論理アダプタがREAD,READ BACKW
ARD,またはWRITEコマンドを受容したとき、Y
論理アダプタが有効であることをY側チャネル・アダプ
タにより与えられた情報が示したときは変化バイトが生
成される。そのときは、これらの変化バイトはY側チャ
ネル・アダプタに転送され、通信リンクが求められるY
論理アダプタのステータスを変化させる。これらのY側
に対する変化は変化バイト・レジスタ86に加えられ、
データ・アウト・レジスタ78に転送される。更に、こ
れらのデータ・ビットは、Y側に対する変化バイトとし
てDIIバス53上に転送される。変化バイトはY論理
アダプタ情報を更新し、このデータは、通信リンクが求
められるY論理アダプタに対応するアドレスで仮想装置
記憶アレイ50に格納される。
【0050】受信情報は新しいステート,ステータス,
センスレジスタ論理回路79に加えられて、仮想装置記
憶アレイ50を更新する。Y論理アダプタが現在の処理
に係っているときは、この情報は図3のY論理アダプタ
用のリアル・レジスタ60に格納される。
センスレジスタ論理回路79に加えられて、仮想装置記
憶アレイ50を更新する。Y論理アダプタが現在の処理
に係っているときは、この情報は図3のY論理アダプタ
用のリアル・レジスタ60に格納される。
【0051】このようにして、情報がX側チャネル・ア
ダプタにより受信され、作用してY論理チャネル・アダ
プタに対してステータス情報に対するリクエストを生成
する。リンクを完了するY論理アダプタのステータス
は、それが有効であることを示す状態から、Y論理アダ
プタに送出される相補的コマンドに完了が依存するX論
理アダプタでペンディングの処理が存在することを示す
状態に変化している。更に、Y論理アダプタ・ステータ
ス・バイトがチャネルへのATTENTION割込を主
張するOEMIチャネル・インタフェースへの信号に変
更され、これによりチャネルのアテンションをY論理ア
ダプタを介して潜在トラヒックにもたらす。
ダプタにより受信され、作用してY論理チャネル・アダ
プタに対してステータス情報に対するリクエストを生成
する。リンクを完了するY論理アダプタのステータス
は、それが有効であることを示す状態から、Y論理アダ
プタに送出される相補的コマンドに完了が依存するX論
理アダプタでペンディングの処理が存在することを示す
状態に変化している。更に、Y論理アダプタ・ステータ
ス・バイトがチャネルへのATTENTION割込を主
張するOEMIチャネル・インタフェースへの信号に変
更され、これによりチャネルのアテンションをY論理ア
ダプタを介して潜在トラヒックにもたらす。
【0052】このようにして、チャネル・アダプタ・レ
ベルで、XおよびY論理アダプタの両者が適切なアーキ
テクチャ化状態にあるため提案された通信リンクが可能
であると決定されると、XおよびY論理アダプタはデー
タ転送バス48および49の一方の論理アダプタ対への
リンク割当を要求する。
ベルで、XおよびY論理アダプタの両者が適切なアーキ
テクチャ化状態にあるため提案された通信リンクが可能
であると決定されると、XおよびY論理アダプタはデー
タ転送バス48および49の一方の論理アダプタ対への
リンク割当を要求する。
【0053】チャネル・アダプタの各々は、リンク・リ
クエストが発行されたチャネル・アダプタ間のバス・リ
ンク48または49を要求するなどのマイクロプロセッ
サ39に対する割込を発生するために、それに係るリン
ク・リクエスト論理を備えている。ここで、図7を参照
すると、マイクロプロセッサ・バス70を介してマイク
ロプロセッサ39に接続された3つのチャネル・アダプ
タの各々が示してあり、ただし4番目のチャネル・アダ
プタ45は簡単のため省略してある。マイクロプロセッ
サ・バス70はリンク・リクエスト回路からの各々のチ
ャネル・アダプタからの専用ラインを備えている。図7
はリンク割込を発生する各々のリンク・リクエスト論理
回路の結線を示す図である。チャネル・アダプタの各々
はマイクロプロセッサ・バス70を介してマイクロプロ
セッサ39に接続される。バス70は、図7に示した論
理結線がチャネル・アダプタの各々に対してなされてリ
ンクを求めるチャネル・アダプタ・リクエストにわたる
グローバルな監視を与えることを許容する。チャネル・
アダプタに係るリンク・リクエスト論理はマイクロプロ
セッサ39に割込を発生送出する。特定の割込レベルは
リンクに対するリクエストとしてマイクロプロセッサ3
9により識別される。このリンク・リクエスト割込が受
信されると、MMIOバス70は、各々のチャネル・ア
ダプタのメモリ・マップドI/Oポート67を通してチ
ャネル・アダプタの各々のポーリングを行ってアドレス
・レジスタ61からの論理チャネル・アダプタ・アドレ
スXおよびYを決定する。上記割込を発生した論理チャ
ネル・アダプタの識別はポーリング・コマンドに応じて
MMIOバス70で受信される。
クエストが発行されたチャネル・アダプタ間のバス・リ
ンク48または49を要求するなどのマイクロプロセッ
サ39に対する割込を発生するために、それに係るリン
ク・リクエスト論理を備えている。ここで、図7を参照
すると、マイクロプロセッサ・バス70を介してマイク
ロプロセッサ39に接続された3つのチャネル・アダプ
タの各々が示してあり、ただし4番目のチャネル・アダ
プタ45は簡単のため省略してある。マイクロプロセッ
サ・バス70はリンク・リクエスト回路からの各々のチ
ャネル・アダプタからの専用ラインを備えている。図7
はリンク割込を発生する各々のリンク・リクエスト論理
回路の結線を示す図である。チャネル・アダプタの各々
はマイクロプロセッサ・バス70を介してマイクロプロ
セッサ39に接続される。バス70は、図7に示した論
理結線がチャネル・アダプタの各々に対してなされてリ
ンクを求めるチャネル・アダプタ・リクエストにわたる
グローバルな監視を与えることを許容する。チャネル・
アダプタに係るリンク・リクエスト論理はマイクロプロ
セッサ39に割込を発生送出する。特定の割込レベルは
リンクに対するリクエストとしてマイクロプロセッサ3
9により識別される。このリンク・リクエスト割込が受
信されると、MMIOバス70は、各々のチャネル・ア
ダプタのメモリ・マップドI/Oポート67を通してチ
ャネル・アダプタの各々のポーリングを行ってアドレス
・レジスタ61からの論理チャネル・アダプタ・アドレ
スXおよびYを決定する。上記割込を発生した論理チャ
ネル・アダプタの識別はポーリング・コマンドに応じて
MMIOバス70で受信される。
【0054】次に、マイクロプロセッサ39は、先入れ
先出し手順に基いてバス48および49の一方または他
方をリンクに含まれる2つのチャネル・アダプタ間のペ
ンディング・リンク・リクエストに割り当てるリンク・
テーブルの形成を開始する。リンク・リクエスト・テー
ブルはリンクに含まれる各々のアダプタにより識別され
た位置に各々のリクエストを格納する。マイクロプロセ
ッサは、リンク経路割当テーブルに対する登録が否定さ
れたときリンク・リクエスト割込を送出するチャネル・
アダプタへのMMIOバス70上にコマンドを発する。
これは、チャネル・アダプタ・リンク・リクエストが否
定されており、また要求しているチャネルが後の時点に
コマンドを再送出することをOEMIチャネル・インタ
フェースに示すRETRYコマンドの形態で与えられ
る。
先出し手順に基いてバス48および49の一方または他
方をリンクに含まれる2つのチャネル・アダプタ間のペ
ンディング・リンク・リクエストに割り当てるリンク・
テーブルの形成を開始する。リンク・リクエスト・テー
ブルはリンクに含まれる各々のアダプタにより識別され
た位置に各々のリクエストを格納する。マイクロプロセ
ッサは、リンク経路割当テーブルに対する登録が否定さ
れたときリンク・リクエスト割込を送出するチャネル・
アダプタへのMMIOバス70上にコマンドを発する。
これは、チャネル・アダプタ・リンク・リクエストが否
定されており、また要求しているチャネルが後の時点に
コマンドを再送出することをOEMIチャネル・インタ
フェースに示すRETRYコマンドの形態で与えられ
る。
【0055】リンク・リクエスト・テーブルに所定のリ
ンク・リクエスト割込が付加されたときは、それはマイ
クロプロセッサ39が見る現在のグローバルな条件がリ
ンク経路を要求している論理アダプタXによるデータ・
バスの効率的な使用を示唆していることを示している。
整合用Y論理アダプタがリンク・リクエスト割込を介し
て未だデータ路を要求してないときは、マイクロプロセ
ッサ39は最も早く有効になる機会にY論理アダプタに
対してペンディングである任意のステータスの提示を強
制することを試みる。これは、Y側チャネル・アダプタ
の制御ユニット始動シーケンス論理96と連絡するマイ
クロプロセッサ39を介して達成される。この論理は、
Y論理アダプタが提示すべきペンディング・ステータス
を有する旨をチャネルに通知するために用いられる。こ
れは、各々のチャネル・アダプタ上の図10のカウント
・レジスタ141に関して更に完全に説明される。
ンク・リクエスト割込が付加されたときは、それはマイ
クロプロセッサ39が見る現在のグローバルな条件がリ
ンク経路を要求している論理アダプタXによるデータ・
バスの効率的な使用を示唆していることを示している。
整合用Y論理アダプタがリンク・リクエスト割込を介し
て未だデータ路を要求してないときは、マイクロプロセ
ッサ39は最も早く有効になる機会にY論理アダプタに
対してペンディングである任意のステータスの提示を強
制することを試みる。これは、Y側チャネル・アダプタ
の制御ユニット始動シーケンス論理96と連絡するマイ
クロプロセッサ39を介して達成される。この論理は、
Y論理アダプタが提示すべきペンディング・ステータス
を有する旨をチャネルに通知するために用いられる。こ
れは、各々のチャネル・アダプタ上の図10のカウント
・レジスタ141に関して更に完全に説明される。
【0056】整合用Y論理アダプタがリンク・リクエス
ト割込を介して既にデータ路を要求しており、またマイ
クロプロセッサによりデータ転送コマンドが相補的であ
ると決定されたときは、X論理アダプタによるリンク・
リクエストがリンク・リクエスト・テーブルに付加さ
れ、そしてデータ・バス48および49の一方がデータ
変換のために割り当てられる。
ト割込を介して既にデータ路を要求しており、またマイ
クロプロセッサによりデータ転送コマンドが相補的であ
ると決定されたときは、X論理アダプタによるリンク・
リクエストがリンク・リクエスト・テーブルに付加さ
れ、そしてデータ・バス48および49の一方がデータ
変換のために割り当てられる。
【0057】各々のリンク・リクエストに対するデータ
・バスの割当てに関する説明を完了するために、図8お
よび図9は、マイクロプロセッサ39により実行され
て、リンク・リクエストがリクエスト・テーブルに登録
するために適しているか否か、従ってデータ・バス48
または49の割当てを受信するであろうことを決定する
プログラミング・ステップのフローチャートを示す図で
ある。
・バスの割当てに関する説明を完了するために、図8お
よび図9は、マイクロプロセッサ39により実行され
て、リンク・リクエストがリクエスト・テーブルに登録
するために適しているか否か、従ってデータ・バス48
または49の割当てを受信するであろうことを決定する
プログラミング・ステップのフローチャートを示す図で
ある。
【0058】図8および図9の流れ図により表されるデ
ータ路割当基準の概略として、リンク・リクエスト・テ
ーブルへの登録の優先権をチャネル・アダプタが受信し
たか否かを判定する際に、多くの判定ブロック112,
114,および117が本質的に重要である。もしそう
でないときは、ステップ114においてこれが部分的な
一致か否かに関する判定が与えられる。部分的な一致と
は、引き続くリクエストに含まれるアダプタの1つがよ
り早く受信されたリクエストの一部をなしているリンク
・リクエスト・テーブルにおけるペンディング・リクエ
ストを意味する。もしそうであるときは、プログラム
は、恐らくより早いリクエストが完了した時点で、後に
おけるリクエスタのチャネルに対するステップ127に
おけるチャネル・コマンド再試行を強制する。もしそう
でないときは、全てのその他のテーブル登録がチェック
され、更に如何なる正確なまたは部分的な一致も見出さ
れなかった場合に現在のX側チャネル・アダプタ・リン
ク・リクエストがリンク・リクエスト・テーブルに付加
されることになる。
ータ路割当基準の概略として、リンク・リクエスト・テ
ーブルへの登録の優先権をチャネル・アダプタが受信し
たか否かを判定する際に、多くの判定ブロック112,
114,および117が本質的に重要である。もしそう
でないときは、ステップ114においてこれが部分的な
一致か否かに関する判定が与えられる。部分的な一致と
は、引き続くリクエストに含まれるアダプタの1つがよ
り早く受信されたリクエストの一部をなしているリンク
・リクエスト・テーブルにおけるペンディング・リクエ
ストを意味する。もしそうであるときは、プログラム
は、恐らくより早いリクエストが完了した時点で、後に
おけるリクエスタのチャネルに対するステップ127に
おけるチャネル・コマンド再試行を強制する。もしそう
でないときは、全てのその他のテーブル登録がチェック
され、更に如何なる正確なまたは部分的な一致も見出さ
れなかった場合に現在のX側チャネル・アダプタ・リン
ク・リクエストがリンク・リクエスト・テーブルに付加
されることになる。
【0059】リンク・リクエスト・テーブルにリンク・
リクエストが付加される他の方法は、現在のX側チャネ
ル・アダプタ・リクエストがリンク・リクエスト・テー
ブルの前回のエントリに正確に一致した場合に与えられ
る。このとき、X側チャネル・アダプタおよびリンク・
リクエスト・テーブルに一致したエントリを有するチャ
ネル・アダプタで活性な論理アダプタ・アドレスが一致
したX−Y論理アダプタ対を構成するかを見るチェック
がなされる。もしそうであるなら、このリンク・リクエ
ストに対してチャネル・コマンドが相補的であることを
決定する第2の検証が判定ブロック118でなされる。
これは装置レベルでチェックされ、また一致がない場合
は、エラーが存在し、マイクロプロセッサにより発され
る。チャネル・コマンドが相補的のときは、ステップ1
17は、リクエストがリンク・リクエスト・テーブルに
付加されることを許容すると共にステップ119におけ
る要求しているXYチャネル・アダプタ対へのデータ路
の割当を許容する。
リクエストが付加される他の方法は、現在のX側チャネ
ル・アダプタ・リクエストがリンク・リクエスト・テー
ブルの前回のエントリに正確に一致した場合に与えられ
る。このとき、X側チャネル・アダプタおよびリンク・
リクエスト・テーブルに一致したエントリを有するチャ
ネル・アダプタで活性な論理アダプタ・アドレスが一致
したX−Y論理アダプタ対を構成するかを見るチェック
がなされる。もしそうであるなら、このリンク・リクエ
ストに対してチャネル・コマンドが相補的であることを
決定する第2の検証が判定ブロック118でなされる。
これは装置レベルでチェックされ、また一致がない場合
は、エラーが存在し、マイクロプロセッサにより発され
る。チャネル・コマンドが相補的のときは、ステップ1
17は、リクエストがリンク・リクエスト・テーブルに
付加されることを許容すると共にステップ119におけ
る要求しているXYチャネル・アダプタ対へのデータ路
の割当を許容する。
【0060】以上、リンク・リクエストを許容する際に
課される主要な条件について示したが、更に詳細に図8
および図9のステップを以下に説明する。
課される主要な条件について示したが、更に詳細に図8
および図9のステップを以下に説明する。
【0061】ブロック102は、チャネル・アダプタが
プロセッサ・チャネルからREADまたはWRITEを
受ける条件を表している。これは、チャネル・プロトコ
ルがチャネル・アダプタに、他のチャネル・アダプタに
係る第2チャネルへのアクセスのためにシグナルすると
きに生じる。ステップ103では、チャネル・アダプタ
は、通信路が要求されるチャネル・アダプタを識別す
る。ステップ104では、Xは要求しているチャネルの
チャネル・アダプタのための論理アダプタとして規定さ
れ、更にYはリクエストの受信あて先として用いられる
プロセッサ・チャネルに対する経路としてステップ10
5で規定される。図4の装置情報インタフェース56お
よび論理回路64の動作に関連して説明したように、装
置レベル・アーキテクチャ化条件が満足されると、チャ
ネル・アダプタはステップ106でマイクロプロセッサ
のために割込を発生することができる。この割込は、ス
テップ108でマイクロプロセッサが、この割込は2チ
ャネル間のリンクを生成するリクエストであるというこ
とを決定し得るように規定されたレベルである。
プロセッサ・チャネルからREADまたはWRITEを
受ける条件を表している。これは、チャネル・プロトコ
ルがチャネル・アダプタに、他のチャネル・アダプタに
係る第2チャネルへのアクセスのためにシグナルすると
きに生じる。ステップ103では、チャネル・アダプタ
は、通信路が要求されるチャネル・アダプタを識別す
る。ステップ104では、Xは要求しているチャネルの
チャネル・アダプタのための論理アダプタとして規定さ
れ、更にYはリクエストの受信あて先として用いられる
プロセッサ・チャネルに対する経路としてステップ10
5で規定される。図4の装置情報インタフェース56お
よび論理回路64の動作に関連して説明したように、装
置レベル・アーキテクチャ化条件が満足されると、チャ
ネル・アダプタはステップ106でマイクロプロセッサ
のために割込を発生することができる。この割込は、ス
テップ108でマイクロプロセッサが、この割込は2チ
ャネル間のリンクを生成するリクエストであるというこ
とを決定し得るように規定されたレベルである。
【0062】ここで、マイクロプロセッサ39は、チャ
ネル・アダプタ活性に対するチャネル・アダプタのステ
ータスに関する基準に照らしてリンク・リクエストがリ
ンク・リクエスト・テーブルに登録されたか否かを決定
するルーチンを実行する。
ネル・アダプタ活性に対するチャネル・アダプタのステ
ータスに関する基準に照らしてリンク・リクエストがリ
ンク・リクエスト・テーブルに登録されたか否かを決定
するルーチンを実行する。
【0063】マイクロプロセッサにより決定される第1
の基準はステップ109および判定ブロック110で表
される。この場合、リンク・リクエスト・テーブルに対
する前回のエントリは、リンクに対する現在のリクエス
トと論理チャネル・アダプタの間のリンクに対する前回
格納されたリクエストとの間に部分的または正確な一致
があるか否かに関する検討を強制する。ステップ109
および判定ブロック110で決定されるように、リンク
・リクエスト・テーブルに如何なる正確なまたは部分的
な一致も存在しないときは、ステップ115に移る。各
々のリンク・リクエスト・テーブルのエントリが検討さ
れ、もし現在のエントリが、判定ブロック120で決定
されるように、最後のもののときは、ステップ121で
要求者のリンクが付加される。ステップ122で、マイ
クロプロセッサは、要求者の装置アドレスを用いてレシ
プロカル・チャネルに対して制御ユニット始動シーケン
スを強制する。これは、MMIOバス70を通してマイ
クロプロセッサ39に、レシプロカル・チャネルに接続
されたチャネル・アダプタ・カウント・レジスタ141
(図10)の論理アダプタのアドレスを強制させること
により実施される。次に、このチャネルに対するペンデ
ィング・ステータス記憶レジスタ140が、チャネルへ
のリンクが要求されていることを示す割込をチャネルに
与える。
の基準はステップ109および判定ブロック110で表
される。この場合、リンク・リクエスト・テーブルに対
する前回のエントリは、リンクに対する現在のリクエス
トと論理チャネル・アダプタの間のリンクに対する前回
格納されたリクエストとの間に部分的または正確な一致
があるか否かに関する検討を強制する。ステップ109
および判定ブロック110で決定されるように、リンク
・リクエスト・テーブルに如何なる正確なまたは部分的
な一致も存在しないときは、ステップ115に移る。各
々のリンク・リクエスト・テーブルのエントリが検討さ
れ、もし現在のエントリが、判定ブロック120で決定
されるように、最後のもののときは、ステップ121で
要求者のリンクが付加される。ステップ122で、マイ
クロプロセッサは、要求者の装置アドレスを用いてレシ
プロカル・チャネルに対して制御ユニット始動シーケン
スを強制する。これは、MMIOバス70を通してマイ
クロプロセッサ39に、レシプロカル・チャネルに接続
されたチャネル・アダプタ・カウント・レジスタ141
(図10)の論理アダプタのアドレスを強制させること
により実施される。次に、このチャネルに対するペンデ
ィング・ステータス記憶レジスタ140が、チャネルへ
のリンクが要求されていることを示す割込をチャネルに
与える。
【0064】前回のリンクがリンク・リクエスト・テー
ブルに記入されていると、このリクエストはステップ1
11および判定ブロック112で新しいリクエストと比
較され、前回のリクエストに新しいリクエストのチャネ
ル・アダプタが含まれるか否かを決定する。正確な一致
があるとき、即ち前回のリクエストのチャネル・アダプ
タが次のリクエストのものと同じのときは、ステップ1
16で識別された制御路が入力され、レジスタの各々に
含まれる論理アダプタが同じであるか否かが決定され
る。ステップ117で、これらのアドレスが等しいと決
定されると、チャネルは、判定ブロック118の、チャ
ネル・コマンドが相補的かに関する検証を行う。装置レ
ベルでこの基準がチェックされたとき、任意の非相補的
コマンドはエラー状態にあると考えられ、プロセッサ3
9はステップ125でエラー表示を発する。
ブルに記入されていると、このリクエストはステップ1
11および判定ブロック112で新しいリクエストと比
較され、前回のリクエストに新しいリクエストのチャネ
ル・アダプタが含まれるか否かを決定する。正確な一致
があるとき、即ち前回のリクエストのチャネル・アダプ
タが次のリクエストのものと同じのときは、ステップ1
16で識別された制御路が入力され、レジスタの各々に
含まれる論理アダプタが同じであるか否かが決定され
る。ステップ117で、これらのアドレスが等しいと決
定されると、チャネルは、判定ブロック118の、チャ
ネル・コマンドが相補的かに関する検証を行う。装置レ
ベルでこの基準がチェックされたとき、任意の非相補的
コマンドはエラー状態にあると考えられ、プロセッサ3
9はステップ125でエラー表示を発する。
【0065】判定ブロック112で、ペンディング・リ
クエストと新たに入力したリクエストの間で部分的な一
致だけが見出されたときは、ステップ113および判定
ブロック114は、部分的な一致があるか否かを決定
し、ステップ127で部分的に一致されたチャネルに対
するRETRYチャネル・コマンドを強制する。
クエストと新たに入力したリクエストの間で部分的な一
致だけが見出されたときは、ステップ113および判定
ブロック114は、部分的な一致があるか否かを決定
し、ステップ127で部分的に一致されたチャネルに対
するRETRYチャネル・コマンドを強制する。
【0066】判定ブロック118でチャネル・コマンド
間で相補性が見出されたときは、ステップ119でリン
ク・リクエスト・テーブルにリンク・リクエストが記入
され、2つのデータ路48,49の一方がチャネル・ア
ダプタ対に割り当てられる。次に、本実施例において
は、リンク・リクエストの含まれるチャネル・アダプタ
に対する2つのデータ路48,49の一方の割当てが行
われるようにリンク・リクエストがとられる。
間で相補性が見出されたときは、ステップ119でリン
ク・リクエスト・テーブルにリンク・リクエストが記入
され、2つのデータ路48,49の一方がチャネル・ア
ダプタ対に割り当てられる。次に、本実施例において
は、リンク・リクエストの含まれるチャネル・アダプタ
に対する2つのデータ路48,49の一方の割当てが行
われるようにリンク・リクエストがとられる。
【0067】ステップ121を介してリンク・リクエス
トがテーブルに記入されると、マイクロプロセッサ39
は、ステップ122においてYチャネル・アダプタに対
するペンディング装置レジスタを設定することにより、
Yチャネル(Xチャネルにより通信が求められるチャネ
ル)で活性であるべき次の論理アダプタは整合用論理ア
ダプタであることを保証する動作をとる。ここで図10
を参照すると、アドレス・ポインタ141を有するペン
ディング・ステータス記憶レジスタ140が示してあ
る。MMIOバス70を介して接続されたマイクロプロ
セッサ39は、論理チャネル・アダプタのアドレスをカ
ウント・レジスタ141に送出する。カウント・レジス
タ141は、このようにセットされており、かつADD
ネットワーク143により逐次インクリメントされ、そ
してその接続されたチャネルに与えるべきステータスを
有する論理アダプタのアドレスを復号し、それをステー
タス論理回路144に送出する。
トがテーブルに記入されると、マイクロプロセッサ39
は、ステップ122においてYチャネル・アダプタに対
するペンディング装置レジスタを設定することにより、
Yチャネル(Xチャネルにより通信が求められるチャネ
ル)で活性であるべき次の論理アダプタは整合用論理ア
ダプタであることを保証する動作をとる。ここで図10
を参照すると、アドレス・ポインタ141を有するペン
ディング・ステータス記憶レジスタ140が示してあ
る。MMIOバス70を介して接続されたマイクロプロ
セッサ39は、論理チャネル・アダプタのアドレスをカ
ウント・レジスタ141に送出する。カウント・レジス
タ141は、このようにセットされており、かつADD
ネットワーク143により逐次インクリメントされ、そ
してその接続されたチャネルに与えるべきステータスを
有する論理アダプタのアドレスを復号し、それをステー
タス論理回路144に送出する。
【0068】ペンディング・ステータス記憶レジスタ1
40は、2ビットのステータス情報を受けることができ
るチャネル・アダプタの各々の論理アダプタに対する記
憶場所を有している。ペンディング・ステータス記憶レ
ジスタ140は、X側チャネル・アダプタにより送られ
てY側チャネル・アダプタ仮想装置記憶装置の装置ステ
ータスを変化させる変化バイトにより任意のステータス
・ビットがイネーブルされるとセットされる。例えば、
Y側チャネル・アダプタにより変化バイトが処理された
後、Y論理アダプタが仮想装置記憶アレイに書き込まれ
た時点で論理アダプタのステートおよびステータスは、
READ,READ BACKWARDまたはWRIT
EコマンドがX論理アダプタにより受容されたときのア
テンション・ステータスと共に有効ステートから割込ペ
ンディング・ステートに変更される。仮想装置記憶アレ
イに加えられたアドレスもデコード回路139に印加さ
れる。ペンディング・ステータス記憶レジスタへのステ
ータス・ビットと、デコード回路139により与えられ
たとき更新されるステータスを有する論理アダプタに対
するアドレスとの同時的な提示により、ペンディング・
ステータス記憶レジスタ140にペンディング・ステー
タス状態がセットされる。
40は、2ビットのステータス情報を受けることができ
るチャネル・アダプタの各々の論理アダプタに対する記
憶場所を有している。ペンディング・ステータス記憶レ
ジスタ140は、X側チャネル・アダプタにより送られ
てY側チャネル・アダプタ仮想装置記憶装置の装置ステ
ータスを変化させる変化バイトにより任意のステータス
・ビットがイネーブルされるとセットされる。例えば、
Y側チャネル・アダプタにより変化バイトが処理された
後、Y論理アダプタが仮想装置記憶アレイに書き込まれ
た時点で論理アダプタのステートおよびステータスは、
READ,READ BACKWARDまたはWRIT
EコマンドがX論理アダプタにより受容されたときのア
テンション・ステータスと共に有効ステートから割込ペ
ンディング・ステートに変更される。仮想装置記憶アレ
イに加えられたアドレスもデコード回路139に印加さ
れる。ペンディング・ステータス記憶レジスタへのステ
ータス・ビットと、デコード回路139により与えられ
たとき更新されるステータスを有する論理アダプタに対
するアドレスとの同時的な提示により、ペンディング・
ステータス記憶レジスタ140にペンディング・ステー
タス状態がセットされる。
【0069】このようにして、論理装置の各々は、論理
アダプタがその接続されたチャネルに提示すべきステー
タスを有するか否かを示す記憶場所をペンディング・ス
テータス記憶レジスタ140内に有している。ペンディ
ング・ステータス・ビットはペンディング・ステータス
記憶レジスタ140の出力に提示され、そこでそれらは
カウント・レジスタ141の復号された内容と比較され
る。
アダプタがその接続されたチャネルに提示すべきステー
タスを有するか否かを示す記憶場所をペンディング・ス
テータス記憶レジスタ140内に有している。ペンディ
ング・ステータス・ビットはペンディング・ステータス
記憶レジスタ140の出力に提示され、そこでそれらは
カウント・レジスタ141の復号された内容と比較され
る。
【0070】従って、カウント・レジスタ141が、リ
ンク・リクエストがペンディング中の特定の論理アダプ
タを識別するアドレスを受けるように強制されると、こ
れにより提示可能なステータス割込がデコード回路14
2によりゲートされた論理回路144から発生される。
このようにして、論理アダプタの各々はそのチャネルに
提示すべきステータスを有することになる。ペンディン
グ・ステータス・レジスタの出力は連続的に走査され、
またペンディング・ステータスが見出されると、それは
カウント・レジスタにより識別された論理アダプタのた
めにそのOEMIプロトコル論理に提示される。この時
点で、ステータス提示シーケンスがOEMIチャネルに
より与えられたとき、OEMIプロトコル論理により論
理アダプタはリアルになされ得る。この手順では、仮想
装置記憶アレイから図3に示したリアル・レジスタ60
への論理アダプタに対するデータ内容の転送が必要とさ
れる。この時点で、カウント・レジスタ141により代
表される論理アダプタはチャネルに接続されるようにな
っている。
ンク・リクエストがペンディング中の特定の論理アダプ
タを識別するアドレスを受けるように強制されると、こ
れにより提示可能なステータス割込がデコード回路14
2によりゲートされた論理回路144から発生される。
このようにして、論理アダプタの各々はそのチャネルに
提示すべきステータスを有することになる。ペンディン
グ・ステータス・レジスタの出力は連続的に走査され、
またペンディング・ステータスが見出されると、それは
カウント・レジスタにより識別された論理アダプタのた
めにそのOEMIプロトコル論理に提示される。この時
点で、ステータス提示シーケンスがOEMIチャネルに
より与えられたとき、OEMIプロトコル論理により論
理アダプタはリアルになされ得る。この手順では、仮想
装置記憶アレイから図3に示したリアル・レジスタ60
への論理アダプタに対するデータ内容の転送が必要とさ
れる。この時点で、カウント・レジスタ141により代
表される論理アダプタはチャネルに接続されるようにな
っている。
【0071】
【発明の効果】以上説明したように、本発明によれば、
複数の多重データ処理システムのチャネルを結合する制
御ユニットを設け、この制御ユニットを、各々が接続さ
れたチャネルに対する多重論理アダプタを形成し得る複
数のチャネル・アダプタで構成することにより接続され
たチャネルのI/O装置を代表する多重論理アダプタの
形成が可能になると共に、これらの装置をチャネル間の
効率的なデータ転送を増強する基準に従って接続できる
効果がある。
複数の多重データ処理システムのチャネルを結合する制
御ユニットを設け、この制御ユニットを、各々が接続さ
れたチャネルに対する多重論理アダプタを形成し得る複
数のチャネル・アダプタで構成することにより接続され
たチャネルのI/O装置を代表する多重論理アダプタの
形成が可能になると共に、これらの装置をチャネル間の
効率的なデータ転送を増強する基準に従って接続できる
効果がある。
【図1】OEMIチャネル・プロトコルを用いた大規模
データ処理システムのための多重チャネル構成例を示す
ブロック図である。
データ処理システムのための多重チャネル構成例を示す
ブロック図である。
【図2】データ処理ワークロードを共有する多重プロセ
ッサ計算システムにおける多重チャネルを接続する装置
を示す回路構成図である。
ッサ計算システムにおける多重チャネルを接続する装置
を示す回路構成図である。
【図3】チャネルを他のチャネル・アダプタに結合する
ために使用するチャネル・アダプタのアーキテクチャを
示す回路構成図である。
ために使用するチャネル・アダプタのアーキテクチャを
示す回路構成図である。
【図4】リンクされるべき論理アダプタのステートを比
較する判定論理回路を示す回路構成図である。
較する判定論理回路を示す回路構成図である。
【図5】各々チャネル・アダプタを接続する装置情報イ
ンタフェースを示す回路構成図である。
ンタフェースを示す回路構成図である。
【図6】図5の装置情報インタフェースの動作を示すタ
イミング図である。
イミング図である。
【図7】チャネル・アダプタと、チャネル・アダプタ間
トラヒックのグローバルな監視を許容する監視マイクロ
プロセッサとの間の制御シーケンスを示す回路構成図で
ある。
トラヒックのグローバルな監視を許容する監視マイクロ
プロセッサとの間の制御シーケンスを示す回路構成図で
ある。
【図8】チャネル・アダプタ・インタフェース・トラヒ
ックを監視するマイクロプロセッサにより実行されるス
テップのブロック図である。
ックを監視するマイクロプロセッサにより実行されるス
テップのブロック図である。
【図9】図8と同じブロック図である。
【図10】接続されたチャネルに対してステータスを提
示する各々のチャネル・アダプタに係るペンディング・
ステータス・レジスタのブロック図である。
示する各々のチャネル・アダプタに係るペンディング・
ステータス・レジスタのブロック図である。
9,10 処理システム 12,13,17,18 入出力チャネル 14,19,23,25,26,27 制御ユニット 31,32,33,35 多重装置 34 入出力装置 39 マイクロプロセッサ 40,41,42,43 チャネル 44,45,46,47 アダプタ 48,49 データ・バス 50 仮想装置記憶アレイ 51 基本調停回路 52 信号現示バス 53 装置情報インタフェース・バス 55 OEMI論理インタフェース 56 装置情報インタフェース(DII) 60 リアル・レジスタ 61 アドレス・レジスタ 62 チャネル・アダプタ・レジスタ 65,67,66,68 マルチプレクサ 69 ROM 70 SRAM 71 DRAM 72 内部メモリ・バス 75 装置レシーバ 76 ライン・ドライバ 78 データ・アウト・レジスタ 81 変化ビット論理回路 82 リアル・レジスタ 84 Xアドレス・レジスタ 85 Yレジスタ 87,88,89,90 レジスタ 96 制御ユニット始動シーケンス論理 140 ペンディング・ステータス記憶レジスタ 141 アドレス・ポインタ 142 デコード回路 143 ADDネットワーク 144 ステータス論理回路
Claims (15)
- 【請求項1】マルチプロセッサ・ファシリティのチャネ
ルを効率的に接続する装置であって、 各々が、前記チャネルの1つに接続されたI/Oポート
を有する複数のチャネル・アダプタと、 これらのチャネル・アダプタの各々に接続され、各々の
アダプタから、他のアダプタに係る他のチャネルへのデ
ータ・リンクに対するそれぞれのチャネル・リクエスト
を受け、リンク・リクエスト記憶テーブルを形成し、効
率的に接続されるべきチャネルはどれであるかの条件を
識別し、予め定められた基準を満足するリクエストのみ
を前記リンク・リクエスト記憶テーブルに格納するマイ
クロプロセッサと、 マルチプレクサが前記予め定められた基準を満足する前
記データ・リンク・リクエストに応じて前記マイクロプ
ロセッサによりイネーブルされ、前記チャネル・アダプ
タの各々に係る前記マルチプレクサを通して前記複数の
チャネル・アダプタを接続する第1および第2のデータ
路と、 を備えるチャネル間接続装置。 - 【請求項2】前記予め定められた基準は、前記他のアダ
プタを介して前記他のチャネルと接続するためのペンデ
ィング・リクエストを有する他のチャネルを含まない、
請求項1記載のチャネル間接続装置。 - 【請求項3】前記予め定められた基準は、他のチャネル
と前記リクエストしているチャネルとがリンクしている
というペンディング・リクエストを有するかという要件
を含む、請求項2記載のチャネル間接続装置。 - 【請求項4】前記マイクロプロセッサは、前記チャネル
・アダプタに対してリトライ・コマンドを与えることに
より、前記基準を満たしていないリクエストに応答す
る、請求項1記載のチャネル間接続装置。 - 【請求項5】前記リンク・リクエスト記憶テーブルは、
前記基準を満足するリンク・リクエストを有するチャネ
ルの識別子を格納する、請求項1記載のチャネル間接続
装置。 - 【請求項6】前記マイクロプロセッサは、前記リンク・
リクエスト記憶テーブルに格納されている先入れ先出し
リンク・リクエストに基いて前記チャネル・アダプタに
対する前記データ路の接続をイネーブルする、請求項5
記載のチャネル間接続装置。 - 【請求項7】前記基準を満足するリンク・リクエスト
は、前記他のチャネルからの整合用リクエストを待機し
ながら前記リンク・リクエスト記憶テーブルに格納され
るようにし、その結果、前記マイクロプロセッサは、前
記マルチプレクサを通しての前記チャネルとの接続をイ
ネーブルする、請求項1記載のチャネル間接続装置。 - 【請求項8】前記リンク・リクエスト記憶テーブルは、
アダプタからの各々のリクエストをこのアダプタと共に
識別された記憶位置に格納する、請求項7記載のチャネ
ル間接続装置。 - 【請求項9】前記アダプタは前記マイクロプロセッサに
割込を送出し、この割込は、接続のためのチャネル・リ
クエストに含まれるチャネル・アダプタに対するアーキ
テクチャ化された条件が満たされていることを識別す
る、請求項8記載のチャネル間接続装置。 - 【請求項10】前記アダプタを接続する装置情報インタ
フエース(DII)バスと、 前記他のチャネルに関するステータス情報に対する、前
記DIIバス上のリクエストを開始させるチャネル接続
リクエストを受ける前記アダプタにおけるアダプタ論理
手段と、 前記他のチャネルのステータスに関する情報を格納する
前記他のアダプタにおける記憶装置(VDS)メモリと、 前記ステータス情報に対するリクエストをデコードし、
前記VDSメモリをアドレス指定し、更に前記ステータ
ス情報を前記DIIバスに与えてチャネル接続リクエス
トを受ける前記アダプタへの送出に供する前記他のアダ
プタにおけるアダプタ論理手段と、 を更に備える、請求項9記載のチャネル間接続装置。 - 【請求項11】マルチプロセッサ・ファシリティのチャ
ネルを効率的に接続する装置であって、 各々がチャネルに接続され、第1の装置から他のチャネ
ル・アダプタに接続された他のチャネルに係る第2の装
置をアドレス指定するためのリクエストを供給する複数
のチャネル・アダプタと、 各々のチャネル・アダプタにおけるアダプタ論理回路で
あって、前記リクエストを受けたチャネルにおける前記
リクエストをデコードし、装置情報インタフェース・バ
ス上のステータス情報について関係する前記第2の装置
に対する質問を開始し、更に前記第1および第2の装置
が接続されるべきか否かを決定し、前記他のチャネル・
アダプタにおけるアダプタ論理回路が前記装置情報イン
タフェース・バス上で接続された他のチャネルに係る前
記第2の装置の前記ステータス情報を与えるアダプタ論
理回路と、 制御バスにより前記アダプタの各々に接続されて、前記
装置が接続されるべきであると決定している前記アダプ
タ論理回路から割込を受けると共に、この割込を発生す
る前記第1および前記第2の装置に係るアダプタの識別
子を受けるマイクロプロセッサと、 1対のマルチプレクサが前記制御バス上で受信された前
記割込に応じて前記マイクロプロセッサによりイネーブ
ルされる、それぞれのマルチプレクサを通して前記チャ
ネル・アダプタ各々を接続するデータ・バスと、 を備えたチャネル間接続装置。 - 【請求項12】前記マイクロプロセッサは、 どのチャネル・アダプタが接続されるべきかを識別する
リンク・リクエスト記憶テーブルをメモリの中に確立す
るように、更に、 所定の基準に従って、割込を発する前記チャネル・アダ
プタが前記リンク・リクエスト・テーブルに記入される
リクエストを有すべきか否かを決定するようにプログラ
ムされる、請求項11記載のチャネル間接続装置。 - 【請求項13】前記所定の基準は、前記識別されたチャ
ネル・アダプタの唯1つへの接続を要求する前記リンク
・リクエスト記憶テーブルにおけるペンディング・エン
トリの欠如を含む、請求項12記載のチャネル間接続装
置。 - 【請求項14】前記マイクロプロセッサは、前記他のチ
ャネル・アダプタに対する接続のための前回のペンディ
ング・リクエストが存在しないとき、前記リンク・リク
エスト・テーブルにリンク・リクエストを記入し、更
に、前記他のチャネルがリクエストを開始する前記チャ
ネルへのアクセスを試みるべきことを示すデータを前記
制御バスを通して前記他のアダプタに供給する、請求項
12記載のチャネル間接続装置。 - 【請求項15】前記マイクロプロセッサは、前記リンク
・リクエスト記憶テーブル中に前回のリンク・リクエス
トで既にリクエストを出している装置が記入されている
か否かに基づいて、前記リンク・リクエスト記憶テーブ
ルへリンク・リクエストを記入することを決定し、リク
エストを出した装置に対してリトライ・コマンドを強制
する、請求項12記載のチャネル間接続装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US575575 | 1990-08-31 | ||
US07/575,575 US5255372A (en) | 1990-08-31 | 1990-08-31 | Apparatus for efficiently interconnecing channels of a multiprocessor system multiplexed via channel adapters |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04257054A JPH04257054A (ja) | 1992-09-11 |
JP2511590B2 true JP2511590B2 (ja) | 1996-06-26 |
Family
ID=24300864
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3202241A Expired - Lifetime JP2511590B2 (ja) | 1990-08-31 | 1991-07-18 | チャネル間接続装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5255372A (ja) |
EP (1) | EP0475005B1 (ja) |
JP (1) | JP2511590B2 (ja) |
DE (1) | DE69114961T2 (ja) |
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EP0687986A3 (en) * | 1994-06-17 | 1996-02-14 | Ibm | Method and apparatus for transmitting digital data in massively parallel systems |
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