JPH0423471A - Manufacture of vertical superplattice element - Google Patents
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Abstract
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は縦型超格子素子の製造方法に関し、詳しくは、
電気的あるい（Ｊ光学的素子への応用として、極めて有
用な化合物半導体からなる不純物ドープ層を含む縦型格
子素子の製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION (A) Industrial Application Field The present invention relates to a method for manufacturing a vertical superlattice element.
The present invention relates to a method for manufacturing a vertical grating element including an impurity-doped layer made of a compound semiconductor, which is extremely useful for application to electrical or optical elements.
（ロ）従来の技術
有機金属気相成長法（ＭＯＣＶＤ）や分子線エピタキシ
ャル法（ＭＢＥ）などの薄膜成長法による従来の縦型超
格子の作成方法について説明する。(b) Conventional technology A conventional method for creating a vertical superlattice using a thin film growth method such as metal organic chemical vapor deposition (MOCVD) or molecular beam epitaxy (MBE) will be explained.
結晶表面に原子ステップがある場合、ソースから供給さ
れた原子は表面を拡散してゆき、ステップに優先的に吸
着される。そこで、低指数面から少し傾いた面を有する
半導体基板（オフ基板）を用いると、結晶成長はステッ
プを起点として面内描方向に進む。縦型超格子の成長は
この様な原理に基づいている。When there are atomic steps on the crystal surface, atoms supplied from the source diffuse across the surface and are preferentially adsorbed to the steps. Therefore, if a semiconductor substrate (off-substrate) having a plane slightly inclined from the low-index plane is used, crystal growth proceeds in the in-plane drawing direction starting from the step. The growth of vertical superlattices is based on this principle.
第５図はオフ基板２１」二に成長した（ＧａＡｓ）ｔｖ
（Ａ’ｌ Ａ Ｓ ） ｌ／２縦型超（８子とその成
長過程を模式的に示した図である。Figure 5 shows an off-substrate 21'' grown (GaAs) tv.
(A'l A S ) 1/2 vertical type super(8 children and a diagram schematically showing their growth process.
第５図（ａ）に示したように各テラス上にＧａＡｓ ｆ
４２４とＡｌＡｓｌＡｓ層積５され、基板表面に平行方
向に超格子を構成している。超格子の周期は、例えばオ
フ角度がｌｏの場合、約１６ｎｍ１２°の場合、約８ｎ
ｍである。As shown in Figure 5(a), GaAs f is placed on each terrace.
424 and AlAslAs layers 5 are stacked to form a superlattice in a direction parallel to the substrate surface. For example, when the off angle is lo, the period of the superlattice is about 16 nm, and when it is 12°, it is about 8 nm.
It is m.
次に成長過程について、第５図（ｂ）及び（ｃ）により
説明する。基板表面に、Ｇ ａ Ａ ｓ原料を１／２原
子層分供給すると、第５図（ｂ）に示したように各結晶
成長面を構成する各ステップ５０ａ、５０ｂを起点とし
て、ＧａＡｓ単原子層２２がテラスの１／２の部分に成
長する。続いて、Δ１八Ｓ原利をｌ／２原子層分供給す
ると、第５図（１））に示したようにステップを起点と
して、ＧａＡｓ単原子層２２がテラスの１／２の部分に
成長する。続いて、ＡｌＡｓ原利を１／２原子層分供給
すると、第５図（Ｃ）に示したようにＡ１ΔＳ単原子層
２３がテラスの残りの１／２の部分に成長する。このよ
うに、ＧａＡｓとΔ１ΔＳの原料を交互に１／２原子層
ずつ正確に切り替えて供給していくと、第５図（ａ）に
示すような縦型超格子が得られる。Next, the growth process will be explained with reference to FIGS. 5(b) and 5(c). When a 1/2 atomic layer of GaAs raw material is supplied to the substrate surface, a GaAs monoatomic layer is formed starting from each step 50a, 50b forming each crystal growth surface, as shown in FIG. 5(b). 22 grows on 1/2 of the terrace. Next, when Δ18S is supplied for 1/2 atomic layer, a GaAs monoatomic layer 22 grows on 1/2 of the terrace starting from the step, as shown in FIG. 5(1)). do. Subsequently, when 1/2 atomic layer of AlAs is supplied, an A1ΔS monoatomic layer 23 grows on the remaining 1/2 of the terrace as shown in FIG. 5(C). In this way, when the raw materials of GaAs and Δ1ΔS are alternately and accurately switched and supplied by 1/2 atomic layer, a vertical superlattice as shown in FIG. 5(a) is obtained.
（ハ）発明が解決しようとする課題
しかしながら、」−記載型超格子成長においてＳｉ等の
不純物をドープすると超格子の周期性が乱れるという問
題点があり、ドープ層を含む縦型超格子が作製できなか
った。その為、これまで縦型超格子を利用した素子構造
はアンドープな超格子しか使えない構造しか実現できな
いという制限があ っ ノこ。(c) Problems to be Solved by the Invention However, there is a problem in that the periodicity of the superlattice is disturbed when impurities such as Si are doped in the "-described type superlattice growth, and a vertical superlattice containing a doped layer cannot be fabricated. could not. For this reason, until now, element structures using vertical superlattices have been limited to structures that can only use undoped superlattices.
本発明（１，ｌこの様な問題を解決すべくなされたもの
であり、その目的は、不純物ドープ層を含む縦型超格子
素子の製造方法を提供し、にり多様な縦型超格子素子構
造を可能にすることにある。The present invention (1,1) was made to solve such problems, and its purpose is to provide a method for manufacturing a vertical superlattice element including an impurity doped layer, and to provide a method for manufacturing a vertical superlattice element of various types. It is about making structure possible.
（ニ）課題を解決するための手段
この発明は、主面が低指数面より傾いた化合物半導体基
板の表面の原子ステップを利用してアンドープな化合物
半導体＋７１月からなる２つの構成層を結晶成長させて
縦型超格子構造を作成する工程とそれに連続して、上記
化合物半導体基板を一旦大気にさらして該基板表面に実
質的に薄い酸化＋１ｈを形成した後、上記２つの構成層
の上記材料間の蒸気圧の差を利用して一方の構成層を熱
的選択エツチングずろ］−程とそれに連続して、エツチ
ング除去された領域に不純物がドープされた、化合物１
１′。(d) Means for Solving the Problems This invention utilizes atomic steps on the surface of a compound semiconductor substrate whose main plane is tilted from a low-index plane to crystallize two constituent layers consisting of an undoped compound semiconductor + 71. Following this step, the compound semiconductor substrate is once exposed to the atmosphere to form a substantially thin oxide +1h on the surface of the substrate, and then the materials of the two constituent layers are Thermal selective etching of one of the constituent layers using the vapor pressure difference between
1′.
導体層を選択的に再度成長させる工程を含むことを特徴
とした縦型超格子素子の製造方法を提供するものである
。The present invention provides a method for manufacturing a vertical superlattice element characterized by including a step of selectively growing a conductor layer again.
ずなわら、この発明の縦型超格子素子の製造方法は、主
面が低指数面より傾いた化合物半導体基板の表面の原子
ステップを利用した縦型超格子構造の納品成長工程とそ
れに連続して、該基板を一旦大気にさらした後、−ｈ記
超洛子を構成するー・方の構成層を祠１１１間の蒸気圧
の差を利用して熱的選択エツチングする工程とそれに連
続して、半桿体層を再度成長する工程を含むことを特徴
としている。However, the method for manufacturing a vertical superlattice element of the present invention includes a delivery growth process of a vertical superlattice structure using atomic steps on the surface of a compound semiconductor substrate whose main plane is inclined with respect to a low-index plane, and a subsequent growth process. After once exposing the substrate to the atmosphere, a step of thermally selectively etching the constituent layer of the layer 111 using the difference in vapor pressure between the holes 111 and subsequent steps are performed. The method is characterized in that it includes a step of growing the semi-rod layer again.
この発明における縦型超格子の２つの構成層としては、
例えば、ΔＩＡｓとＧａＡｓとを相ろ合わせてなる（Ａ
ｌ Ａ ｓ ） １７２ （Ｇ ａΔＳ）ｌ／２などの
アン１−−プな２元の化合物半導体が挙げられる。The two constituent layers of the vertical superlattice in this invention are:
For example, it is made by combining ΔIAs and GaAs (A
Examples include amplified binary compound semiconductors such as lA s ) 172 (GaΔS)l/2.
また、半導体側木：１はＩＩ＋−族化合物半導体側′１
：“１に限られるものではない。In addition, the semiconductor side tree: 1 is the II+- group compound semiconductor side'1
: “It is not limited to 1.
この発明において、化合物半導体基板を−１１大気にざ
らして該基板表面に実質的に薄い酸化膜を形成するとは
、例えば、上記（ΔＩＡｓ）ｌ／２（ＧａＡｓ）ｌ／２
超格子においては、これら２つの構成層表面に約５ｎｍ
の酸化膜を形成することて、後工程において一方の構成
層であるＧ１Δ５層を熱的選択エツチングしてそのｊ−
ンチンク除去領域に百度１ζ−ピンク層を成長さＵろ際
に、他方のＡ１Ａ３層上に上記ドーピング層を成長さＤ
ないことを意味する。In this invention, forming a substantially thin oxide film on the surface of a compound semiconductor substrate by exposing it to -11 atmosphere means, for example, (ΔIAs)l/2(GaAs)l/2
In the superlattice, there is a layer of about 5 nm on the surface of these two constituent layers.
By forming an oxide film of
While growing the Baidu 1ζ-pink layer on the tink removal area, grow the above doping layer on the other A1A3 layer.
It means no.
この際、ドーピング層はＭＢＥ（分子線エビタギノアル
法）よりもＭ ＯＣＶ Ｉ）法で成長させるのが好まし
い。At this time, it is preferable to grow the doped layer by MOCVI method rather than MBE (Molecular Beam Evital Method).
上述したように、この発明で（Ｊ、アンド−プな２つの
構成層を材料間の蒸気圧の差を利用して熱的に選択エツ
チング（昇華エツチング）するようにしたことを最大の
特徴と１．ている。As mentioned above, the greatest feature of this invention is that the two undoped constituent layers are thermally selectively etched (sublimation etching) by utilizing the difference in vapor pressure between the materials. 1.
従って、例えば、化合物半導体基板と２つの構成層との
間にドーピング層を予め設（Ｊてお（Ｊば、例えば、縦
型ｐｎドーピング超格子の作製も可能になる。第３図に
（Ｊ、この発明の第２の実施例として（ｎ−ＧａＡｓ）
ｌ／２（ｐ ＧａＡｓ）Ｉ／ｌ縦型超格子１４か示され
ている。Therefore, for example, if a doping layer is previously provided between a compound semiconductor substrate and two constituent layers, it is also possible to fabricate a vertical pn-doped superlattice. , as a second embodiment of this invention (n-GaAs)
A l/2(p GaAs) I/l vertical superlattice 14 is shown.
そして、この発明で（ｊ１アンドープな２つの構成層や
再成長膜の構成を変えることで、多種多様な素子構造の
作製が可能になる。With this invention, it is possible to fabricate a wide variety of device structures by changing the configurations of the two undoped layers and the regrown film.
この発明において、各成長膜は、枯木的にＭＢＩＥ法や
Ｍ ＯＣＶ ｌ）法などの周知の成長法技術を用いて形
成される。In this invention, each grown film is formed using a well-known growth technique such as the MBIE method or the MOCV l) method.
（ホ）作用 本発明は通続した３工程から構成されている。(e) Effect The present invention consists of three consecutive steps.
第１の工程は従来技術と同じアンドープな縦型超格子成
長工程、第２の工程は熱的選択エツチング工程、第３の
工程（Ｊ成長工程である。但し、第２の工程では基板を
一旦大気にさらして、基板表面に薄い酸化膜を形成した
後、成長ヂャンバ内に戻し、熱エツチングする。これは
第３の工程で、選択成長を可能にするためであり、Ｍ
ＯＣＶ Ｉ）では酸化膜」二には成長しないことを利用
している。The first step is the same undoped vertical superlattice growth step as in the prior art, the second step is a thermal selective etching step, and the third step (J growth step). However, in the second step, the substrate is After forming a thin oxide film on the surface of the substrate by exposing it to the atmosphere, it is returned to the growth chamber and thermally etched.This is the third step to enable selective growth.
OCV I) takes advantage of the fact that the oxide film does not grow.
本発明に依れば、第１の工程で得た超格子を構成する２
材料のうじの一方の半導体層を蒸気圧の差を利用して選
択的に昇華エツチングさＵ、そのエツチングした箇所に
不純物１ζ−プした半導体層を成長することができ、結
果として不純物）・−ブ層を含む縦型超格子が作成可能
となる。また、縦型超格子の下層にドーピング層を予め
設（すてお（：ｌば、例えば、縦ＬＸ’！ｐ ｎ ｌ’
−ピング超格子の作製ら可能となる。更に、縦型超格子
の構成、再成長膜の（１１η成を変えることで多様な素
子構造が作製可能となる。According to the present invention, the two constituting the superlattice obtained in the first step
The semiconductor layer on one side of the material is selectively etched by sublimation using the difference in vapor pressure, and a semiconductor layer doped with impurities (1ζ-) can be grown in the etched areas, resulting in impurities (1ζ-). It becomes possible to create a vertical superlattice containing layers. In addition, a doping layer is preliminarily provided under the vertical superlattice (for example, vertical LX'!p n l'
-It becomes possible to create a ping superlattice. Furthermore, by changing the configuration of the vertical superlattice and the (11η) configuration of the regrown film, various device structures can be manufactured.
（へ）実施例
以下図に示す実施例に塙づいてこの発明を詳述する。な
お、これによってこの発明は限定を受りるものではない
。また、第１〜４図では結晶が成長する成長面のステッ
プを描画するのを省略し、成長面がすべて同一線」−に
あるように描画した。(F) EXAMPLES The present invention will be described in detail below with reference to examples shown in the drawings. Note that this invention is not limited by this. In addition, in FIGS. 1 to 4, the steps of the growth plane where the crystal grows are omitted, and the growth planes are all drawn on the same line.
第１図は本発明の第１の実施例の製造方法に、１ユリ作
製される（Δ１ΔＳ） Ｉ／？（Ｓ ｉ ｌζ−ブＧ１
ΔＳ）Ｉ／ｌ縦型超格子である。FIG. 1 shows one lily produced by the manufacturing method of the first embodiment of the present invention (Δ1ΔS) I/? (S i lζ-buG1
ΔS)I/l vertical superlattice.
第１図において、ＧａＡｓオフ基板１１の」二にアンド
ープＧａΔＳバッファ層＋２、（Δ１ΔＳ）ｚ、（Ｓｉ
ドープＧａＡｓ）ｌ／、縦型超格子１３が積層されてい
る。In FIG. 1, an undoped GaΔS buffer layer +2, (Δ1ΔS)z, (Si
Doped GaAs)l/, vertical superlattices 13 are stacked.
第２図（ａ）及び（ｂ）ｉ；Ｊこれの製造工程について
説明したものである。Figures 2 (a) and (b) i;J illustrate the manufacturing process.
第２図（ａ）に示すように、Ｍ ＯＣＶ Ｉ）法により
［＋１０］にビ傾いた（００１）ＧａＡｓ基板＋１．Ｊ
二Ｉコアント−ブＧａΔＳバ・ソファ層１２を５Ｏｎｍ
成長する。上層の縦型超格子１３′の成長では、成長速
度＋；ｌ：０．０４７ｎ ｍ／ ｓ ｅ’ｃにして、ｌ
ｌ１１人ソースＧ ａ （Ｃ、Ｈ５）ａ、Δｌ （Ｃ、
Ｉ−１３：Ｌｌの供給を交互に３ ｓ ｅ ｃ−４′つ
切り替えることで行った。超格子層１３’を０．２μｍ
成長した後、−旦大気にさらした後、第２図（ｂ）に示
すように、超格子層１３°の構成層の１っであるＧａＡ
Ｓ層１３゛ａをΔゎＨ３１！！’を射のらとて熱エツチ
ングする。この場合、Δ１ΔＳ層の昇華温度がＧ１ΔＳ
層に比べ高いため、例えば基板温度を６５０°Ｃに設定
するとＧ ａＡｓＩｉ′ｌ′ｉ１３° １のみがエツチ
ングされる。その後、更にＳｉドープＣａＡｓ層を成長
すると、第１図に示すように、エツチング部にのみＳｉ
ドープＧλΔＳ層１３２Ｌが選択的に成長され、所望の
（Δｌ Ａ ｓ ）＋ｚ、（Ｓ ｉ トープにａＡｓ）
＋ｔｔ縦型超格子Ｉ３が得られる。熱エツチングの後の
成長で、ＧａＡｓが、Δ１Δｓｌに成長しない理由は、
Δ１ΔＳ表面の極薄い酸化膜が成長を抑制しているため
である。As shown in FIG. 2(a), a (001) GaAs substrate +1. J
2I Cointève GaΔS bath layer 12 5Onm
grow up. In the growth of the upper layer vertical superlattice 13', the growth rate +; l: 0.047 nm/s e'c, and l
l11 sources G a (C, H5) a, Δl (C,
I-13: The supply of Ll was alternately switched for 3 sec-4'. The superlattice layer 13' is 0.2 μm
After the growth and exposure to the atmosphere, GaA, which is one of the constituent layers of the superlattice layer 13°, is removed as shown in Figure 2(b).
S layer 13゛a ΔゎH31! ! ' and heat-etch it. In this case, the sublimation temperature of the Δ1ΔS layer is G1ΔS
For example, if the substrate temperature is set to 650°C, only GaAsIi'l'i13°1 will be etched. After that, when a Si-doped CaAs layer is further grown, as shown in FIG.
A doped GλΔS layer 132L is selectively grown with the desired (Δl A s )+z, (aAs on the S i tope).
+tt vertical superlattice I3 is obtained. The reason why GaAs does not grow to Δ1Δsl after thermal etching is as follows.
This is because the extremely thin oxide film on the surface of Δ1ΔS suppresses growth.
第３図（Ｊ本発明の第２の実施例の製造方法により作製
された（ｎ−ＧａΔＳ）１．１ （ｐ 、 Ｇ ａΔＳ
）、２縦型超格子である。FIG. 3 (J (n-GaΔS) 1.1 (p, GaΔS) produced by the manufacturing method of the second embodiment of the present invention
), which is a two-vertical superlattice.
第４図はその製造工程を示したものである。FIG. 4 shows the manufacturing process.
第４図（ａ）に示すように、オフ茫板１１にＳ１ドープ
ｎ−、ＧａＡｓ層１４°を０．２μｍ成長し、続いて、
）２ンド一ブＧａＡｓ層１２を２０ｎｍ成長する。アン
ドープ層の成長はドーピング層成長で乱れた原子ステッ
プを整えるためである。また、同じく乱れた原子ステッ
プを整えるという目的て、アンドープ層成長前に約１０
分間のアニーリング（へｓｌ〜１３照射のもとて６００
℃で放置）を行った。更に、（ΔｌΔｓ ）ｌ／ｌ（Ｇ
ａ Ａ Ｓ ）ｌ／２縦型超格子層１３°を２０ｎｍ
成長した。次に、−旦大気にさらした後、第４図（ｂ）
に示すにうに超格子層のＡｌＡｓ層１３ｂをマスクとし
てＧａＡｓ層を下層のｎ−ＧａΔ５ｌ１４°まで熱エツ
チングににり選択的に除去する。そして、第３図に示す
ように除去部分にｐＧａＡＳ層１４ａ全１４ａに成長す
ることで、所望の縦型ｐｎドーピング超格子１４が作製
される。As shown in FIG. 4(a), an S1-doped n-GaAs layer 14° was grown to a thickness of 0.2 μm on the off-tin plate 11, and then
) Grow a two-band single-wave GaAs layer 12 to a thickness of 20 nm. The purpose of growing the undoped layer is to adjust the atomic steps disturbed by the growth of the doped layer. Also, for the purpose of adjusting the disordered atomic steps, about 10
Annealing for 600 min (under 13 sl irradiation)
(left at ℃). Furthermore, (ΔlΔs)l/l(G
a A S ) l/2 vertical superlattice layer 13° with a thickness of 20 nm
grown. Next, after being exposed to the atmosphere for -10 minutes, as shown in Figure 4(b).
As shown in FIG. 3, using the AlAs layer 13b of the superlattice layer as a mask, the GaAs layer is selectively removed by thermal etching down to the underlying n-GaΔ5l14°. Then, as shown in FIG. 3, a desired vertical pn-doped superlattice 14 is produced by growing the entire pGaAS layer 14a in the removed portion.
（ト）発明の詳細
な説明したように、本発明によれば、不純物１・−プ層
を含む縦型超格子が実現できるようになり、多様な縦型
超格子を有する素子の作製が可能となり、産業」二多大
の利点を有する。(G) As described in detail, according to the present invention, a vertical superlattice including an impurity 1-layer can be realized, and devices having various vertical superlattices can be fabricated. It has two great advantages for the industry.
第１図は本発明の第１の実施例に、】；り作製された縦
型超格子の構成説明図、第２図（ａ） （ｂ）はその製
造工程図、第３図は本発明の第２の実施例により作成さ
れた縦型超格子の構成説明図、第４図（ａ）（Ｌ＋）は
その製造工程図、第５図（ａ）および（ｂＸｃ）はそれ
ぞれ従来の縦型超格子とその成長過程の説明図である。
＋＋ １２・・ ＧユΔＳオフ晶板、１２ アンド
ープＧａＡｓＢ。
１３−（ｎ −Ｇ ａΔ５）１７２（ＡｌΔＳ ）ｌ／
２縦を超格子、１３゛ アンドープ（Ｇ２ＬΔＳ）
ｌ／ＩＩ（△ｌΔＳ）＋ｚｔ縦型超格子、
１３ａ ・・ｎ−ＧａΔＳ超格子構成層、１３゛１・
・・・・アンドープＧａＡｓ超格子構成層、＋３ｂ・・
・・アンドープＡｔΔＳ超格子構造層、１４ ・・・縦
型ｐｎドーピングＧａＡＳ超格子、１４’ −ｎ−Ｇａ
Ａｓ層。
（ａ）FIG. 1 is an explanatory diagram of the structure of a vertical superlattice manufactured according to the first embodiment of the present invention, FIGS. 2(a) and (b) are manufacturing process diagrams, and FIG. 3 is a diagram of the present invention An explanatory diagram of the structure of the vertical superlattice created according to the second embodiment of FIG. 2 is an explanatory diagram of a superlattice and its growth process. ++ 12...GyuΔS off crystal plate, 12 Undoped GaAsB. 13-(n-GaΔ5)172(AlΔS)l/
2 vertical superlattice, 13゛ undoped (G2LΔS)
l/II(△lΔS)+zt vertical superlattice, 13a...n-GaΔS superlattice constituent layer, 13゛1.
...Undoped GaAs superlattice constituent layer, +3b...
... Undoped AtΔS superlattice structure layer, 14 ... Vertical pn-doped GaAS superlattice, 14'-n-Ga
As layer. (a)
Claims (1)
の原子ステップを利用してアンドープな化合物半導体材
料からなる２つの構成層を結晶成長させて縦型超格子構
造を作成する工程とそれに連続して、上記化合物半導体
基板を一旦大気にさらして該基板表面に実質的に薄い酸
化膜を形成した後、上記２つの構成層の上記材料間の蒸
気圧の差を利用して一方の構成層を熱的選択エッチング
する工程とそれに連続して、エッチング除去された領域
に不純物がドープされた、化合物半導体層を選択的に再
度成長させる工程を含むことを特徴とした縦型超格子素
子の製造方法。 ２、主面が低指数面より傾いた化合物半導体基板の表面
の原子ステップを利用して該基板上に化合物半導体から
なるドーピング層を介して上層にアンドープな化合物半
導体材料からなる２つの構成層を結晶成長させる工程と
それに連続して、上記化合物半導体基板を一旦大気にさ
らして該基板表面に実質的に薄い酸化膜を形成した後、
上記２つの構成層の上記材料間の蒸気圧の差を利用して
一方の構成層を熱的選択エッチングし、さらに熱的選択
エッチングを施して一方の構成層下部の上記ドーピング
層も除去する工程とそれに連続して、エッチング除去さ
れた下層の上記ドーピング層領域にそのドーピング層と
異なるドーピング層を選択的に成長させる工程を含むこ
とを特徴とする縦型超格子素子の製造方法。[Claims] 1. A vertical superlattice structure is created by crystal-growing two constituent layers made of undoped compound semiconductor material using atomic steps on the surface of a compound semiconductor substrate whose main plane is tilted with respect to a low-index plane. After the compound semiconductor substrate is once exposed to the atmosphere to form a substantially thin oxide film on the surface of the substrate, the vapor pressure difference between the materials of the two constituent layers is reduced. The method is characterized by comprising a step of thermally selectively etching one of the constituent layers by using the method, and a step of selectively growing again a compound semiconductor layer doped with an impurity in the region removed by etching. A method for manufacturing vertical superlattice elements. 2. Utilizing the atomic steps on the surface of a compound semiconductor substrate whose main plane is tilted from the low-index plane, two constituent layers made of an undoped compound semiconductor material are formed on the substrate via a doped layer made of a compound semiconductor. Following the step of crystal growth, the compound semiconductor substrate is once exposed to the atmosphere to form a substantially thin oxide film on the surface of the substrate;
A step of thermally selectively etching one of the constituent layers using the difference in vapor pressure between the materials of the two constituent layers, and further removing the doped layer under the one constituent layer by performing selective thermal etching. A method for manufacturing a vertical superlattice element, comprising the steps of: and subsequently, selectively growing a doping layer different from the doping layer in the doping layer region of the lower layer that has been etched away.
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| JP12970890A JP2650770B2 (en) | 1990-05-18 | 1990-05-18 | Manufacturing method of vertical superlattice element |
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| JP12970890A JP2650770B2 (en) | 1990-05-18 | 1990-05-18 | Manufacturing method of vertical superlattice element |
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| JPH0423471A true JPH0423471A (en) | 1992-01-27 |
| JP2650770B2 JP2650770B2 (en) | 1997-09-03 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08204483A (en) * | 1995-01-27 | 1996-08-09 | Nec Corp | Manufacture of surface acoustic wave device and surface acoustic wave device manufactured by using the method |
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1990
- 1990-05-18 JP JP12970890A patent/JP2650770B2/en not_active Expired - Fee Related
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