JPH0423449A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はエピタキシャル技術を用いた半導体装置の製
造方法特に、素子領域および分離領域の製造方法の改良
に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method for manufacturing a semiconductor device using epitaxial technology, and particularly to an improvement in a method for manufacturing an element region and an isolation region.
従来、シリコン半導体素子の素子分離方法としてはシリ
コンを選択的に酸化させて絶縁膜を形成する選択酸化法
ＣＬＯＣＯ３法）が広く用いられてきている。しかしこ
の方法では“鳥のくちばしくＢｉｒｄ’ｓ ｂｅａｋ）
”と呼ばれる、酸化膜非酸化領域への食い込みが起こ
り素子形成面積が減少してしまうことや、“鳥の頭（ｂ
ｉｒｄ’ｓ ｈｅａｄ）“と呼ばれる酸化膜の段差の発
生などで、高集積化や素子の平坦化に対して問題となっ
ている。そのため、ＬＯＣＯ３法によらない分離方法の
一つとして、半導体基板表面に絶縁膜を堆積し、パター
ニングにより開口部を形成してシリコン表面を露出させ
、開口部に単結晶層をエピタキシャル成長をさせること
により素子領域・分離領域を形成・決定する方法（Ｎｏ
ｎ−ＬＯＣＯ３法と称する）が開発されてきている。Conventionally, as a device isolation method for silicon semiconductor devices, a selective oxidation method (CLOCO3 method) in which silicon is selectively oxidized to form an insulating film has been widely used. However, with this method, "Bird's beak"
``The oxide film digs into the non-oxidized area, reducing the device formation area.
The occurrence of steps in the oxide film called "ird's head" has become a problem with higher integration and device flattening.Therefore, as an isolation method that does not rely on the LOCO3 method, a semiconductor substrate A method (No.
n-LOCO3 method) has been developed.
この方法を用いた半導体装置の製造方法の一例として、
１９８３年Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒ
ｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ（ＩＥＤＭ）
５５〜５８ページに記載された半導体装置の製造方法に
おける主要工程の断面図を第２図（ａ）〜（ｆ）に示す
とともに、以下その工程を説明する。As an example of a method for manufacturing a semiconductor device using this method,
1983 International Electr
on-device meeting (IEDM)
Cross-sectional views of the main steps in the method for manufacturing a semiconductor device described on pages 55 to 58 are shown in FIGS. 2(a) to 2(f), and the steps will be explained below.
図において、１はＰ型半導体基板、２はＮ＋型埋め込み
層、３はＰ＋型チャネルストッパー領域、９０は絶縁膜
である。In the figure, 1 is a P type semiconductor substrate, 2 is an N + type buried layer, 3 is a P + type channel stopper region, and 90 is an insulating film.
まず、Ｐ型半導体基板１上に写真製版工程によって感光
レジストをパターニングし、これを注入のマスクとして
砒素（ＡＳ）などのＮ型不純物（ドナー）を注入するこ
とにより半導体基板１表面に選択的にＮ゛型埋込み層２
を形成する。次に、上記と同様にしてホウ素（Ｂ）を選
択的に注入し半導体基板１表面にＰ＋型チャネルストッ
パー領域３を形成する。そしてこの半導体基板１上全面
に化学的気相成長法（ＣＶＤ法）により絶縁膜９０を１
μｍ堆積した後、素子形成領域（活性領域）およびコレ
クタ電極引き出し領域となる領域に相当する部分の絶縁
膜９０をエツチングして開口部８１を形成する（図（ａ
））。First, a photoresist is patterned on a P-type semiconductor substrate 1 by a photolithography process, and using this as a mask for implantation, an N-type impurity (donor) such as arsenic (AS) is selectively implanted onto the surface of the semiconductor substrate 1. N-type buried layer 2
form. Next, in the same manner as described above, boron (B) is selectively implanted to form a P+ type channel stopper region 3 on the surface of the semiconductor substrate 1. Then, an insulating film 90 is formed on the entire surface of the semiconductor substrate 1 by chemical vapor deposition (CVD).
After depositing .mu.m, openings 81 are formed by etching the insulating film 90 in the parts corresponding to the element formation region (active region) and the collector electrode lead-out region (Fig.
)).
次に、１μｍのＮ型エピタキシャル成長層を形成する。Next, a 1 μm N-type epitaxial growth layer is formed.
このとき上記開口部８１内で単結晶層４ａ、４ｂが形成
されると同時に、残存する絶縁膜９０ａ〜９０ｃに覆わ
れた領域上では多結晶層５ａ〜５ｃが形成される。その
後、単結晶層４ａ。At this time, the single crystal layers 4a and 4b are formed within the opening 81, and at the same time, the polycrystalline layers 5a to 5c are formed on the regions covered with the remaining insulating films 90a to 90c. After that, a single crystal layer 4a is formed.
４ｂおよび多結晶層５ａ〜５ｃの表面に薄い酸化膜及び
シリコン窒化膜からなる二層膜６を形成する（図（ｂ）
）。4b and the surfaces of polycrystalline layers 5a to 5c, a two-layer film 6 consisting of a thin oxide film and a silicon nitride film is formed (FIG. (b)).
).
次に、図（Ｃ）に示すように感光レジスト７を用いて平
坦化した後、図（ロ）に示すように、イオン・ミリング
法により、感光レジスト７、二層膜６および多結晶層５
ａ〜５ｃを、絶縁膜９０ａ〜９０ｃ上の多結晶層５ａ〜
５ｃが５００ ｎｍになるまで順次エツチングする。Next, as shown in Figure (C), after planarizing using the photoresist 7, as shown in Figure (B), the photoresist 7, the bilayer film 6 and the polycrystalline layer 5 are flattened by ion milling.
a to 5c are polycrystalline layers 5a to 5c on insulating films 90a to 90c.
Etching is performed sequentially until 5c becomes 500 nm.
このとき、単結晶からなるエピタキシャル層４ａ、４ｂ
が形成された絶縁膜９ｏの開口部８１の凹部には二層膜
６をはさんで感光レジスト７が埋まっている。At this time, epitaxial layers 4a and 4b made of single crystal
A photoresist 7 is filled in the recess of the opening 81 of the insulating film 9o with the two-layer film 6 in between.
次に、上記開口部８１の凹部に残った感光レジスト７を
注入マスクとして、ホウ素（Ｂ）を全面に注入した後、
多結晶層５ａ〜５ＣをパターニングすることによりＰ＋
型外部ベース領域８ａ、８ｂおよびＰ＋型ベース引き出
し層５ａ′を形成する。その後感光レジスト７を除去し
、残存する二層膜６を酸化マスクとして引き出し層５ａ
′の表面を酸化して絶縁膜９を形成し、窒化膜と酸化膜
からなる二層膜６のうち窒化膜を除去する。この酸化に
より二層膜６で覆われた領域の多結晶層５表面部分には
酸化が徐々に進行しバーズビーブ様の酸化膜が形成され
、この酸化膜により、後の工程で形成される多結晶エミ
ツタ層およびエミッタ電極はベースの引き出し部分と分
離される。Next, boron (B) is implanted into the entire surface using the photoresist 7 remaining in the recess of the opening 81 as an implantation mask.
By patterning the polycrystalline layers 5a to 5C, P+
Mold external base regions 8a, 8b and P+ type base extraction layer 5a' are formed. After that, the photoresist 7 is removed, and the remaining two-layer film 6 is used as an oxidation mask to form the extraction layer 5a.
The surface of ' is oxidized to form an insulating film 9, and the nitride film of the two-layer film 6 consisting of a nitride film and an oxide film is removed. As a result of this oxidation, oxidation gradually progresses on the surface portion of the polycrystalline layer 5 in the area covered with the two-layer film 6, and a bird's bead-like oxide film is formed. The emitter layer and the emitter electrode are separated from the extended portion of the base.
そして、ホウ素（Ｂ）を注入して熱拡散することにより
真性ベース領域１０を形成する。そして、酸化膜のみと
なっている二層膜６の厚さ分だけ全面エツチングを行な
うことによりエミッター電極とコレクタ電極のための開
口がセルファライン的に形成される（図（ｅ））。Then, the intrinsic base region 10 is formed by implanting and thermally diffusing boron (B). Then, by etching the entire surface by the thickness of the two-layer film 6, which is only an oxide film, openings for the emitter electrode and the collector electrode are formed in a self-aligned manner (FIG. (e)).
次に、ベース電極の開口部形成のために引き出し層５ａ
′上の酸化膜９を選択的にエツチングし、１Ｃ
さらに全面に不順物を含まない多結晶シリコン層１１を
形成し、砒素（Ａｓ）を含んだガラス１２より多結晶層
１１を通して砒素（Ａｓ）を拡散し、Ｎ゛型エミッター
領域１３が形成される（図（ｆ））。Next, in order to form an opening for the base electrode, the extraction layer 5a is
The oxide film 9 on the 1C is selectively etched, a polycrystalline silicon layer 11 containing no impurities is formed on the entire surface, and arsenic (As) is etched through the polycrystalline layer 11 from a glass 12 containing arsenic (As). is diffused to form an N-type emitter region 13 (FIG. (f)).
最後に、砒素入りガラス１２を除去し、多結晶層をパタ
ーニングし、配線形成工程により各電極を構成する。Finally, the arsenic-containing glass 12 is removed, the polycrystalline layer is patterned, and each electrode is formed through a wiring forming process.
従来の半導体装置の製造方法は以上のように構成されて
いるので、Ｎ＋型埋め込み層２およびＰ“型チャネルス
トッパー領域３を別々の注入により形成するため２回の
写真製版工程が必要であり、工程数が多く、またパター
ニングにおける位置合わせのための余裕が必要であるた
め集積度向上に対する課題となっている。Since the conventional semiconductor device manufacturing method is configured as described above, two photolithography steps are required to form the N+ type buried layer 2 and the P" type channel stopper region 3 by separate implantation. Since the number of steps is large and a margin is required for positioning during patterning, it is a challenge to improve the degree of integration.
また、Ｎ＋型埋め込み層２は水平方向および下方に広が
っており、Ｐ型基板１との間でＰＮ接合を構成する面積
が広く、埋め込み層２一基板１間の寄生容量が大きくな
りトランジスタの高速動作に対する課題となっている。In addition, the N+ type buried layer 2 extends horizontally and downward, and has a large area to form a PN junction with the P type substrate 1, which increases the parasitic capacitance between the buried layer 2 and the substrate 1, which increases the speed of the transistor. This poses a problem for operation.
さらに埋め込み層２Ａ−
の不純物分布は製造工程における熱処理に依存するため
、熱処理が変化する度に容量値が変化し、素子設計やシ
ュミレーションをやり直す必要があり開発期間の短縮に
対する課題にもなっている。Furthermore, since the impurity distribution of the buried layer 2A- depends on the heat treatment during the manufacturing process, the capacitance value changes each time the heat treatment changes, requiring the element design and simulation to be redone, creating an issue in shortening the development period. .
ところでこの解決策として、例えば、近年用いられてき
ている溝型分離法を採用することが考えられるが、現在
までに開発されている溝型分離の形成方法は一般的に、
溝型分離形成と素子形成とが別々の製造段階においてな
されている。従って、単に溝型分離法を適用したのでは
製造工程数が増加することとになり、開発期間の短縮に
対する課題が発生することになる。By the way, as a solution to this problem, for example, it may be possible to adopt the groove type separation method that has been used in recent years, but the methods for forming groove type separation that have been developed to date are generally:
Trench isolation formation and element formation are performed in separate manufacturing steps. Therefore, simply applying the trench separation method would increase the number of manufacturing steps, creating a problem in shortening the development period.
本発明は上記のような課題点を解消するためになされた
もので、写真製版工程数を増加させることなく、素子の
集積度を向上させると共に、素子の埋め込み層−基板間
寄生容量を低下させ、さらに該寄生容量の熱処理依存性
を低減し、素子開発期間を短縮することができる半導体
装置の製造方法を得ることを目的とする。The present invention has been made to solve the above-mentioned problems, and it is possible to improve the degree of integration of devices without increasing the number of photolithography steps, and to reduce the parasitic capacitance between the buried layer and the substrate of the device. Another object of the present invention is to provide a method for manufacturing a semiconductor device that can reduce the dependence of the parasitic capacitance on heat treatment and shorten the device development period.
この発明に係る半導体装置の製造方法は、素子分離方法
として溝型分離法を採用するとともに、溝型分離領域形
成工程における溝内部の充填にエピタキシャル成長工程
において絶縁膜上に形成される多結晶層を用い、さらに
イオン注入によって多結晶層の一部に絶縁物を形成して
溝内部と溝上部の多結晶層とを電気的に分離するように
したものである。The semiconductor device manufacturing method according to the present invention employs a trench isolation method as an element isolation method, and also uses a polycrystalline layer formed on an insulating film in an epitaxial growth process to fill the inside of the trench in the trench isolation region forming process. In addition, an insulator is formed in a part of the polycrystalline layer by ion implantation to electrically isolate the inside of the groove and the polycrystalline layer above the groove.
この発明においては、素子分離方法として溝型分離方法
を用いているので埋め込み層の大きさは溝によって決定
され写真製版工程の位置合わせの余裕を必要とせず集積
度が向上する。In this invention, since a groove-type isolation method is used as an element isolation method, the size of the buried layer is determined by the groove, and the degree of integration is improved without requiring alignment margins in the photolithography process.
また、埋め込み層の側面は溝と接触しているので、埋め
込み層−基板間の寄生容量は埋め込み層の底面のみで発
生することとなり寄生容量値を低減させ、さらに底面の
みで容量値が決定されるようにすることにより熱処理が
変化しても容量値が変化することがない。In addition, since the side surfaces of the buried layer are in contact with the trench, the parasitic capacitance between the buried layer and the substrate occurs only at the bottom surface of the buried layer, reducing the parasitic capacitance value, and furthermore, the capacitance value is determined only by the bottom surface. By doing so, the capacitance value does not change even if the heat treatment changes.
また、エピタキシャル成長工程において、絶縁膜を除去
した開口部の半導体基板表面上に単結晶層を形成すると
同時に、溝部分に多結晶層を形成するので、素子形成領
域の形成と溝型分離領域の充填を同時に行ない工程を簡
略化できる。In addition, in the epitaxial growth process, a single crystal layer is formed on the surface of the semiconductor substrate in the opening from which the insulating film has been removed, and at the same time a polycrystalline layer is formed in the groove portion, thereby forming an element formation region and filling the trench type isolation region. can be performed at the same time, simplifying the process.
以下、本発明の一実施例を図について説明する。 Hereinafter, one embodiment of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例による半導体装置の製造方法
の主要工程における断面図を示し、第２図と同一符号は
同一または相当部分を示し、８０は分離領域となる溝、
８１は開口部、９１は溝内壁酸化膜である。FIG. 1 shows a cross-sectional view of the main steps of a method for manufacturing a semiconductor device according to an embodiment of the present invention, in which the same reference numerals as in FIG.
81 is an opening, and 91 is an oxide film on the inner wall of the trench.
次に製造方法について説明する。Next, the manufacturing method will be explained.
まず、Ｐ型半導体基板１全面に砒素（Ａｓ）などのＮ型
不順物（ドナー）を注入してＮ＋型埋め込み層２を形成
する。次いで全面にＣＶＤ法により絶縁膜９０を堆積し
、溝型分離領域用の溝を形成するのに反応性イオンエツ
チングにより絶縁膜９０を選択的にエツチングする（図
（ａ））。First, an N-type impurity (donor) such as arsenic (As) is implanted into the entire surface of a P-type semiconductor substrate 1 to form an N+-type buried layer 2. Next, an insulating film 90 is deposited over the entire surface by the CVD method, and the insulating film 90 is selectively etched by reactive ion etching to form a trench for a trench-type isolation region (FIG. (a)).
次に、上記絶縁膜９０ａ〜９０ｃをエツチングのマスク
としてＰ型半導体基板１を異方性エッチングして分離領
域となる溝８０を形成する。さらにこの溝８０の内壁に
内壁酸化膜９１を形成し、全面にホウ素（Ｂ）を注入し
てＰ＋型チャネルストッパー領域３を形成する。このと
きイオン注入の注入深さを絶縁膜９０の厚さより小さく
設定することにより、絶縁膜９０で覆われた領域ではホ
ウ素（Ｂ）イオンは絶縁物９０中に止まり、溝の底部に
のみホウ素イオン（Ｂ）がセルファライン的に注入され
チャネルストッパー領域３が形成される（図い））。Next, using the insulating films 90a to 90c as etching masks, the P-type semiconductor substrate 1 is anisotropically etched to form grooves 80 that will serve as isolation regions. Furthermore, an inner wall oxide film 91 is formed on the inner wall of this trench 80, and boron (B) is implanted over the entire surface to form a P+ type channel stopper region 3. At this time, by setting the implantation depth of the ion implantation to be smaller than the thickness of the insulating film 90, boron (B) ions stay in the insulator 90 in the region covered with the insulating film 90, and boron ions only exist at the bottom of the groove. (B) is implanted in a self-aligned manner to form a channel stopper region 3 (see figure)).
次に、後に素子形成領域およびコレクタ電極引き出し領
域となる領域に相当する部分の絶縁膜９０を選択的に除
去し開口部８１を形成する（図（Ｃ））次に、１μｍの
Ｎ型エピタキシャル成長を形成することにより、開口部
８１では単結晶層４ａ。Next, a portion of the insulating film 90 corresponding to a region that will later become an element formation region and a collector electrode extraction region is selectively removed to form an opening 81 (Figure (C)).Next, 1 μm N-type epitaxial growth is performed. By forming the single crystal layer 4a in the opening 81.
４ｂが、一方絶縁膜９０ａ〜９０ｃに覆われた領域上で
は多結晶層５ａ〜５Ｃが成長する。この工程において溝
型分離領域の溝８０は多結晶層により埋め込まれること
となる。そして、上記単結晶および多結晶層両頭域の表
面を薄く熱酸化した後、ＣＶＤ法により全面にシリコン
窒化膜を堆積することで、窒化膜と酸化膜からなる二層
膜６を形成する（図（ｄ））。Polycrystalline layers 5a to 5C grow on regions covered by insulating films 90a to 90c. In this step, the trenches 80 of the trench isolation region are filled with a polycrystalline layer. After thinly thermally oxidizing the surfaces of both the single crystal and polycrystalline layers, a silicon nitride film is deposited on the entire surface by CVD to form a two-layer film 6 consisting of a nitride film and an oxide film (Fig. (d)).
次に、図（ｅ）のように感光レジスト７を用いて平坦化
した後、図げ）のようにイオン・ミリング法により感光
レジスト７、二層膜６および多結晶層５を、絶縁膜９０
ａ〜９０ｃ上の多結晶層５ａ〜５Ｃが５００ ｎｍにな
るまでエツチングする。このとき、単結晶であるエピタ
キシャル層が形成された絶縁膜９０の開口部８１にでき
た凹部には二層膜６をはさんで感光レジスト７が埋まっ
ている。Next, after planarizing using a photoresist 7 as shown in FIG.
Polycrystalline layers 5a to 5C on layers a to 90c are etched to a thickness of 500 nm. At this time, a recess formed in the opening 81 of the insulating film 90 in which the single-crystal epitaxial layer is formed is filled with the photoresist 7 with the two-layer film 6 sandwiched therebetween.
次に、感光レジスト７を注入マスクとしてホウ素（Ｂ）
を全面注入し、多結晶層５ａ〜５ｃをＰ“型にするとと
もにＰ＋型外部ベース領域８ａ。Next, boron (B) is implanted using the photoresist 7 as an implantation mask.
is implanted over the entire surface to make the polycrystalline layers 5a to 5c P" type and form a P+ type external base region 8a.
８ｂを形成する。そして感光レジスト７を除去し、再度
感光レジストを塗布して溝の上部領域に相当する部分の
レジストを除去した後、絶縁膜９０ａ上方の多結晶層５
ａの厚さ（５００ｎｍ）よりも注入深さが深くなるよう
にして、例えば酸素（０）イオン４０を全面注入する（
図（匂）。これにより酸素（０）イオン４０が注入され
たところの多結晶層５ａ、５ｃの一部は絶縁物（酸化物
）１００となり、溝に埋め込まれた多結晶層と溝上の多
結晶層が電気的に分離される。Form 8b. After removing the photoresist 7 and applying photoresist again to remove the resist in the portion corresponding to the upper region of the groove, the polycrystalline layer 5 above the insulating film 90a is removed.
For example, oxygen (0) ions 40 are implanted over the entire surface so that the implantation depth is deeper than the thickness of a (500 nm).
Figure (smell). As a result, a portion of the polycrystalline layers 5a and 5c where the oxygen (0) ions 40 have been implanted becomes an insulator (oxide) 100, and the polycrystalline layer embedded in the groove and the polycrystalline layer on the groove are electrically connected. separated into
次に、多結晶層５ａ〜５ｃをパターニングすることによ
りＰ型゛ベース引き出し層５ａ’を形成する（図（５）
）。Next, a P-type base extraction layer 5a' is formed by patterning the polycrystalline layers 5a to 5c (see FIG. 5).
).
以降の工程（図（ｉＬ （ｊ））は従来技術の項で述べ
た工程（第２図（ｅ）、 （ｆ））と同じであるのでこ
こではその説明は省略する。Since the subsequent steps (FIG. 2(j)) are the same as the steps described in the prior art section (FIGS. 2(e) and 2(f)), their explanation will be omitted here.
なお、上記実施例では分離領域を作成するのに酸素イオ
ンを用いて説明したが、この分離領域は上下の多結晶層
を分離するだけであるので電気的な絶縁物を構成できる
イオン種であれば良く酸素に限られるものではない。In the above embodiment, oxygen ions were used to create the isolation region, but since this isolation region only separates the upper and lower polycrystalline layers, any ion species that can form an electrical insulator may be used. However, it is not limited to oxygen.
また、上記実施例は半導体素子の製造方法について適用
したものであるが、エピタキシャル成長を用いる素子で
あれば他のものでもよい。Further, although the above embodiment is applied to a method of manufacturing a semiconductor device, other methods may be used as long as the device uses epitaxial growth.
また第１図（ｉ）以降の工程であるベースとエミッタ分
離方法、エミッタ形成のための不純物拡散力法、電極形
成方法などには拘らないことは言うまでもない。It goes without saying that the method for separating the base and emitter, the impurity diffusion force method for forming the emitter, the method for forming the electrodes, etc., which are the steps from FIG. 1(i) onward, are not limited.
以上のように、この発明に係る半導体装置の製造方法に
よれば、素子の分離構造として溝型分離法を用いている
ので素子の高集積化と、寄生容量の容量値およびその熱
処理依存性を低減することができる。As described above, according to the method for manufacturing a semiconductor device according to the present invention, since the groove type isolation method is used as the element isolation structure, it is possible to increase the integration of the elements and reduce the capacitance value of parasitic capacitance and its heat treatment dependence. can be reduced.
また、素子領域を形成・決定するためのエピタキシャル
成長時において絶縁膜上に形成される多結晶膜を用いて
溝の充填を行っているので、分離領域形成と素子領域形
成とを同時形成することができ、さらに溝型分離形成に
伴って増加する２回の写真製版工程を、溝型分離法の採
用により埋め込み層およびチャネルストッパー層形成用
の写真製版工程の削除とによって相殺できるため、溝型
分離採用に伴う工程数の増加を押さえることができると
いう効果がある。In addition, since the trench is filled using a polycrystalline film formed on the insulating film during epitaxial growth to form and determine the element region, it is possible to form the isolation region and the element region at the same time. In addition, the two photolithography steps required to form groove-type separation can be offset by eliminating the photolithography process for forming the buried layer and channel stopper layer by adopting the groove-type separation method. This has the effect of suppressing the increase in the number of processes associated with adoption.
第１図（ａ）〜（ｊ）は本発明の一実施例における半導
体装置の製造方法の主要工程における断面図、第２図（
ａ）〜（ｆ）は従来例の半導体装置の製造方法の主要工
程における断面図を示したものである。
図において、１はＰ型半導体基板、２はＮ型埋め込み層
、３はチャネルストッパー領域、４は単結晶層、５は多
結晶層、５ａ′はベース引き出し層、６は窒化膜と酸化
膜からなる二層膜、７は感光レジスト、８はＰ＋型外部
ベース領域、９は酸化膜、１０はＰ型真性ベース領域、
１１は不順物を含まない多結晶層、１２は砒素（Ａｓ）
を含んだガラス、１３はＮ＋型エミッタ領域、８０は溝
、９０は絶縁膜、９１は溝内壁酸化膜、１００は絶縁物
。
なお図中同一符号は同−又は相当部分を示す。FIGS. 1(a) to (j) are cross-sectional views of main steps in a method for manufacturing a semiconductor device according to an embodiment of the present invention, and FIG.
(a) to (f) are cross-sectional views showing main steps in a conventional method for manufacturing a semiconductor device. In the figure, 1 is a P-type semiconductor substrate, 2 is an N-type buried layer, 3 is a channel stopper region, 4 is a single crystal layer, 5 is a polycrystalline layer, 5a' is a base extraction layer, and 6 is a nitride film and an oxide film. 7 is a photosensitive resist, 8 is a P + type external base region, 9 is an oxide film, 10 is a P type intrinsic base region,
11 is a polycrystalline layer that does not contain impurities, 12 is arsenic (As)
13 is an N+ type emitter region, 80 is a trench, 90 is an insulating film, 91 is an oxide film on the inner wall of the trench, and 100 is an insulator. Note that the same reference numerals in the figures indicate the same or equivalent parts.
Claims (1)
成する工程と、 半導体基体の一主面に側面表面が絶縁膜からなる開口部
を形成する工程と、 該開口部内において半導体基体表面より単結晶半導体層
を、上記開口部外において多結晶半導体層を同時に形成
する工程と、 上記多結晶半導体層の一部に絶縁物を、溝に埋め込まれ
た多結晶半導体を上下に分割するように形成する工程と
を含み、 上記多結晶半導体層によって上記溝を埋め込むことを特
徴とする半導体装置の製造方法。(1) A step of forming an inner wall of a trench whose surface is covered with an insulating film in a semiconductor substrate, a step of forming an opening whose side surface is covered with an insulating film on one main surface of the semiconductor substrate, and a step of forming a semiconductor substrate in the opening. A step of simultaneously forming a single crystal semiconductor layer from the surface and a polycrystalline semiconductor layer outside the opening, applying an insulator to a part of the polycrystalline semiconductor layer, and dividing the polycrystalline semiconductor embedded in the groove into upper and lower parts. and filling the trench with the polycrystalline semiconductor layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13002290A JPH0423449A (en) | 1990-05-17 | 1990-05-17 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13002290A JPH0423449A (en) | 1990-05-17 | 1990-05-17 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0423449A true JPH0423449A (en) | 1992-01-27 |
Family
ID=15024231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13002290A Pending JPH0423449A (en) | 1990-05-17 | 1990-05-17 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0423449A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1135798A2 (en) * | 1999-05-03 | 2001-09-26 | Koninklijke Philips Electronics N.V. | Method of making shallow junction semiconductor devices |
-
1990
- 1990-05-17 JP JP13002290A patent/JPH0423449A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1135798A2 (en) * | 1999-05-03 | 2001-09-26 | Koninklijke Philips Electronics N.V. | Method of making shallow junction semiconductor devices |
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