JPH04234173A - 縦型電界効果トランジスタの保護ダイオード - Google Patents
縦型電界効果トランジスタの保護ダイオードInfo
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- JPH04234173A JPH04234173A JP2417513A JP41751390A JPH04234173A JP H04234173 A JPH04234173 A JP H04234173A JP 2417513 A JP2417513 A JP 2417513A JP 41751390 A JP41751390 A JP 41751390A JP H04234173 A JPH04234173 A JP H04234173A
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- 230000001681 protective effect Effects 0.000 title abstract 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 20
- 229920005591 polysilicon Polymers 0.000 claims abstract description 20
- 239000004065 semiconductor Substances 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は縦型MOS電界効果トラ
ンジスタ(以下、MOSFETという)の静電耐圧の向
上に関する。
ンジスタ(以下、MOSFETという)の静電耐圧の向
上に関する。
【0002】
【従来の技術】従来、縦型MOSFETは図8および図
9に示すようにN−型半導体基板2に酸化膜4’約60
00〜10000オングストローム成長させ、フォトリ
ソグラフィ技術を用いて酸化膜に窓を開け、Pウェル3
を形成する。その後ゲート酸化膜4を300〜2000
オングストローム成長させ、その上にポリシリコン膜5
を約6000オングストローム成長させる。フォトリソ
グラフィ技術を用いてポリシリコン膜10を所定の形状
にしてゲート5とし、ベースイオン注入をドーズ6〜1
4×1013cm−2で行い、P型ベース6及びP型領
域9を形成する。その後、所定の部分をカバーし、素子
部BにソースN+領域7、バックゲートP+領域8を、
また、ポリシリコン膜10の保護ダイオード部CにN+
を形成する。なお、11はソース電極、12はゲート電
極、13はドレイン電極である。
9に示すようにN−型半導体基板2に酸化膜4’約60
00〜10000オングストローム成長させ、フォトリ
ソグラフィ技術を用いて酸化膜に窓を開け、Pウェル3
を形成する。その後ゲート酸化膜4を300〜2000
オングストローム成長させ、その上にポリシリコン膜5
を約6000オングストローム成長させる。フォトリソ
グラフィ技術を用いてポリシリコン膜10を所定の形状
にしてゲート5とし、ベースイオン注入をドーズ6〜1
4×1013cm−2で行い、P型ベース6及びP型領
域9を形成する。その後、所定の部分をカバーし、素子
部BにソースN+領域7、バックゲートP+領域8を、
また、ポリシリコン膜10の保護ダイオード部CにN+
を形成する。なお、11はソース電極、12はゲート電
極、13はドレイン電極である。
【0003】図10はポリシリコンダイオードを3段に
した場合であり、図9の構造に対応する部分は同一番号
を付してある。
した場合であり、図9の構造に対応する部分は同一番号
を付してある。
【0004】縦型MOS電界効果トランジスタの静電耐
圧を向上させるため、図11と図12に示すようにゲー
ト電極12とソース電極11間に保護ダイオード部Cを
形成している。ところが酸化膜4’のポリシリコン膜1
0に保護ダイオードCを形成しているため、接合面積が
小さくなり、図13に示すように、内部抵抗R3が大き
くなり、ブレイク・ダウン後の波形の傾きが小さくなる
(プロットA1)。その結果、12とソース11との間
の電圧が上昇し、ゲート12が破壊がしやすくなる。
圧を向上させるため、図11と図12に示すようにゲー
ト電極12とソース電極11間に保護ダイオード部Cを
形成している。ところが酸化膜4’のポリシリコン膜1
0に保護ダイオードCを形成しているため、接合面積が
小さくなり、図13に示すように、内部抵抗R3が大き
くなり、ブレイク・ダウン後の波形の傾きが小さくなる
(プロットA1)。その結果、12とソース11との間
の電圧が上昇し、ゲート12が破壊がしやすくなる。
【0005】また図14に示すような回路で考えるとダ
イオードの内部抵抗R3が大きくなると、図15に示さ
れているようにゲートの突入電圧が大きくなり、静電耐
圧が小さくなってしまう。したがって図8に示すように
、ゲートボンディングパッドを正方形(長方形)にして
は、接合周囲長が短く、ダイオードの内部抵抗R3が大
きくなるので、内部抵抗R3を小さくするには、接合面
積(周囲長)を大きくすればよい。ところが、これはゲ
ート・ボンディング・パッドを大きくすることにつなが
る。
イオードの内部抵抗R3が大きくなると、図15に示さ
れているようにゲートの突入電圧が大きくなり、静電耐
圧が小さくなってしまう。したがって図8に示すように
、ゲートボンディングパッドを正方形(長方形)にして
は、接合周囲長が短く、ダイオードの内部抵抗R3が大
きくなるので、内部抵抗R3を小さくするには、接合面
積(周囲長)を大きくすればよい。ところが、これはゲ
ート・ボンディング・パッドを大きくすることにつなが
る。
【0006】
【発明が解決しようとする課題】従来、静電耐圧を向上
させるには、保護ダイオードCの内部抵抗R3を小さく
する必要があり、一方、内部抵抗R3を小さくするには
、ゲートボンディングパッドを大きくする必要がある。 したがって、従来例では静電耐圧の向上を図ろうとする
と、ゲートボンディングパッドが大型になるという問題
点があった。
させるには、保護ダイオードCの内部抵抗R3を小さく
する必要があり、一方、内部抵抗R3を小さくするには
、ゲートボンディングパッドを大きくする必要がある。 したがって、従来例では静電耐圧の向上を図ろうとする
と、ゲートボンディングパッドが大型になるという問題
点があった。
【0007】
【課題を解決するための手段】本発明の要旨は、半導体
基板に二重拡散された第1導電型領域と第2導電型領域
を含み上記半導体基板表面に形成された絶縁膜上に被着
したポリシリコン層の一部に形成されたゲート電極を有
する縦型電界効果トランジスタに付随して設けられた保
護ダイオードにして、上記保護ダイオードは上記ポリシ
リコン層の残部に形成されたアノード領域とカソード領
域を有し、アノード領域とカソード領域とのPN接合を
波状または鋸歯状にしたことである。
基板に二重拡散された第1導電型領域と第2導電型領域
を含み上記半導体基板表面に形成された絶縁膜上に被着
したポリシリコン層の一部に形成されたゲート電極を有
する縦型電界効果トランジスタに付随して設けられた保
護ダイオードにして、上記保護ダイオードは上記ポリシ
リコン層の残部に形成されたアノード領域とカソード領
域を有し、アノード領域とカソード領域とのPN接合を
波状または鋸歯状にしたことである。
【0008】
【発明の作用】上記構成によれば、アノード領域とカソ
ード領域との接合面積が、増加するので、保護ダイオー
ドの内部抵抗が低下する。
ード領域との接合面積が、増加するので、保護ダイオー
ドの内部抵抗が低下する。
【0009】
【実施例】図1と図2は本発明の第1実施例を示す平面
図と断面図である。N−型半導体基板2上に酸化膜4’
を6000〜10000オングストローム成長し、フォ
トリソグラフィ技術を用いて酸化膜4’に窓を明け、P
ウェル3を形成する。その後、ゲート酸化膜4を300
〜2000オングストローム成長させ、その上にポリシ
リコン膜10(5)を約6000オングストローム成長
させるフォトリソグラフィ技術を用いてポリシリコン膜
10を所定の形状にし、ベース・イオン注入をドーズ6
〜14×1013cm−2で行い、P型ベース6及びP
型領域9を形成する。
図と断面図である。N−型半導体基板2上に酸化膜4’
を6000〜10000オングストローム成長し、フォ
トリソグラフィ技術を用いて酸化膜4’に窓を明け、P
ウェル3を形成する。その後、ゲート酸化膜4を300
〜2000オングストローム成長させ、その上にポリシ
リコン膜10(5)を約6000オングストローム成長
させるフォトリソグラフィ技術を用いてポリシリコン膜
10を所定の形状にし、ベース・イオン注入をドーズ6
〜14×1013cm−2で行い、P型ベース6及びP
型領域9を形成する。
【0010】その後、所定の部分をカバーし、素子部B
にN+型ソース領域7と、P+型のバックゲート8とを
形成し、ポリシリコンダイオード部Cに、N+領域10
を形成する。
にN+型ソース領域7と、P+型のバックゲート8とを
形成し、ポリシリコンダイオード部Cに、N+領域10
を形成する。
【0011】従来、ゲートボンディングパッドは図8に
示すように正方形(長方形)になっており、エミッタ周
囲長が短かったが、本実施例では図1に示すように鋸歯
状に形成されている。したがって、周囲長は図3に示す
ように従来例(図4)に比べ10√2a/10a=√2
倍のエミッタ周囲長となる。したがってポリシリコンダ
イオードの内部抵抗を小さくすることができる。
示すように正方形(長方形)になっており、エミッタ周
囲長が短かったが、本実施例では図1に示すように鋸歯
状に形成されている。したがって、周囲長は図3に示す
ように従来例(図4)に比べ10√2a/10a=√2
倍のエミッタ周囲長となる。したがってポリシリコンダ
イオードの内部抵抗を小さくすることができる。
【0012】図5は本発明の第2実施例を示す平面図で
ある。第2実施例ではポリシリコンの保護ダイオード部
Cの接合を波形にした例である。従来例(図7)に比べ
、図6に示すように3πa/6a=π/2倍の接合長に
なり、保護ダイオードの内部抵抗を小さくすることがで
きる。
ある。第2実施例ではポリシリコンの保護ダイオード部
Cの接合を波形にした例である。従来例(図7)に比べ
、図6に示すように3πa/6a=π/2倍の接合長に
なり、保護ダイオードの内部抵抗を小さくすることがで
きる。
【0013】上記実施例はいずれもNチャンネル型につ
いて示したが、Pチャンネル型についても同様に構成で
きることはいうまでもない。
いて示したが、Pチャンネル型についても同様に構成で
きることはいうまでもない。
【0014】
【発明の効果】以上説明したように本発明は保護ダイオ
ードを形成する際にアノードとカソードとの接合形状を
波形もしくは鋸刃状にすることにより、保護ダイオード
のエミッタ周囲長を長くすることができ、ゲートボンデ
ィングパッドを大型化することなしに、静電耐圧を向上
できるという効果がある。
ードを形成する際にアノードとカソードとの接合形状を
波形もしくは鋸刃状にすることにより、保護ダイオード
のエミッタ周囲長を長くすることができ、ゲートボンデ
ィングパッドを大型化することなしに、静電耐圧を向上
できるという効果がある。
【図1】本発明の第1実施例を示す平面図である。
【図2】第1実施例の断面図である。
【図3】第1実施例の接合長を示す図である。
【図4】従来例の接合長を示す図である。
【図5】第2実施例の平面図である。
【図6】第2実施例の接合長を示す図である。
【図7】従来例の接合長を示す図である。
【図8】従来例の平面図である。
【図9】従来例の断面図である。
【図10】他の従来例の断面図である。
【図11】従来例の等価回路図である。
【図12】他の従来例の等価回路図である。
【図13】保護ダイオードの特性図である。
【図14】保護ダイオードを含む回路図である。
【図15】保護ダイオードの内部抵抗依存性を示すグラ
フである。
フである。
1 N+型半導体基板
2 N−型半導体基板
3 Pウェル
4 ゲート酸化膜
4’ 酸化膜
5 ポリシリコンゲート
7 ソース領域
8 バックゲート領域
9 ポリシリコンダイオード領域
10 ポリシリコンダイオードN+領域11 ソー
ス電極 12 ゲート電極 13 ドレイン電極 B 素子部 C 保護ダイオード部
ス電極 12 ゲート電極 13 ドレイン電極 B 素子部 C 保護ダイオード部
Claims (1)
- 【請求項1】 半導体基板に二重拡散された第1導電
型領域と第2導電型領域を含み上記半導体基板表面に形
成された絶縁膜上に被着したポリシリコン層の一部に形
成されたゲート電極を有する縦型電界効果トランジスタ
に付随して設けられた保護ダイオードにして、上記保護
ダイオードは上記ポリシリコン層の残部に形成されたア
ノード領域とカソード領域を有し、アノード領域とカソ
ード領域とのPN接合を波状または鋸歯状にしたことを
特徴とする保護ダイオード。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2417513A JPH04234173A (ja) | 1990-12-28 | 1990-12-28 | 縦型電界効果トランジスタの保護ダイオード |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2417513A JPH04234173A (ja) | 1990-12-28 | 1990-12-28 | 縦型電界効果トランジスタの保護ダイオード |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04234173A true JPH04234173A (ja) | 1992-08-21 |
Family
ID=18525604
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2417513A Pending JPH04234173A (ja) | 1990-12-28 | 1990-12-28 | 縦型電界効果トランジスタの保護ダイオード |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04234173A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5502338A (en) * | 1992-04-30 | 1996-03-26 | Hitachi, Ltd. | Power transistor device having collector voltage clamped to stable level over wide temperature range |
US6831327B2 (en) * | 1999-08-19 | 2004-12-14 | Infineon Technologies Ag | Vertically structured power semiconductor component |
JP2005347293A (ja) * | 2004-05-31 | 2005-12-15 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
WO2011023922A1 (en) * | 2009-08-28 | 2011-03-03 | X-Fab Semiconductor Foundries Ag | Improved pn junctions and methods |
-
1990
- 1990-12-28 JP JP2417513A patent/JPH04234173A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5502338A (en) * | 1992-04-30 | 1996-03-26 | Hitachi, Ltd. | Power transistor device having collector voltage clamped to stable level over wide temperature range |
US6831327B2 (en) * | 1999-08-19 | 2004-12-14 | Infineon Technologies Ag | Vertically structured power semiconductor component |
JP2005347293A (ja) * | 2004-05-31 | 2005-12-15 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
WO2011023922A1 (en) * | 2009-08-28 | 2011-03-03 | X-Fab Semiconductor Foundries Ag | Improved pn junctions and methods |
US9331211B2 (en) | 2009-08-28 | 2016-05-03 | X-Fab Semiconductor Foundries Ag | PN junctions and methods |
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