JPH04233805A - 電圧制御平衡発振器回路 - Google Patents

電圧制御平衡発振器回路

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JPH04233805A
JPH04233805A JP3168531A JP16853191A JPH04233805A JP H04233805 A JPH04233805 A JP H04233805A JP 3168531 A JP3168531 A JP 3168531A JP 16853191 A JP16853191 A JP 16853191A JP H04233805 A JPH04233805 A JP H04233805A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】先行技術においては、発振器回路の有効な
形式は、水晶発振器回路である。この回路は、発振器要
素（例えば、水晶結晶）、この発振器要素に取り付けら
れたペアの電極、及びこれら電極を横断して接続される
反転増幅要素から成る。この回路は、これがこの周波数
において発振する共振周波数ｆＲ　を持つが、この周波
数は、結晶を含む様々な要素の有効パラメータ（インダ
クタンス、キャパシタンス、抵抗）に複雑に依存する。 各々の電極とアースとの間に接続された別個のコンデン
サーが回路の共振周波数を変える（チューニング）する
目的で加えられる。
【０００２】水晶発振器回路の共振周波数をこれが発振
している間に変動させる（引込む（ｐｕｌｌ））するた
めには、各々のコンデンサーのかわりにバラクター（可
変コンデンサー）が置かれる。より具体的には、先行技
術においては、ピアス発振器回路（図１）は以下から構
成される。つまり： （ａ）第一及び第二の端子を持つ水晶発振器要素；（ｂ
）片方の端子がこの増幅器の入力端子に直接に接続され
、もう一方の端子が共通ノードに接続された第一のバラ
クター； （ｃ）片方の端子が増幅器の出力端子に直接に接続され
、もう一方の端子が共通ノードに直接に接続された第一
のバラクターと実質的に同一の第二のバラクター；及び （ｄ）発振器要素の発振周波数を変動させるために共通
ノードに制御電圧を加えるための手段を含む。
【０００３】回路の動作の際に、バラクターのキャパシ
タンスがバラクターに加えられる外部（制御）電圧ＶＣ
　を変動することによって変動され、この回路の発振の
共振周波数がＶＣ　の規模に依存する量△ｆＲ　だけ引
込まれる（”シフト”される）。ただし、多くの実用上
のアプリケーションにおいては、回路が加えられた電圧
に線型的に依存する周波数において発振する回路の共振
周波数のレンジ（間隔）（”引込みレンジ（ｐｕｌｌ　
ｒａｎｇｅ）”）は、要求されるよりも狭い周波数間隔
（ｆｍａｘ−ｆｍｉｎ　）に限られる。例えば、ある実
用上のアプリケーションにおいては、二つの離れて位置
される装置であるクロック回路をこれらの各々の所に位
置する別個のＶＣＸＯによって同期することが要求され
、これらＶＣＸＯの一つあるいは両者が局地的な周囲温
度の変動に起因する避けることができない共振周波数の
変動を持つ。各々のケースにおいて、ＶＣＸＯの一つの
共振周波数引込みレンジは、他方のＶＣＸＯのこの避け
ることのできない周波数変動を収容するのに十分な幅を
持たない。
【０００４】従って、引込みレンジを増大させるＶＣＸ
Ｏの開発が望まれる。
【０００５】本発明によると、回路の応答を線型化させ
るために、つまり、共振周波数シフト△ｆＲ　と加えら
れる制御電圧ＶＣ　との間の関係をより線型に近付ける
ために、第三及び第四のバラクターが回路に加えられ（
図２）、各々が増幅器の入力端子及び出力端子からもう
一つの共通ノードに接続される。動作の際に、入力制御
電圧ＶＣ　が入力網を通じてこの二つの共通ノードに、
これらノードに加えられる結果としての補助制御電圧Ｖ
Ａ及びＶＢ　が、それぞれ、ＶＣ　の関数として非線型
的に異なるように加えられる。例えば、この入力網は、
これら補助制御電圧ＶＡ及びＶＢ　が、好ましくは、Ｍ
ＯＳトランジスタのゲート　　ソース電圧降下だけ異な
るように設定される。さらに、入力電圧ＶＣ　のより広
いレンジを通じて（近い）線型性を達成するために、前
述の補助制御電圧ＶＡ　及びＶＢ　は他の回路非線型性
を補償する非線型電圧分割網（図３）から誘導される。 二つの共通ノードによって与えられるこのフレキシビリ
ティは、こうして、より広い引込みレンジ及びより良好
な線型性を同時に達成する。
【０００６】本発明、本発明の様々な面、長所、及び特
徴は、以下の詳細な説明を図面を参照しながら読むこと
によって一層明白となるものである。
【０００７】
【実施態様】図１に示されるように、ＶＣＸＯ回路１０
０は、入力制御電圧端子７０及びペアの出力端子２６及
び２７を持つ。回路１００はさらに水晶発振器要素１１
、典型的には、水晶結晶を含み、これにペアの電極１２
及び１３が接続される。さらに、回路１００内の反転増
幅器２０の入力端子２２が電極１２に接続され、出力端
子２３が電極１３に接続される。ピアス（Ｐｉｅｒｃｅ
）発振器回路では、増幅器２０が共通ソース構成（ＭＯ
Ｓ技術）に接続される。つまり、例えば、入力端子２２
がドライバＭＯＳトランジスタのゲートに接続され、ド
ライバＭＯＳトランジスタのソース端子は固定された電
圧源ＶＳＳに接続され、このドレイン端子は、増幅器２
０の出力端子２３に接続され、増幅器の出力端子は、一
つの負荷を通じてもう一つの固定電圧源ＶＤＤに接続さ
れる。電極１２は，第一のバラクター３０を通じて共通
ノード３５に接続され、電極１３は、第二のバラクター
４０を通じて同一の共通ノード３５に接続される。これ
ら第一及び第二のバラクター３０及び４０は、好ましく
は、回路を平衡させるために実質的に同一にされる（”
マッチされたペア”にされる）。但し、有効な動作と言
う点では、これらは、約２の係数だけ異なることができ
る。共通ノード３５はアースを通じてコンデンサー５０
に接続される。共通ノード３５はまた抵抗体６０を通じ
て入力制御電圧端子７０に接続される。
【０００８】回路動作の際に、入力制御電圧ＶＣ　が共
発振周波数ｆＲ　を引込むために制御電圧端子７０に加
えられる。抵抗体６０は、当分野において周知のように
、回路１００を入力端子７０の所でノイズから隔離し、
また発振器周波数の所でパワー散逸を押える働きを持つ
。
【０００９】これに加えて、抵抗体２４が増幅器２０を
横断して、当分野において周知のように、入力端子２２
及び出力端子２３上の電圧が同一となるように接続され
、これによって、出力波形の要求される５０％と言う衝
撃係数からの大きなずれに起因する出力のひずみがが押
えられる。
【００１０】電圧リミッター２５が、増幅器２０を横断
して、当分野において周知のように、発振器の振幅を制
限し、制御電圧ＶＣ　がより効果的に共発振周波数ｆＲ
　を引込むことができるように、つまり、（ｄｆＲ　／
ｄＶＣ　）を増加させ、従って、引込みレンジを増加さ
せるように接続される。
【００１１】コンデンサー５０の目的は、当分野におい
て周知のように、共通ノード３５の所でｄｃ電圧を安定
化させることにある。典型的には、これは、少なくとも
同一のバラクター３０及び４０のキャパシタンスの１０
倍のキャパシタンスを持つ。
【００１２】回路１００の出力端子２６及び２７は、そ
れぞれ、増幅器２０の入力及び出力端子２２及び２３に
接続される。ユティライゼーション手段８１あるいは８
２あるいはこの両者が、それぞれ、回路１００の出力端
子２６及び２７に接続される。ユティライゼーション手
段８１によって受信される発振は、ユティライゼーショ
ン手段８２によって受信されるものより小さな振幅を持
つが、ただし、より純粋に近い正弦を持つ。典型的には
、このユティライゼーション手段は、ＶＣＸＯ回路１０
０によって同期されるべきクロック回路である。
【００１３】バラクター４０に加えてのバラクター３０
、あるいはバラクター３０に加えてのバラクター４０の
追加は、回路１００を平衡させる働きを持つ。つまり、
電極１２及び１３の可変インピーダンスを入力制御端子
に等しくし、また電極１２及び１３の可変インピーダン
スをアースに等しくすることにより、より良い回路平衡
を達成することができ、これは、必然的に、回路を構築
するために必要とする半導体面積を小さくし、パワー損
失を小さくし、回路の安定性を高める。他方においては
、バラクター　　パラメータ間の少しの差異、例えば、
片方のバラクターが他方のバラクターの約二倍あると言
う状況は、幾つかの場合には、例えば、端子２６の所の
信号振幅と端子２７の所の信号振幅との関係を修正する
ためには有効である。
【００１４】コンデンサー２８及び２９を、オプション
として、それぞれ出力端子２６及び２７に、回路１００
の共振周波数ｆＲ　を永久的に修正するために、並びに
△ｆＲ対ＶＣ　の線型性を（引込みレンジを犠牲として
）増加させるために接続することもできる。
【００１５】好ましくは、両方のコンデンサー２８及び
２９のキャパシタンスは、必ずしも等しくされる必要は
ないが、両方ともバラクター３０及び４０のキャパシタ
ンスよりも少なくとも約５の係数だけ小さくされる。
【００１６】図２は、本発明のもう一つの実施態様を示
す。ここに示される図１と類似あるいは同一の要素には
同一の参照番号が与えてある。図２に示されるように、
ＶＣＸＯ回路２００は、上に説明のＶＣＸＯ回路（図１
）から、第二の共通ノード３６に接続されたバラクター
３１及び４１によって与えられる並列経路、並びにアー
スとこの第二の共通ノード３６との間に接続されたコン
デンサー５１を加えることによって派生される。好まし
くは、全てのバラクター３０、３１、４０、及び４１は
マッチングされる。これに加えて、抵抗体６１が、抵抗
体６０と同一の目的で加えられ、第二の共通ノード３６
に接続される。一定の電流源７１がｐチャネルＭＯＳト
ランジスタ７２のソース端子７３に接続され、このＭＯ
Ｓトランジスタ７２のゲート端子７４が入力制御電圧７
０に接続される。
【００１７】動作の際に、制御電圧端子ＶＣ　がこの入
力制御電圧端子７０に加えられ、補助制御電圧ＶＡ　及
びＶＢ　が、それぞれ、共通ノード３６及び３５の所で
発現される。これら電圧ＶＡ　とＶＢ　は、トランジス
タ７２のダイオード　　ゲート　　ソース電圧降下だけ
異なる。従って、これら電圧ＶＡ　及びＶＢ　は、入力
制御電圧ＶＣ　に対して非線型的に応答する。回路２０
０の様々なパラメータを適当に選択することによって、
ＶＡ　及びＶＢ　のこの非線型性は、上に説明の回路１
００の非線型性を補償する働きを持ち、これによって、
回路２００では回路１００の場合よりも、より線型に近
い△ｆＲ　対ＶＣ　が得られる。回路２００内に加えら
れたこれらバラクター経路は、こうして、回路１００に
おけるよりも回路２００内において、△ｆＲ　対ＶＣ　
のより近い線型性を達成する柔軟性を持つ。
【００１８】図３は、前述の電圧ＶＡ　及びＶＢ　を、
それぞれ、端子３６及び３５の所に発生させる目的のた
めに使用されるこの目的のために図２に示される構成に
かわる非線型電圧分割網３００を示す。図３に示される
図２に示されるのと類似あるいは同一の要素には同一の
参照番号が与えられる。
【００１９】図３に示されるように、電圧分割器が直列
に接続された抵抗体６２、６３及び補助ｐチャネルＭＯ
Ｓトランジスタ６４のソース　　ドレイン抵抗によって
形成され、トランジスタ６４のゲートは、そのドレイン
に接続される（負荷構成）。トランジスタ７２のゲート
端子７４は、抵抗体６２と６３の間でノード６５に接続
される。ＭＯＳトランジスタ６４のソース　　ドレイン
抵抗の非線型特性の結果として、ゲート端子７４の所に
発現される電圧は、回路２００（図２）の場合のように
、ＶＣ　に等しくなく、ＶＣ　の非線型関数である。さ
らに、この非線型性は、回路２００の非線型性をさらに
補償することができる。
【００２０】本発明が特定の実施態様との関連で詳細に
説明されたが、様々な変更を本発明の範囲から逸脱する
ことなく加えることができる。例えば、追加の複数の制
御電圧に接続された追加の複数のバラクターをより近い
線型の発振周波数応答を得るために加えることもできる
。
【図面の簡単な説明】
【図１】本発明の一つの具体的な実施態様によるＶＣＸ
Ｏ回路の略図である。
【図２】本発明のもう一つの具体的な実施態様によるＶ
ＣＸＯ回路の略図である。
【図３】本発明のさらにもう一つの実施態様による図２
に示される回路に対する制御電圧を発生するために有効
な非線型電圧分割網の略図である。
【符号の説明】
２０　　　　増幅器

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】　　電圧制御発振器回路において、該回路
    が：第一及び第二の端子を持つ結晶発振器要素（１１）
    ；該水晶発振器要素の第一の端子（１２）に接続された
    入力端子（２２）及び該結晶発振器要素（１１）の第二
    の端子（１３）に接続された出力端子（２３）を持つ増
    幅器（２０）；該増幅器の入力端子（２２）に端子の一
    つが直接に接続され、共通ノード（３６）にもう一つの
    端子が接続された第一のバラクター（３１）；該増幅器
    （２０）の出力端子（２３）に端子の一つが直接に接続
    され，該共通ノードにもう一つの端子が直接に接続され
    た第二のバラクター（４１）；制御電圧（ＶＡ　）を該
    発振器要素（１１）の発振周波数を引込むために該共通
    ノード（３６）に加えるための手段（７１、６１）；該
    増幅器（２０）の入力端子（２２）に端子の一つが接続
    され、もう一つの共通ノード（３５）にもう一つの端子
    が接続された第三のバラクター（３０）；該増幅器（２
    ０）の出力端子（２３）に端子の一つが接続され、該も
    う一つの共通ノード（３５）にもう一つの端子が接続さ
    れた第四のバラクター（４０）；及び該制御電圧（ＶＡ
    　）と異なるバイアス電圧ＶＢ　を該もう一つの共通ノ
    ード（３５）に加えるための手段（７０、６０）を含む
    ことを特徴とする回路。
  2. 【請求項２】　　ユティライゼーション手段が該増幅器
    の出力端子に接続されることを特徴とする請求項１の回
    路。
  3. 【請求項３】　　ユティライゼーション手段が該増幅器
    の入力端子に接続されることを特徴とする請求項１の回
    路。
  4. 【請求項４】　　ユティライゼーション手段が該増幅器
    の入力端子に接続されることを特徴とする請求項３の回
    路。
  5. 【請求項５】　　該バイアス電圧を加えるための手段が
    ：第一のＭＯＳトランジスタ；該第一のＭＯＳトランジ
    スタの高い電流を運ぶ端子に接続された一定の電流を該
    第一のＭＯＳトランジスタのソース　　ドレイン経路を
    通じてドライブするための電流源；該共通のノードを該
    第一のＭＯＳトランジスタのゲート端子に接続する抵抗
    性手段；及び該もう一つのノードを該第一のＭＯＳトラ
    ンジスタの該高い電流を運ぶ端子に接続する抵抗性手段
    を持つことを特徴とする請求項１の回路。
  6. 【請求項６】　　ユティライゼーション手段が該増幅器
    の入力端子に接続されることを特徴とする請求項５の回
    路。
  7. 【請求項７】　　ユティライゼーション手段が該増幅器
    の出力端子に接続されることを特徴とする請求項５の回
    路。
  8. 【請求項８】　　ユティライゼーション手段が該増幅器
    の入力端子に接続されることを特徴とする請求項７の回
    路。
  9. 【請求項９】　　第一及び第二の抵抗体及び互いに直列
    に接続された第二のＭＯＳトランジスタがさらに含まれ
    ，該第一と第二の抵抗体間のノードが該第一のＭＯＳト
    ランジスタの該ゲート端子に接続されることを特徴とす
    る請求項５の回路。
  10. 【請求項１０】　　ユティライゼーション手段が該増幅
    器の入力端子に接続されることを特徴とする請求項９の
    回路。
  11. 【請求項１１】　　ユティライゼーション手段が該増幅
    器の出力端子に接続されることを特徴とする請求項９の
    回路。
  12. 【請求項１２】　　ユティライゼーション手段が該増幅
    器の入力端子に接続されることを特徴とする請求項１１
    の回路。
  13. 【請求項１３】　　該第一、第二、第三、及び第四のバ
    ラクターのキャパシタンスが任意の加えられた動作電圧
    に対して互いに等しいことを特徴とする請求項１の電圧
    制御発振器回路。
JP16853191A 1990-07-10 1991-07-10 電圧制御平衡発振器回路 Expired - Lifetime JP3150363B2 (ja)

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