JPH0423148A - キャッシュ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　　要〕 命令用キャッシュとオペランド用キャッシュを有するキ
ャッシュ制御装置に関し、 回路の筒略化を計るとともにメインメモリでの負荷を軽
減したキャッシュ制御装置を徒供することを目的とし、 命令用キャッシュとオペランド用キャッシュの少なくと
も２種類のキャッシュを有する装置において、前記命令
用キャッシュに命令実行時に命令制御装置よりストア要
求が発生した時、前記命令用キャッシュの該当する領域
を無効とする無効手段を設けるように構成する。

〔産業上の利用分野〕

本発明はメインストレージユニットの情報を記憶し、命
令制御装置に対するリアクションを高速に行うキャッシ
ュ装置に係り、さらに詳しくは命令用キャッシュとオペ
ランド用キャッシュを有するキャッシュ制御装置に関す
る。

〔従来の技術〕

コンピューターの高速処理の要求に対応しメインストレ
ージで記憶するプログラムやデータをキャッシュ装置で
記憶し、コンピューターの命令装置（ＩＵ：インストラ
クションユニット）からのアクセスに対し、メインスト
レージより高速にして全処理を高速化するキャッシュ制
御が現在多く使用されている。

さらに前述のキャッシュ装置を２つ設け、一方を命令キ
ャッシュ用とし他方をデータキャッシュ用としたシステ
ムが用いられている。命令用キャッシュは命令制御装置
への命令（インストラクション）を記憶しており、命令
制御装置よりアクセスされキャッシュ内に該当するイン
ストラクションが存在する時にはその記憶した命令を命
令制御装置に出力する。またデータ用キャッシュはオペ
ランドや実行した結果を格納するキャッシュであり、前
述の命令用キャッシュとデータ用キャッシュとは並列に
アクセスできる。この並列化により、従来の一個のキャ
ッシュを用いた場合に比べ、その処理はさらに高速化で
きる。

前述の命令用キャッシュやデータ用キャッシュにはスト
アスル一方式とストアイン方式とがある。

ストアスル一方式は格納時にバッファストレージ（キャ
ッシュ）にストアするとともにメインストレージにもス
トアする方式であり、ストアイソ方式はバッファストレ
ージにしかストアしない方式である。前述のデータ用キ
ャッシュと命令用キャッシュとに分けたキャッシュ制御
装置は、この２つの方式により目的によってそれぞれ使
い分けている。例えば高速性を優先するのであるならば
ストアイン方式、また信較性を要求するならばストアス
ル一方式とに分けられる。

第５図は従来のストアイン方式の構成図である。

インストラクションフェッチタグアドレスレジスタ（Ｉ
Ｆ−ＴＡＧ）１２はインストラクションユニット（命令
制御装置）からの命令等読み出しアドレス、メインメモ
リ　（メインストレージ）からツム−ブイ７７’ドレス
（ＭＯＶＥ　　ＩＮ　　ＡＤＲ８）、メインメモリへ読
みだすアドレス（ＭＯＶＥ　　ＯＵＴ　　ＡＤＲ３）　
、無効アドレス（ＢＩＡＤＲ３）が加わり、図示しない
制御装置により制御され目的に応じ前述の４つのアドレ
スの１個を記憶する。

ムーブイン時にはインストラクションフェッチデータメ
モリ　（Ｉ　Ｆ　　ＤＡＴＡ　　ＭＥＭＯＲＹ）１６に
記憶させるためムーブインデータ（ＭＯＶＥ　　ＩＮ　
　ＤＡＴＡ）がＥＣＣ回路１３を介しインストラクショ
ンデータムーブインレジスタ１４に記憶される。この時
ムーブインアドレスがインストラクションタグアドレス
レジスタ１０に記憶され、ＥＣＣ回路１１を介しインス
トラクションフェッチタグメモリ１２に入力する。この
インストラクションタグメモリ１２へ加わるアドレスは
インストラクションタグアドレスレジスタ１０内の下位
アドレスである。

ムーブイン時にはこの下位アドレスによってインストラ
クションフェッチタグメモリ１２内に上位アドレスが下
位アドレスで指示される位置に記憶される。またさらに
下位アドレスはインストラクションフェッチデータアド
レスレジスタ１５に加わる。そしてこのインストラクシ
ョンフェッチデータアドレスレジスタ１５で指示される
アドレスの位置にインストラクションフェッチデータメ
モリ１６はインストラクションフェフチデータムーブイ
ンレジスク１４に格納したデータを記憶する。一方、ム
ーブアウト時にはインストラクションフェッチタグアド
レスレジスタ１０はムーブアウトアドレスを記憶し、下
位アドレスでインストラクションフェッチタグメモリ１
２をアクセスし、記憶しである上位アドレスを読み出す
。そしてＥＣＣ回路１７を介し比較回路１８に加える。

またインストラクションタグアドレスレジスタ１０の上
位アドレスは比較回路１８に加わっており、比較回路１
８はこのインストラクションフェッチタグアドレスレジ
スタ１０内の上位アドレスとインストラクションフェッ
チタグメモリ１２内で記憶したアドレスとを比較し、ヒ
ント　（同一アドレスであった）した時にはヒントウェ
イレジスタ１９にヒツト情報を格納し、インストラクシ
ョンフエッチデータメモリ１６より出力される記憶した
データをセレクタ２０で選択してＥＣＣ回路２１を介し
出力する。またこの出力したデータはムーブアウトバッ
ファ２２に格納され、メインストレイシュニット（主記
憶装置）に格納される。ムーブアウト時も前述と同様に
、さらにはインストラクションユニットからの呼び出し
或いは格納においても同様の動作によりデータの格納或
いは呼び出しを行う。

一方、記憶したインストラクションを無効とする時には
、バッファインバリッドアドレスをアドレスレジスタ１
０に格納しＩＦ−ＴＡＧメモリ１２内のアドレスを無効
とするとともにその対応するデータをも無効とする。

前述した動作はインストラクションフェッチに対応する
ものであり、オペランドに対しても同様の回路を設は構
成している。

〔発明が解決しようとする課題〕

前述した如く、キャッシュの制御方式には２つの方式が
あるが、ストアスル一方式の場合には書き込み要求がお
こる度にキャッシュとメインメモリに書き込みを行うの
でメインメモリのスルーブツトが要求される。またスト
アイン方式の場合は、最新のデータが、キャッシュにし
かないのでキャッシュのソフトエラーなどエラーに対す
る救済の為にＥＣＣ等のＲＡＳ回路を必要とし、またそ
の回路は大きくなる。またストアイン方式の特徴である
ムーブアウトの回路も必要となる。

このようにストアスル一方式は物量は比較的少なくてす
むがメインメモリへの負荷が大きくなり、ストアイン方
式ではメインメモリの負荷があまりかからないかわりに
周辺回路の物量が大きくなるという問題を有している。

本発明は回路の簡略化を計るとともにメインメモリでの
負荷を軽減したキャッシュ制御装置を提供することを目
的とする。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図である。

本発明は命令用キャッシュ１とオペランド用キャッシュ
２の少なくとも二種類のキャッシュを有する装置にかか
るものである。

無効手段３は前記命令用キャッシュ１に命令実行時に命
令制御装置よりストア要求が発生した時、前記命令用キ
ャッシュの該当する領域を無効とする０例えば命令用キ
ャッシュ１はストアスル一方式のキャッシュであり、オ
ペランド用キャッシュスルー２はストアイン方式のキャ
ッシュである。

〔作　　　用〕

命令制御装置より命令実行時にストア要求が発生した場
合、命令用キャッシュへの書き込みが生じたならば前記
無効手段３が命令用キャッシュ内に該当する領域を無効
とする。

命令実行時には命令用キャッシュ１への格納はほとんど
発生しないので、無効化しても、命令用キャッシュのヒ
ツト率を低下させることなく行わせることができる。ま
たオペランド用キャッシュをストアイン方式とすること
により、同様に処理の実行を低下させることはなくメイ
ンメモリへの負荷を軽減できる。また命令用キャッシュ
がストアスル一方式であるので回路が簡単化する。

〔実　　施　　例〕

以下図面を用いて本発明の詳細な説明する。第２図は本
発明の実施例の構成図である。本発明の実施例において
は命令用キャッシュはストアスル一方式を用いオペラン
ド用キャッシュはストアイン方式を用いている。

インストラクションフェッチタグアドレスレジスタ３０
にはインストラクションユニット（ＩＵ）からのアドレ
ス、ムーブインアドレス（ＭＯＶＥＩＮ　　ＡＤＲ５）
　、パンファインバリデートアドレス（ＢＩ　　ＡＤＲ
３）が加わり、命令制御回路により目的に応じ記憶され
る。インストラクションフェッチタグ（ＩＦ−ＴＡＧ）
アドレスレジスタ３０で記憶したアドレスの内、上位ア
ドレスはインストラクションフェッチタグメモリ　（Ｉ
ＦＴＡＣ；　　ＭＥＭＯＲＹ）３１に入力しくタグ）、
さらに比較回路（Ｃ）３１の一方の入力回路端子に加わ
る。インストラクションフェッチタグメモリ３１の出力
は比較回路３３の他方の入力端子に加わっている。また
インストラクションフェッチタグメモリ３１のアドレス
にはインストラクションフェッチタグアドレスレジスタ
３０内の下位アドレスが加わっており、この下位アドレ
スによってインストラクションフェッチタグメモリがア
ドレスされる。比較回路３３はインストラクションフェ
ッチタグアドレスレジスタ３０内で記憶した下位アドレ
スとそのアドレスに対応したインストラクションフェッ
チタグメモリ３１内の記憶している上位アドレスとが等
しいか否かを判別する回路であり、等しい時にはインス
トラクションフェッチデータメモリ　（Ｉ　Ｆ　　ＤＡ
ＴＡ　　ＭＥＭＯＲＹ）３４内にデータを記憶している
場合であるのでヒツトとし、インストラクションタグヒ
ツトウェイレジスタ３５内にその結果を格納しさらにセ
レクタ３６でインストラクションフェッチデータメモリ
３４の内容を選択し出力する。この時、インストラクシ
ョンフェッチデータメモリ３４はインストラクションフ
ェッチデータアドレスレジスタ３７で記憶する下位アド
レス（インストラクションフェッチタグアドレスレジス
タ３０内の下位アドレス）によってアドレスされ、目的
のインストラクションフェッチデータ（ＩＦ　　ＤＡＴ
Ａ）を出力している。

前述の動作は命令制御装置（インストラクションユニッ
ト）からの読み出しの場合であり、ムーブイン時にはイ
ンストラクションフェッチタグメモリ３１、インストラ
クションフェッチデータメモリ３４に上位アドレスとイ
ンストラクションフェッチデータムーブインレジスタに
格納されたムーブインデータ３８のデータを記憶する。

尚、この記憶時にはムーブインアドレスの下位アドレス
によってインストラクションフェッチデータメモリに記
憶する。

オペランド用キャッシュについても前述したインストラ
クションユニットからのアドレス並びにムーブインアド
レスに対しては同様の動作を行う。

オペランドタグアドレスレジスタ５０にはインストラク
ションユニットよりフェッチや読出しのアドレス、ムー
ブインアドレス、ムーブアウトアドレス、バッファイン
バリデートアドレスが加わっており、図示しない回路に
よって目的に応じオペランドタグアドレスレジスタ５０
はその内のアドレスの１個を記憶する。例えばムーブイ
ン時にはオペランドタグ（ＯＰ−ＴＡＧ）アドレスレジ
スタ５０はムーブインアドレスを記憶し、ＥＣＣ回路５
１を介しオペランドタグメモリ５２にオペランドタグア
ドレスレジスタ５０で記憶したムーブインアドレスの上
位アドレスを記憶する。尚この記憶位置（アドレス）は
オペランドタグアドレスレジスタ５０で記憶したムーブ
インアドレスの下位アドレスである。また下位アドレス
はオペラントンデータアドレスレジスタ５３で記憶され
、オペランドデータメモリ５４のアドレスに加わる。

この時ムーブインデータが選択回路５５、ＥＣＣ回路５
６を介し予めオペランドデータ（ＯＰ　−ＤＡＴＡ）ス
トアデータレジスタ５７に格納されているので、このオ
ペランドデータストアデータレジスタ５７より出力され
るムーブインデータを前述の下位アドレス位置のオペラ
ンドデータメモリ５４に格納する。

一方、ＩＵからの読出し要求時には、ＩＵからのアドレ
スがオペランドタグアドレスレジスタ５０に格納され、
上位アドレスが比較回路５８に加わる。また下位アドレ
スによってオペランドタグメモリ５２がアドレスされ、
記憶している上位アドレスを出力し、ＥＣＣ回路５９を
介し比較回路５８に加える。また比較回路５８には、オ
ペランドタグアドレスレジスタ５０で記憶する上位アド
レスも加わる。この２つのアドレスすなわち入力したム
ーブインアドレスの上位アドレスと、ムーブインアドレ
スの下位アドレスによって読み出した上位アドレスとを
比較回路５８は比較し、一致している時にはオペランド
データメモリ５４に対応するデータを記憶しているので
オペランドタグヒツトとなり、ヒント情報をオペランド
タグヒフトウエイレジスタ６０に記憶し、選択回路（Ｓ
ＥＬ）６１に加えて、オペランドデータメモリ５４より
出力されるデータの１個を選択しＥＣＣ回路６２を介し
オペランドデータとして出力する。ムーブアウト時には
このバッファを介しメインストレージユニットにデータ
を格納する。またインストラクションユニットからの書
き込みにおいてもほぼ同様である。

一方、オペランド用キャッシュに記憶した領域が命令用
キャッシュに存在しているか確認し、無効とする場合に
は、バッファインバリデートアドレスを、ゲート回路Ｇ
を介してインストラクションフェッチタグアドレスレジ
スタ３０に加え、図示しない制御回路によってタグメモ
リを、無効とする。

本発明はインストラクション実行待命令制御装置がオペ
ランド用キャッシュに書き込みを生じインストラクショ
ンデータメモリに該当するアドレスがあるならば同アド
レスを無効とする。さらに第４図を用いて説明すると、
インストラクションユニットからの命令実行時にキヤ・
ノシュへの格納が発生した場合、インストラクションユ
ニットから入力したアドレスがインストラクションフェ
ッチタグアドレスレジスタ３０に格納され（ＴＡＩ）イ
ンストラクションフェッチタグメモリ３１を下位アドレ
スでアクセスし、インストラクションフェッチタグメモ
リ３１より出力される対応する上位アドレスと入力した
上位アドレスとをコンパレータ３３で比較する（ＴＡ２
）。そして一致している時にはパンファインバリッド（
Ｂｌ）アドレスレジスタ４０に下位アドレス並びに上位
アドレスさらにヒツトを表す情報を記憶する（ＴＡ３）
。

この記憶したアドレスはバッファインバリドアドレスと
してゲート回路Ｇを介しインストラクションフェッチタ
グアドレスレジスタ３０に加わり（ＴＡ４）、インスト
ラクションフェッチタグメモリ３１内の情報を無効とす
る。すなわちバッファインバリッドアドレスレジスタ４
０内に記憶したデータを例えば次のクロックによってイ
ンストラクションフェッチタグアドレスレジスタ３０に
格納し、従来と同様の無効の処理によって無効とする。

前述した本発明をさらに説明するならば、インストラク
ションユニットより命令フェッチ要求がきた時はインス
トラクションフェッチタグ（命令用キャッシュタグ）を
引いて、結果登録されていればインストラクションフェ
ッチデータ（命令用キャッシュ）を読み出してインスト
ラクションユニットヘフェフチデータを返す。また登録
されていなければオペランド用タグ（オペランド用キャ
ッシュタグ）とメインメモリに当該ブロックの読み出し
要求を出し、オペランド用タグに当該ブロックが登録さ
れていればオペランド用データメモリ　（オペランド用
キャッシュ）より読み出して、ムーブインし、メインメ
モリへの要求をキャンセルする。オペランド用タグに当
該ブロックがなければメインメモリよりムーブインする
とともにインストラクションユニットへフェッチデータ
を返す。

オペランドフェッチ要求がきた時は、オペランドタグを
引いて結果登録されていればインストラクションユニソ
トヘフェッチデータを返す。登録されていなければメイ
ンメモリへ当該フ゛ロックの読み出し要求を出して、読
み出してきたデータをムーブインするとともにインスト
ラクションユニソトヘフェソチデータを返す。

ストア要求が来た時はオペランドタグ、インストラクシ
ョンフェッチタグを引く。この引いた結果、オペランド
タグに当該ストアアドレスが登録されていればストアデ
ータをオペランド用データに格納し、登録されていなけ
ればメインメモリに当該ブロックの読み出し要求を出し
て読み出してきたデータとストアデータをマージしてム
ーブインする。すなわちストアインするのである。また
、インストラクションフェッチタグに当該ストアアドレ
スが登録されていれば該エントリを無効とし、登録され
ていなければ何もしない。

本発明の実施例においては、ムーブアウト時・ノツプ６
３の出力はメインストレージユニットの他に選択回路（
ＳＥＬ）６４に加わっている。またムーブインデータは
選択回路６４．５５に加わっている。命令用キャッシュ
においてキャッシュミスした場合、データがムーブアウ
トバッファ６３内にある時にはムーブアウトバッファ６
３内のデータをムーブインする。それ以外の時にはムー
ブインデータをムーブインする。ムーブアウトバッファ
内のデータがどのエントリかを示すアドレスレジスタの
アドレスとインストラクションフェッチタグアドレスレ
ジスタのアドレスとをインストラクションフェッチタグ
を引くタイミングで比較することによりムーブアウトバ
ッファ内のデータをムーブインする。また、データ用キ
ャッシュ内には、選択回路５５が設けてあり、第４図に
示す如くキャッシュミスした時、ムーブインデータから
のデータをストアし、インストラクションユニットから
ストアリクエストが発生した時にはＥＵからのデータを
ストアする。

また、本発明の実施例においては１組のインストラクシ
ョンキャッシュとデータキャッシュとで行っているが、
これに限らず複数個のキャッシュを用いた場合にも同様
に各組のキャッシュで行うことができる。

〔発明の効果〕

以上述べたように本発明によれば命令用キャッシュにス
トアスル一方式を用いているが、命令実行時に格納する
ことはないので処理を高速化することができる。また命
令用キャッシュがストアスル一方式であるのでＥＣＣ等
のＲＡＳ回路を必要とせず回路を大型化することができ
る。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の実施例の構成図、 第３図はタイミングチャート、 第４図はタイミングチャート、 第５図は従来方式の構成図である。 １・・・命令用キャッシュ、 ２・・・オペランド用キャッシュ、 ３・・・無効手段。

Claims (1)

1. 【特許請求の範囲】 １）命令用キャッシュ（１）とオペランド用キャッシュ
   （２）の少なくとも２種類のキャッシュを有する装置に
   おいて、 前記命令用キャッシュ（１）に命令実行時に命令制御装
   置よりストア要求が発生した時、前記命令用キャッシュ
   （１）の該当する領域を無効とする無効手段を設けてな
   ることを特徴とするキャッシュ制御装置。 ２）前記命令用キャッシュ（１）はストアスルー方式の
   キャッシュであり、前記オペランド用キャッシュはスト
   アイン方式のキャッシュであることを特徴とする請求項
   １記載のキャッシュ制御装置。