JPH04230550A

JPH04230550A - 情報処理ネツトワーク及び情報処理方法

Info

Publication number: JPH04230550A
Application number: JP3167522A
Authority: JP
Inventors: Richard G Eikill; リチヤード・グレン・エイキル; Sheldon B Levenstein; セルドン・バーナード・レーベンスタイン; Lynn A Mcmahon; リン・アレン・マクマホン; Joseph P Weigel; ジヨセフ・パトリツク・ウエイゲル
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1990-10-12
Filing date: 1991-06-13
Publication date: 1992-08-19
Also published as: EP0480858A2; EP0480858A3; US5339397A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数個のデータ処理装
置が主ストレージ・メモリ及びデイスク装置等の補助ス
トレージ装置に接続された情報処理システムの分野、よ
り詳細に言えば、主ストレージ・メモリ及び処理装置の
中に存在し、主ストレージ・メモリの実アドレスと関連
する仮想アドレスを使用した情報と、主ストレージ・メ
モリ及び処理装置に存在するそのような情報との一貫性
（ｃｏｈｅｒｅｎｃｙ）を維持するためのシステムに関
する。

【０００２】

【従来の技術】データ処理における最近の動向は、主ス
トレージ・メモリ及びデイスク装置のような補助ストレ
ージ装置に対して共通のインターフエースを共有する複
数の処理装置を使用することが増加する傾向にある。デ
ータ処理システムの性能を向上するために、処理装置は
主ストレージ・メモリ中にある幾つかのデータをストア
するように構成することができる。例えば、１つのキヤ
ツシユ・メモリが各処理装置中に独特に関連され、そし
て、主メモリ中にストアされた幾つかの情報を含んでい
る複数個のキヤツシユ・メモリを設けることができる。共有された主メモリの中のデータではなく、キヤツシユ
・メモリの中のデータに、処理装置がそのデータをスト
アする動作、またはそのデータを取り出す動作を遂行す
れば、メモリのアクセス時間は顕著に減少する。

【０００３】補助ストレージ装置を持つネツトワークに
おいて、そのような装置中のストレージ・ロケーシヨン
は仮想アドレスによつて識別される。データは主メモリ
中にある間において、その仮想アドレスは主ストレージ
中の実アドレスの１つと関連される。各実アドレスは、
ページ・フレーム、または、主ストレージ・メモリ中の
データを別個に識別することのできるユニツトを識別す
る。この装置は、データのアドレスを翻訳する必要性、
つまり、主メモリ中の対応する実アドレスを仮想アドレ
スに正しく関連付けるための必要を生じる。そのために
、情報処理システムは、主メモリ中の実アドレスの１つ
のアドレス（即ち、１つのページ・フレーム）を各仮想
アドレスに関連付けるインデツクス、即ちテーブルを主
メモリ中に設けることができる。「一次（プライマリ）
デイレクトリ」として知られているそのようなテーブル
は、一次デイレクトリのエントリの複数個のチエーンを
含んでおり、各エントリは異なつた実アドレスに関連付
けられている。

【０００４】主ストレージ・メモリ中の一次的なマツピ
ング情報の内の或る情報は各情報処理装置中に常駐する
ように、各情報処理装置の中に「二次デイレクトリ」を
与えることが望まれている。二次デイレクトリは、一次
デイレクトリへのアクセスを獲得する必要なく、アドレ
ス・トランザクシヨンを遂行するための速度が速いルツ
クアツプ・テーブル（検索用の表）を与える。従つて、
一次デイレクトリのアクセス時間は大幅に減少され、ネ
ツトワークの性能は改善される。一次デイレクトリの翻
訳、即ちサーチは、関連する二次デイレクトリが動作に
必要な情報を持たない時に、ハードウエアのロジツクに
よつて開始される。

【０００５】然しながら、この利点は、二次デイレクト
リと一次デイレクトリとの間の一貫性を維持する能力、
つまり、二次デイレクトリの現況を更新して一次デイレ
クトリと同じに維持する能力に依存している。静的処理
（ｑｕｉｅｓｃｅ）によつて一貫性を達成することが知
られており、それらは以下の通りである。

【０００６】１．　　処理装置の１つが一次デイレクト
リを修正する。２．　　修正した処理装置が残りの他の処理装置で適用
するメツセージを送る。３．　　残りの他の処理装置がそのメツセージを受け取
り、そして、残りの他の処理装置がそのメツセージを受
け取つたことを送り側の処理装置に確認する。４．　　修正された処理装置は一次デイレクトリを修正
するが、残りの処理装置は不動作に維持される。５．　　修正された処理装置は一次デイレクトリの更新
が完了したというメツセージを残りの処理装置に送る。６．　　他の処理装置はメツセージに応答し、そして通
常の動作に戻る。

【０００７】静的処理は時間がかかる動作であるけれど
も、従来から必要なものとして考えられていた。静的処
理をしなければ、１方のプロセツサがページ・フレーム
からのデータをその二次デイレクトリ中にストアし、他
方のプロセツサは一次デイレクトリの中の同じページを
無効にする。１方のプロセツサは、関連するデータが修
正されたことを表示するために、一次デイレクトリを更
新し、同時に、他方のプロセツサは同じデータと関連し
た参照ビツトをリセツトする。その結果、補助ストレー
ジ装置にストアされた対応するデータは更新されない。

【０００８】

【発明が解決しようとする課題】従つて、本発明の目的
は、静的処理をすることなく、一次デイレクトリへの更
新動作の間で、データの翻訳が禁止されるような多重プ
ロセツサのネツトワークを提供することにある。

【０００９】本発明の他の目的は、多重プロセツサのネ
ツトワークにおいて、清算（ｐｕｒｇｅ）動作の必要性
を生じるような一次デイレクトリの翻訳が発生しないこ
とを臨時に確保することによつて、二次デイレクトリの
必要のない清算動作をすることなく、デイレクトリの一
貫性を維持することにある。

【００１０】本発明の他の目的は、ハードウエアの翻訳
が進行していない時に、一次デイレクトリのエントリを
一次デイレクトリから除去することができるネツトワー
クを提供することにある。

【００１１】本発明の他の目的は、ハードウエアの一次
デイレクトリの翻訳に関して、自動的に一次デイレクト
リ中のステータス・ビツトを更新する手段を提供するこ
とにある。

【００１２】

【課題を解決するための手段】上述の目的を達成するた
めに、ビツトでエンコードされたデータを処理するため
に、コンピユータ・プログラムのインストラクシヨンを
実行するための複数個の処理装置を含むデータ処理ネツ
トワークが与えられる。ビツトでエンコードされたデー
タをストアするために、複数個のページ・フレームが、
処理装置によつて共有される。また、処理装置はビツト
でエンコードされたデータをストアするための補助的な
ストレージ手段を共有している。処理装置に接続されて
いるインターフエースと、主ストレージ・メモリ及び補
助的なストレージ手段とは処理装置、主ストレージ・メ
モリ及び補助的なストレージ手段の間でビツトでエンコ
ードされたデータを転送する。

【００１３】主ストレージ・メモリは、補助ストレージ
手段中のデータ・ストレージ位置の仮想アドレスをペー
ジ・フレームの実アドレスと関連させるための一次マツ
ピング情報を含む一次デイレクトリを含んでいる。各処
理装置は、一次マツピング情報の一部で構成される二次
マツピング情報を含む二次デイレクトリを含んでいる。

【００１４】また、各処理装置は、二次マツピング情報
の翻訳を遂行する一次デイレクトリを翻訳する手段と、
インターフエースを介して一次マツピング情報へのアク
セスを要求する手段と、一次マツピング・データの翻訳
を遂行するためのアクセスを獲得する手段とを含んでい
る。各処理装置は、アクセスを要求した時に第１の信号
を発生し、アクセスを獲得した時、第２の信号を発生す
る信号手段を持つている。信号転送手段は第１の信号及
び第２の信号をすべての処理装置に与える。

【００１５】更に、データ処理ネツトワークは、処理装
置の一次デイレクトリの翻訳手段のすべてが一次デイレ
クトリへのアクセスを獲得するのを臨時に阻止する手段
を含んでおり、更に（１）一次デイレクトリのハードウ
エア・ロツクと（２）一次マツピング情報へのアクセス
を獲得する前の状態として、一次デイレクトリ・ロツク
を獲得するための制御ワードを含むコンピユータ・プロ
グラムのインストラクシヨンを含んでいる制御ストア手
段であつて、この手段は少なくとも１つの処理装置の中
に存在していることと（３）少なくとも１つの処理装置
が一次デイレクトリ・ロツクの制御を獲得した時、ロツ
ク獲得信号を発生する第２の信号手段を含んでいる。

【００１６】転送手段はすべての処理装置にロツク獲得
信号を与え、これにより、他の処理装置の一次デイレク
トリ翻訳装置が上記のアクセスを獲得するのを阻止する
。

【００１７】すべての処理装置は制御ストア手段を含み
、そして、一次デイレクトリ・ロツクの制御を獲得する
能力を持つていることが望ましい。この場合、一次デイ
レクトリ・ロツクを制御する処理装置によつて発生され
たロツク獲得信号は、他のすべての処理装置が一次デイ
レクトリ・ロツクの制御を獲得するのを禁止する。また
、第２の信号手段はロツク開放信号を発生するのが望ま
しい。ロツク開放信号が処理装置に与えられた時、関連
する一次デイレクトリの翻訳手段は、一次デイレクトリ
を翻訳するための一次マツピング情報へのアクセスを獲
得するのを可能とし、そして、他の処理装置は一次デイ
レクトリ・ロツクの制御を獲得するのを可能とする。

【００１８】各処理装置はハードウエア翻訳レジスタと
ロツク・レジスタの組を持つている。各組の中の１つの
翻訳レジスタは処理装置の夫々に対応している。第１及
び第２の信号は翻訳レジスタの第１及び第２ビツト位置
に対応する。特に、翻訳レジスタの第１のビツト位置中
のバイナリ１は、そのレジスタに対応する処理装置が一
次デイレクトリへのアクセスを要求していることを表示
する。そのレジスタの第２のビツト位置のバイナリ１は
、関連する処理装置がアクセスを獲得したことを表示す
る。

【００１９】同様に、各組の中の１つのロツク・レジス
タは処理装置の１つに対応している。各ロツク・レジス
タの中の選択されたビツト位置は、バイナリ１を含んで
いれば、関連する処理装置が一次デイレクトリ・ロツク
を獲得していることを表示している。

【００２０】従つて、各処理装置は一次デイレクトリに
到達するための２つのアプローチを持つている。それら
は、（１）一次デイレクトリ・ロツクの制御を獲得する
こと（２）ロツクすることなく、一次デイレクトリの翻
訳手段を通すことである。これらのアプローチは以下の
ように直列化される。

【００２１】処理装置が一次デイレクトリ・ロツクを制
御していなければ、すべての処理装置はそれらの関連す
る翻訳手段を通して一次デイレクトリの翻訳を遂行する
ことができる。処理装置の１つがロツクを獲得した後に
は、後続するすべてのアクセス要求は拒絶される。然し
ながら、ロツクが獲得された時、継続中、即ちペンデイ
ングのアクセス要求は完了するために処理を許容される
。このようなペンデイングの翻訳に関して、一次デイレ
クトリ・ロツクを要求した処理装置は、ペンデイングの
翻訳が終了するまで、一次デイレクトリ中データの取り
出しを禁止される。ペンデイングの翻訳が終了した時、
ロツクを制御する処理装置は一次マツピング・データを
取り出し、データの処理を遂行し、一次デイレクトリに
データをストアし戻すことができる。その後、翻訳手段
によるすべてのアクセス要求は拒絶され続ける。

【００２２】処理装置がストアを完了した時、処理装置
は、一次デイレクトリ・ロツクを開放して、一次デイレ
クトリを翻訳するためのインターフエースの制御の獲得
をするために、任意の処理装置がその翻訳手段を通して
アクセスを要求するのを可能とする。

【００２３】この直列化の主たる利点は、二次デイレク
トリの情報の多くの不必要な清算が回避されることにあ
る。ロツクを用いた一次デイレクトリのデータ動作は、
一次デイレクトリ及び二次デイレクトリの状態を効果的
に「凍結した」状態の下で遂行することができる。この
ことは、不必要な清算動作の開始時における表示が動作
の全体にわたつて残ることを保証する。第２に、処理装
置の１つによる一次デイレクトリの更新は、一次デイレ
クトリへのアクセスを要求する残りの処理装置のアクセ
ス要求だけを無効にすることである。他の処理装置は、
そのようなアクセスを要求しないような動作については
遂行することができ、静的処理が使用されている時の条
件は課せられない。従つて、二次デイレクトリ及び一次
デイレクトリの一貫性は維持され、しかも、ネツトワー
クの効率は向上される。

【００２４】

【実施例】本発明の実施例の理解を容易にするために、
本発明の作用及び構成を説明するために用いられる幾つ
かの術語を先ず以下に説明する。

【００２５】ＩＭＰＩインストラクシヨン　　：　　マ
イクロコードのアセンブリ・レベルのコンピユータ・プ
ログラムのこと。処理装置は、例えば、ストア、付加及
び文字移動機能などのデータに関する論理動作を順番に
遂行するＩＭＰＩインストラクシヨンを実行する。

【００２６】ＩＭＰＩのタスク（即ち、データの処理）
　　：　　処理装置によつて実行され、または実行可能
な仕事の単位を含む１つ、または、それ以上のＩＭＰＩ
インストラクシヨンのストリームを同期して実行するこ
と。各ＩＭＰＩストリームはストリームによつて用いられる
データと、他のＩＭＰＩストリームへ、または他のスト
リームからの情報を転送するために必要とするパラメー
タを含む。

【００２７】水平マイクロコード（ＨＭＣ）　　：　　
ＩＭＰＩインストラクシヨンを翻訳するマイクロコード
、つまり、ＩＭＰＩインストラクシヨンを一連の、より
単純なステツプに分解したマイクロコードのこと。また
、ＨＭＣインストラクシヨンは、制御ワードとも呼ばれ
、ハードウエアのステータスを制御する。

【００２８】次に、図１を参照すると、ビツトにエンコ
ードされているデータについて種々の動作をストアし、
遂行するための情報処理ネツトワーク１６が示されてい
る。この実施例におけるネツトワークは４個の情報処理
装置１８、２０、２２及び２４を含んでいるが、より多
くの情報処理装置を含むこともできるし、情報処理装置
の数を少なくしてもよい。主ストレージ・インターフエ
ース２６は、情報処理装置を主ストレージ・メモリ２８
と、例えばデイスク装置のような補助ストレージ装置３
０とに接続されている。

【００２９】処理装置１８は水平マイクロ・コード（Ｈ
ＭＣ）と、制御ストア出力レジスタ３４とを含む制御ス
トア装置（ＣＳ）３２を持つている。更に、処理装置は
汎用目的のＩＭＰＩレジスタ３６のアレーを含んでいる
。ＩＭＰＩのタスクを実行するために、ＩＭＰＩのタス
クがプロセツサ１８に切り換えられた時、タスクに関係
するデータ及びＩＭＰＩインストラクシヨンは、処理装
置の主ストレージ・メモリ２８か、またはキヤツシユ・
メモリ（ＣＭ）３８の何れかからＩＭＰＩレジスタ３６
の中にロードされる。タスクが処理装置１８から切換え
られた時、プロセツサのデータは主ストレージ・メモリ
にストアされ、そして、若し、関連するキヤツシユ・ラ
インが有効ならば、更にキヤツシユ・メモリにもストア
される。

【００３０】キヤツシユ・メモリ３８は、主ストレージ
・メモリ中の特定のアドレス、または、メモリ位置と関
連した複数本のキヤツシユ・ラインを持つキヤツシユ・
メモリを通した１方向の連想メモリである。更に、キヤ
ツシユ・メモリ３８はキヤツシユ・デイレクトリ４０を
含んでいる。キヤツシユ・デイレクトリ４０は、キヤツ
シユ・メモリの中にマツプされた主ストレージ・メモリ
のアドレスの記録であり、そして、キヤツシユ・メモリ
中の各対応位置が有効であるか、または無効であるかの
表示をストアしている。データに関して算術演算を遂行
するロジツクは、参照数字４１で示されているようにプ
ロセツサに与えられている。

【００３１】処理装置１８は、実アドレスにマツプされ
た或る仮想アドレスの記録を含んでいるルツク・アサイ
ド・バツフア（ｌｏｏｋ−ａｓｉｄｅ　ｂｕｆｆｅｒ−
ＬＢ）４２を含んでいる。翻訳ロジツク（ＴＬ）４４（
半導体チツプの回路にされている）は翻訳を遂行するた
めに、ルツク・アサイド・バツフア４２中の情報へのア
クセスを獲得すること、つまり、与えられた仮想アドレ
スを適当な実アドレスと関連（連想）させることができ
る。与えられた仮想アドレスがルツク・アサイド・バツ
フア４２中の情報に基いて翻訳できない場合には、翻訳
ロジツク４４は、インターフエース２６を介して、主ス
トレージ・メモリ中の一次デイレクトリに対するアクセ
スを要求し、終局的には、そのアクセスを獲得すること
ができる。

【００３２】処理装置１８は主ストレージ制御装置（Ｍ
ＳＣ）即ち仲裁セクタ４６を持つている。参照数字４８
で示した仲裁ラインは仲裁セクタ４６を、他の処理装置
の実質的に同じ仲裁セクタに相互接続し、そして、下記
の条件を持つ任意の処理に優先権を割り当てるために、
仲裁セクタ中に常駐する仲裁ロジツクと組合わせるのに
使用する。上述の条件とは（１）プロセツサ及び主スト
レージ・メモリと、補助ストレージ装置との間のインタ
ーフエース２６へのアクセスをすることと、（２）後述
するハードウエア・ロツクの制御を獲得することである
。プロセツサの相互通信レジスタ（ＰＩＲ）５０及びＰ
ＩＲライン５１は、処理装置１８が他の処理装置にメツ
セージを送ること、または、任意の１つの処理装置から
メツセージを受け取ることを可能とし、そして、他のプ
ロセツサからメツセージを受け取つた時、インターフエ
ース２６を介してそのプロセツサに承認を与えることを
可能とする。

【００３３】処理装置２０、２２及び２４は処理装置１
８と同じであり、関連する制御ストア５２、５４及び５
６、３４のような関連する制御ストア出力レジスタと、
関連するＩＭＰＩレジスタ５８、６０及び６２のアレー
と、関連するキヤツシユ・メモリ６４、６６及び６８と
、関連するキヤツシユ・デイレクトリ７０、７２及び７
４と、関連する算術演算ロジツク７６、７８及び８０と
、関連するルツク・アサイド・バツフア８２、８４及び
８６と、関連する翻訳ロジツク８８、９０及び９２と、
関連するプロセツサ相互通信レジスタ９４、９６及び９
８と、関連するＰＩＲライン１００、１０２及び１０４
とを含んでいる。これらのコンポーネントは処理装置１
８の対応するコンポーネントと同じに動作する。従つて
、ただ１つの処理装置は、任意の時間で特定のタスクを
制御することができるが、各処理装置はＩＭＰＩタスク
の制御を獲得するための能力に関して同じ能力を持つて
いる。

【００３４】主ストレージ・メモリ２８はＩＭＰＩイン
ストラクシヨンがストアされているプログラム・インス
トラクシヨン・ストア１０６を含んでいる。主ストレー
ジ・メモリは更に、ビツトでエンコードされたデータの
ページをストアするためのページ・フレームのアレーを
含んでおり、各ページは５１２データ・バイトを持つて
いる。一次デイレクトリの一連のエントリ（ＰＤＥ）は
１０８乃至１１４で示されており、それらのＰＤＥは夫
々、ページ・フレーム１１６乃至１２２の各々に対応し
ている。すべてのＰＤＥを含む主デイレクトリ１２４は
、種々のページ・フレームの実アドレスに対応する仮想
アドレスの完全な記録であり、そして、ネツトワークの
中の仮想アドレスを翻訳する際に用いられる主テーブル
である。主ストレージ・メモリ２８は、各メモリ・カー
ドがそれ自身のページ・フレームと、そして、ＩＭＰＩ
インストラクシヨンを与えるために協働するセグメント
を有しそれ自身のプログラムとを持つ複数の独立したメ
モリ・カードで構成されるのが好ましい。

【００３５】インターフエース２６は複数個の分離した
バス（図示せず）を含むことができ、各バスはすべての
処理装置及び主ストレージのメモリ・カードによつて共
通に共有されている。例えば、ワーキング・データ（殆
どの情報はネツトワークのユーザに直接関係する情報）
はワーキング・データ・バスを介して転送される。コマ
ンド／アドレス・バスは、ワーキング・データがストア
されるか、または、サーチされる時に、主ストレージ・
メモリ２８のアドレスに関する情報を含むワーキング・
データの転送を制御する情報を転送する。通信バスは、
ワーキング・データがデータ・バスを介して転送される
時に、ワーキング・データのステータスを転送する。こ
のタイプのインターフエースに関するより細部の情報に
ついては、１９８９年１２月４日に出願された米国特許
出願第０７／４４５３２０号を参照されたい。

【００３６】データ・ライン１２６、１２８、１３０及
び１３２は、処理装置１８、２０、２２及び２４をイン
ターフエース２６に接続している。複数のメモリ・カー
ドの場合には、各メモリ・カードはインターフエースに
カード自身のデータ・ラインを持つているけれども、デ
ータ・ライン１３４は主ストレージ・メモリ２８へのイ
ンターフエースに接続されている。データ・ライン１３
６はデイスク装置３０に接続されている。

【００３７】各ルツク・アサイド・バツフア４２、８２
、８４及び８６は、現在使用中の関連処理装置である一
次デイレクトリ１２４からの幾つかのページのコピーを
含む高速のアレーである。従つて、使用するページ・フ
レームの実アドレスを持つ仮想アドレスと関連させるた
めに必要な一次デイレクトリからのマツピング情報の一
部を含んでいるという観点から、各ルツク・アサイド・
バツフアは、一次デイレクトリと対応している。一次デ
イレクトリのこのような情報は、一次マツピング情報と
呼ばれ、ルツク・アサイド・バツフア中の同じ情報は、
二次マツピング情報と見做される。

【００３８】図２は一次デイレクトリのエントリ（ＰＤ
Ｅ）（記入項目）１０８を示す図である。ＰＤＥ１０８
はチエーン・ポインタ・フイールド１３８、仮想アドレ
ス・フイールド１４０及びステータス・フイールド１４
２を含んでいる。ポインタ・フイールド１３８中の情報
は、一次デイレクトリ１２４の検索を容易にするような
形式の「同じ意味」のアドレスと関連させるのに用いら
れる。仮想アドレス・フイールドは、この実施例の場合
、ページ・フレーム１１６のアドレスである特定の実ア
ドレスと関連した仮想アドレスを含んでいる。ステータ
ス・フイールドは「有効」（Ｖ）、「参照」（Ｒ）及び
「変更」（Ｃ）と名付けられて識別される３つのビツト
位置を含んでいる。ルツク・アサイド・バツフアの１つ
の中の対応する二次デイレクトリのエントリ１４４は、
フイールド１４６中の同じ仮想アドレスと、フイールド
１４８中のページ・フレーム１１６の実アドレスを識別
する情報と、一次デイレクトリのエントリ中の同じ「変
更」ビツト位置とを含んでいる。

【００３９】従つて、「有効」（Ｖ）、「参照」（Ｒ）
及び「変更」（Ｃ）ビツトは一次デイレクトリ中のすべ
てのページと関連している。「有効」ビツト位置中のバ
イナリ１（Ｖ＝オン、即ちセツト）は、アドレスが主ス
トレージ・メモリ２８中にあることを表わしている。つ
まり、これは、データがデイスク装置３０から主ストレ
ージ・メモリ２８に書き込まれたことを意味する。この
ビツト位置にあるバイナリ０（Ｖ＝オフ、即ちリセツト
）は、関連するページ・フレームはデータを含んでいな
いことか、または、関連するページは変化されること（
現在は動作中）を表示する。

【００４０】「参照」ビツトは、それがセツトされた時
、データの関連ページが使用されていることか、または
処理装置１８乃至２４の１つによつて最近、使用された
ことかを表示する。更に、セツトされた「参照」ビツト
は、一次デイレクトリのエントリに対応するルツク・ア
サイド・バツフア４２、８２、８４及び８６の内の少な
くとも１つのバツフア中にエントリがあることを示して
いる。従つて、一次デイレクトリのすべての更新は、す
べてのルツク・アサイド・バツフアからの対応エントリ
を清算（ｐｕｒｇｅ）する必要を生じる。「参照」ビツ
トは、最終的にはリセツトされるから、リセツトされた
「参照」ビツトは、関連したページが未だ使用されてい
ないことを表示する。

【００４１】セツトされた「変更」ビツトは、対応する
データ・ページが変更されていること、つまり、処理装
置の１つが対応するページ・フレームにストアを行つた
ことを表示している。これは、デイスク装置にストアさ
れたページが主ストレージ・メモリ中のページと正確に
対応するように、デイスク装置にデータ（主ストレージ
・メモリ中にあるデータ）を書き戻す必要を生じる。リ
セツトされた「変更」ビツトはデイスク装置にデータを
書き戻す必要のないことを表示している。

【００４２】関連したＰＤＥの現在のステータスを表示
することに加えて、「有効」及び「参照」ビツトはネツ
トワーク１６中の或る種の所望の機能を促進するために
、リセツト状態に強制することができる。例えば、ペー
ジ・フレームの１つの中にデータのページを挿入するこ
とが望まれており、そして、目標のフレームが他のデー
タ・ページによつて占領されている時、そのページ・フ
レームに対応する「有効」ビツトはリセツトされる。また、「有効」ビツトは、ページがページ・フレーム中
に残留する時には、リセツトされるが、しかし、デイス
ク装置３０に書き込まれる。

【００４３】或る場合には、「参照」ビツトをリセツト
する必要が生じる。ページ・フレームの中に、置き換え
るページが必要な時には、しばしば使用される主ストレ
ージ・メモリのページを維持するために、頻度の少ない
使用ページを置き換えることが望ましい。代案として、
使用頻度の多いページに対する１つのアプローチは、参
照ビツトがリセツトされているが、セツトされた「参照
」ビツトと関連したページが維持されているページを除
去することである。然しながら、すべてのページ、また
は殆どのページは、不充分な数の参照ビツトがリセツト
に残つているような頻度で使用されており、定期的で、
繰り返しの態様で、すべての「参照」ビツトをリセツト
状態に強制することが必要である。

【００４４】図３に示されているように、仲裁セクタ４
６はビツトでエンコードされた複数個のデータを含んで
おり、その内の幾つかのデータの細部が図４に示されて
いる。仲裁セクタ４６、１０１、１０３及び１０５は同
じレジスタを持ち、そして、４つの仲裁セクタのすべて
のロジツクは同じ状態にある。従つて、主ストレージ制
御（ｍａｉｎ　ｓｔｏｒａｇｅ　ｃｏｎｔｒｏｌ−　Ｍ
ＳＣ）ロジツクは４つの処理装置中ですべて重複されて
いる。仲裁セクタ及び仲裁リンケージについては、この
明細書で若干の説明は行なうけれども、これらの細部に
ついては、１９９０年９月１３日に出願した米国特許出
願第０７／５８１８４３号を参照されたい。

【００４５】仲裁セクタ４６、１０１、１０３及び１０
５は、同じハードウエアのレジスタを含んでいる。この
レジスタ中に含まれるロジツク、または情報は、このレ
ジスタが一般的なロジツクと、プロセツサ特有のロジツ
クを含んでいるから、プロセツサ毎に異なつている。コ
ンフイギユレーシヨン・レジスタ１５０は、独特のプロ
セツサ識別子と、４つの処理装置の内の幾つがネツトワ
ークの部分であるかの表示とを含んでいる。

【００４６】仲裁セクタ４６は、更に、４つの多重プロ
セツサ（Ｍｐ）のレジスタＡ乃至Ｄ、１５２、１５４、
１５６及び１５８を含んでいる。各Ｍｐのレジスタはプ
ロセツサ特有の情報を含んでいる。レジスタ１５２（Ｍ
ｐ　　Ａ）は処理装置１８を特定する情報を含んでおり
、処理装置１８の出力を仲裁ラインに与える。レジスタ
１５４、１５６及び１５８（Ｍｐ　　Ｂ乃至Ｍｐ　　Ｄ
）　は夫々、処理装置２０、２２及び２４の１つに特に
関連しており、仲裁リンケージから処理装置１８に入力
される。バス監視レジスタ１６０はインターフエース２
６を制御するために、処理装置の間の優先度に関する情
報を含んでいる。

【００４７】Ｍｐ　　Ａレジスタ１５２について、細部
の説明をすると、フイールド１６２中のビツト位置０及
び１は、処理装置１８の動作の現在のモードを示してい
る。図示の例の場合、ビツト「１１」は一次デイレクト
リのサーチを表わしている。フイールド１６４の中のビ
ツト位置２乃至６は、１０個のハードウエア・クラスの
ロツクの１つと、識別された特定のロツクに関連したコ
マンド（「付加ロツク」、「変更ロツク」、または「開
放ロツク」）とを識別する。図示の例において、「０１
１１」は、ロツク番号７、ハードウエアの一次デイレク
トリ・ロツクのバイナリ表示である。ビツト位置６中の
バイナリ１は一次デイレクトリ・ロツクに付加するコマ
ンドを表わしている。ビツト位置７はインターフエース
２６の要求に関係し、ビツト位置８はキヤツシユ・メモ
リ・ラインの清算を表示するのに利用され、そして、ビ
ツト位置９はパリテイ用である。

【００４８】ソース・オペランドが主ストレージ・メモ
リから取り出される時間と、その動作の結果が主ストレ
ージ・メモリにストアし戻される時間との間で、そのソ
ース・オペランドが変更するのを許容されていなければ
、主ストレージ・メモリ２８と関連して、動作は小さく
（ａｔｏｍｉｃ）現われる。ストアされる結果はストア
する時に入力として正しい。

【００４９】殆どのＩＭＰＩインストラクシヨンはそれ
自身、小さく（ａｔｏｍｉｃ）はない。むしろ、選択さ
れたＩＭＰＩインストラクシヨンは、主ストレージ・メ
モリ２８中で共有するオブジエクトと同じタイプに動作
する他のインストラクシヨンに関してのみ小さいもので
ある。このようなインストラクシヨンを含むＩＭＰＩの
動作は「相対的に小さな動作」と見做される。これらの
動作に対して、入力は、動作が入力を最初に参照した時
間から、動作がその結果をストアした時間迄の同じタイ
プの他の動作によつて変化されない。共有されたオブジ
エクトはオブジエクトのクラスに分けられる。動作の各
クラスはハードウエア・クラス・ロツクによつて保護さ
れている。

【００５０】一次デイレクトリのハードウエア・ロツク
は、ＨＭＣ制御ワードに基づいて一次デイレクトリ１２
４にアクセスするためのすべての要求を管理する。処理
装置１８乃至２４の内の任意の１つの処理装置は一次デ
イレクトリ・ロツクの制御を獲得することができる。処
理装置の１つだけがこのロツクを獲得することができ、
そして、いつでも一次デイレクトリ・ロツクを保持する
ことができるという点で、この制御は排他的である。こ
の点において、一次デイレクトリ・ロツクの機能は、上
述の米国特許出願第０７／５８１８４３号に記載された
他のハードウエア・クラスのロツクと同じ機能である。

【００５１】本発明に従つて、一次デイレクトリ・ロツ
クは、処理装置中の翻訳ロジツク４４、８８、９０及び
９２によつて開始される一次デイレクトリのサーチに対
してＨＭＣに基づく一次デイレクトリのサーチを直列化
する。

【００５２】図３を参照すると、仲裁セクタ４６は４つ
のロツク・レジスタ１６６、１６８、１７０及び１７２
（ＬＫ　　Ａ乃至ＬＫ　　Ｄ）を含んでおり、各ロツク
・レジスタは現在保持されているハードウエア・ロツク
を識別する。レジスタＬＫ、１６６（図４）のビツト位
置７のバイナリ１は、一次デイレクトリのハードウエア
・ロツクが処理装置１８中で（装置１８によつて保持さ
れている）アクテイブであることを表示する。ビツト位
置１０乃至１４はモード順序付け装置（モード・シーケ
ンサ）及びストア追跡順序付け装置（ストア・トラツキ
ング・シーケンサ）に関係しているが、これらの詳細に
ついては、上述米国特許出願第０７／５８１８４３号を
参照されたい。

【００５３】更に、仲裁セクタ４６は４つの翻訳手段、
または主ストレージ・データ・レジスタ１７４、１７６
、１７８及び１８０（ＭＳＤ　　Ａ乃至ＭＳＤ　　Ｄ）
を含んでいる。各ＭＳＤレジスタは、関連した処理装置
中の一次デイレクトリの翻訳ロジツクに関係する２つの
ビツト位置を含んでいる。ビツト位置０のバイナリ１は
、一次デイレクトリ１２４中のアドレスの翻訳を遂行す
るために、関連するプロセツサがインターフエース２６
にアクセスを要求していることを表示している。ビツト
位置１中のバイナリ１は、関連した処理装置がインター
フエースへのアクセスを獲得して、翻訳を遂行すること
ができることを表示している。従つて、図４において、
レジスタ１７４（ＭＳＤ　　Ａ）中の「１０」は、処理
装置１８が一次デイレクトリの翻訳を遂行するためにイ
ンターフエース２６にアクセスを要求したが、しかし、
そのアクセスは未だ獲得していないことを表示する。

【００５４】最後に、仲裁セクタはインターフエースの
結合切断用レジスタ１８４とロツクの結合切断用レジス
タ１８６を含んでいる。これらの各レジスタは、バイナ
リ１のビツト位置に従つて、処理装置１８と、インター
フエース２６の制御用のバスの仲裁に関するレジスタ１
８４と、ハードウエア・クラス・ロツクの１つを獲得す
ることに関するレジスタ１８６との優先度を表示する。優先度の割り当ては、自動的な動作の変化、つまり、イ
ンターフエースの仲裁動作、またはロツクの仲裁動作の
度毎に変化する。

【００５５】レジスタＭｐ　　Ａ乃至Ｍｐ　　Ｄ、ＬＫ
　　Ａ乃至ＬＫ　　Ｄ及びＭＳＤＡ乃至ＭＳＤ　　Ｄ中
のロジツクはすべての処理装置に対して同じである。然
しながら、レジスタＭｐのＡ中のロジツクは各処理装置
毎に異なつている。同様に、レジスタＭｐのＢ、Ｍｐの
Ｃ６及びＭｐのＤの各内容は処理装置毎に夫々異なつて
いる。処理装置の仲裁リンケージを示した図５を参照す
れば、このことは理解できるであろう。処理装置の仲裁
セクタにおける処理装置２０、２２及び２４はすべてＡ
で表示されているレジスタＭｐ　　Ａ、ＭＫ　　Ａ及び
ＭＳＤ　　Ａを夫々含んでいる。同様に、関連するＭｐ
、ＬＫ及びＭＳＤのレジスタＢ乃至Ｄは、夫々レジスタ
Ｂ、Ｃ及びＤで示されている。また、プロセツサ２０乃
至２４は、図示されてはいないが、夫々、バス監視レジ
スタ、コンフイギユレーシヨン・レジスタ及び結合切断
用レジスタを含んでいる。

【００５６】Ｍｐ　　Ａレジスタの各々は、それに関連
した処理装置の出力レジスタであり、４つの１０ビツト
のデータ・バス１８８、１９０、１９２及び１９４の１
つにその内容を与える。従つて、各データ・バスはその
関連したレジスタＭｐ　　Ａからのロジツクを、他の各
処理装置の入力レジスタ（Ｍｐ　　Ｂ乃至Ｍｐ　　Ｄ）
の１つに同時に転送する。更に、これらのバスは、順番
の態様でか、またはラウンド・ロビンの態様で接続され
、これにより、すべての４つの処理装置は同じ状態を持
つている。各データ・バスは処理装置の内の１つに関連
付けられている。例えば、データ・バス１８８が、Ｍｐ
　　Ａレジスタ１５２の出力を受け取り、そして、その
出力を処理装置２０のＭｐ　　Ｄレジスタ、処理装置２
２のＭｐ　　Ｃレジスタ及び処理装置２４のＭｐ　　Ｂ
レジスタに与えると言う観点から、データ・バス１８８
は処理装置１８と関連している。残りのデータ・バス１
９０乃至１９４の各々は、同じ態様で処理装置と接続さ
れているが、Ｍｐ　　Ａレジスタの出力を受け取るバス
だけが異なつている。

【００５７】プロセツサの相互通信用（ＰＩＲ）レジス
タ５０、９４、９６及び９８は、インターフエース２６
を介して処理装置相互の通信を可能にする。図６に示さ
れたように、処理装置１８のＰＩＲレジスタ５０はデー
タ・フイールド１９６、コマンド・フイールド（ＣＭＤ
）１９８、例外フイールド（Ｅ）、即ち割込みフイール
ド２００及びプロセツサ識別フイールド２０２を含んで
いる。プロセツサの相互通信レジスタ９４、９６及び９
８はＰＩＲ５０と実質的に同じである。

【００５８】ＰＩＲメツセージを送る時、プロセツサは
、意図された受け取りプロセツサのために充当する識別
ビツトをセツトし、例外フイールド２００のセツト中の
ビツトを持つコマンドを書き込み、そして、データ・フ
イールド１９６へ充当するデータを書き込む。これは、
識別ビツトがセツトされている処理装置に関するＭｐの
例外を生じる。コマンドを承認するために、各受け取り
プロセツサは、例外ビツトのリセツトを持つ識別フイー
ルドにそれを書き込むことによつてその識別ビツトをリ
セツトしなければならない。すべての受け取り処理装置
が、その識別ビツトをリセツトすることによつてコマン
ドを承認しない限りは、プロセツサの相互通信用レジス
タは「動作中」と見做される、つまり、メツセージの転
送はできないと見做される。

【００５９】データ・フイールド１９６は、すべての処
理装置のルツク・アサイド・バツフアから清算される仮
想アドレスのセグメントの使用を可能とする仮想アドレ
スのセグメントを適合するのに充分な容量を持つている
。

【００６０】コマンド及び識別ビツトを書き込むプロセ
ツサの相互通信用（ＰＩＲ）レジスタの更新はＰＩＲの
ハードウエア・ロツクによつて保護されている。メツセ
ージがペンデイングの間では、プロセツサの相互通信用
レジスタは動作中にされるから、プロセツサが承認のメ
ツセージを待つている間で、ロツクを保持する必要はな
い。このことは、一次デイレクトリの参照ビツトのリセ
ツトを必要とするＨＭＣインストラクシヨンに関連する
ルツク・アサイド・バツフアの非同期清算を可能にする
。一次デイレクトリ中の参照ビツトをリセツトするため
に、ＰＩＲレジスタを頻繁に使用するということから見
て、ルツク・アサイド・バツフアの非同期の清算は性能
に関する顕著な利点である。

【００６１】図７は一次デイレクトリのハードウエア・
ロツクを利用した一次マツピング・データの動作を説明
する図である。動作を遂行する前に、プロセツサ１８乃
至２４の１つは、「付加」コマンド、または「変更」コ
マンドの何れかを通して、一次デイレクトリのロツクの
制御を獲得する。１つのクロツク・サイクルの遅延、ま
たは「ｎｏ−ｏｐ（非作動）」が一次デイレクトリ（Ｐ
Ｄ）ロツクのセツトを許容する。その遅延に続いて、プ
ロセツサは一次デイレクトリのマツピング・データを取
り出す。処理装置がデータを獲得した後、処理装置は１
つ、またはそれ以上のＨＭＣインストラクシヨン、また
は制御ワードに従つたデータについて所望の動作を遂行
する。動作を終了すると、処理装置はマツピング・デー
タを一次デイレクトリにストアし戻す。処理装置は「開
放」コマンドか、または「変更」コマンドの何れかによ
つて一次デイレクトリ・ロツクの制御を終了する。他の
処理装置は、一次デイレクトリ・ロツクの制御を獲得し
ないで一次マツピング・データを取り出すために、一次
デイレクトリのアクセスを獲得することはできず、そし
て、他の装置は、現在制御中にある処理装置によつて開
放されるまで一次デイレクトリ・ロツクを獲得すること
はできない。更に、何れかの処理装置が一次デイレクト
リ・ロツクを制御している限り、他の処理装置は、一次
デイレクトリ中のハードウエアのサーチ、またはアドレ
スの翻訳を遂行するためにインターフエース２６のアク
セスを獲得することはできない。

【００６２】ＨＭＣの一次デイレクトリの動作と、ハー
ドウエアで開始された一次デイレクトリの翻訳とが、ど
のように行なわれるかを理解するために、ハードウエア
の一次デイレクトリのサーチと、ＨＭＣの一次デイレク
トリの動作とに関する図８及び図９の流れ図を参照して
説明する。

【００６３】ハードウエアの一次デイレクトリのサーチ
は、仮想アドレスがルツク・アサイド・バツフア、例え
ば処理装置１８中のバツフア４２を介して翻訳できない
時に開始される。この場合は、レジスタのビツト位置０
及び１中のバイナリ「１１」によつて、Ｍｐ　　Ａレジ
スタ１５２中に反映されたインターフエース２６のアク
セスの要求を開始する。バス１８８の接続の特性によつ
て、関係する入力レジスタ（即ち、処理装置２４、２２
及び２０の夫々のＭｐ　　Ｂ乃至Ｍｐ　　Ｄレジスタ）
のビツト位置がセツトされる。また、これは、ＭＳＤ　
　Ａレジスタ１７４の第１のビツト位置をセツトする。若し、処理装置の１つが２０４において一次デイレクト
リのハードウエア・ロツクを保持しているならば（ＰＤ
ロツクのセツト＝真）、インターフエース２６へのアク
セスは拒絶される。レジスタ１７４のビツト位置１は０
に留まつている。また、ハードウエアの一次デイレクト
リのサーチ要求に先立つて、インターフエース２６が、
プロセツサの後続するすべての取り出し動作、またはス
トア動作を獲得するのを阻止するために、サイクル・ス
チールが付勢される。レジスタ１６６のロツク位置７の
バイナリ１の性質によつて、「ＰＤロツク・セツト」の
表示が、レジスタ１６６、即ち処理装置１８のロツク・
レジスタＡによつて与えられる。他の処理装置中の対応
するロツク・レジスタ、即ち、処理装置２４中のロツク
・レジスタＤ、処理装置２２のロツク・レジスタＣ及び
処理装置２０中のロツク・レジスタＢは、同様に、ロツ
ク位置７においてバイナリ１を持つている。従つて、一
次デイレクトリ・ロツクがセツトされている表示が各処
理装置中に与えられる。

【００６４】若し、一次デイレクトリがセツトされない
か、または、ロツクを保持している処理装置がロツクを
開放したならば、プロセツサ１８のハードウエア翻訳レ
ジスタＡ（即ち、レジスタ１７４）のビツト位置１がセ
ツトされる。前にアクテイブにされたすべてのサイクル
・スチールは停止される（２０６において）。仲裁バス
１８８によつてレジスタ１７４に接続された他のプロセ
ツサ中の対応するハードウエア翻訳レジスタは同様に、
ビツト位置１の所でセツトされる。処理装置１８は、イ
ンターフエース２６の制御が与えられ、そして、一次デ
イレクトリ１２４を使用して翻訳を遂行することができ
る。この時点において、処理装置１８を含むすべての処
理装置は一次デイレクトリのハードウエア・ロツクを獲
得することができる。然しながら、そのように獲得した
プロセツサは、アドレスの翻訳が完了されるまで、一次
デイレクトリ中のすべてのデータの取り出しを禁止され
る。

【００６５】翻訳を完了すると、処理装置１８は、処理
装置１８の翻訳ロジツクを介してそのＭｐ　　Ａレジス
タ（レジスタ１５２）のバス要求ラインを、１サイクル
の間、バイナリ１に駆動する。ハードウエアの翻訳レジ
スタ１７４（ＭＳＤのＡレジスタ）のこのリセツトされ
たビツト位置０は、他の処理装置中の対応するハードウ
エアの翻訳レジスタＢ、Ｃ及びＤをリセツトする。若し
、一次デイレクトリの翻訳がストア動作を含んでいるな
らば、そのストア動作が完了するまで、２０８に示され
ているように、ストア動作が繰り返えされる。この繰り
返しストア動作については、上述の米国特許出願第０７
／５８１８４３号を参照されたい。

【００６６】ストア動作が完了した後、ハードウエアの
翻訳レジスタ１７４のビツト１位置はリセツトされる。このビツト位置は同様に、処理装置２０乃至２４の対応
するハードウエアの翻訳レジスタをリセツトする。現在
、ハードウエアの翻訳レジスタ中の両方のビツト位置が
リセツトされたので、以前に一次デイレクトリ・ロツク
を獲得した処理装置は処理を進めることができる。

【００６７】処理装置１８によるアドレスの翻訳は、処
理の遅延を生じるとか、または、他の処理装置の翻訳ロ
ジツク中で開始されたハードウエアのアドレス翻訳を妨
害することがないことには注意を喚起する必要がある。処理装置１８により禁止された一次デイレクトリへのア
クセスだけが、水平マイクロコードによつて、つまり、
一次デイレクトリ・ロツクによつて、アクセス管理され
るだけである。従つて、ただ１つの一次デイレクトリの
更新だけが、ＨＭＣの下で遂行を許容され、２つ、また
は、それ以上のハードウエアで開始されたアドレスの翻
訳を同時に遂行することができる。

【００６８】図９に示されているように、ＨＭＣの一次
デイレクトリの更新は、参照数字２１０において、処理
装置がＰＤロツクを保持しているか否かに関する質問で
開始される。若し、ＰＤロツクがなければ、プロセツサ
は、「付加」コマンドか、または「変更」コマンドの何
れかによつて一次デイレクトリ（ＰＤ）ロツクの制御を
獲得する。処理装置１８に対して、一次デイレクトリ・
ロツクのコマンド及び識別は、Ｍｐ　　Ａレジスタ１５
２のロツク及びコマンド・フイールドと、他のプロセツ
サの対応するＭｐ　　Ｂ乃至Ｍｐ　　Ｄレジスタ中の同
じフイールド中に表示されている。一次デイレクトリ・
ロツクの制御は、ロツクＡレジスタ１６６中及び対応す
るレジスタ中のロツク位置７中のバイナリ１によつて表
示される。ＰＤロツクを獲得したことは、１クロツク・
サイクルの遅延を開始し、その直後に、すべてのハード
ウエアのアドレス翻訳が完了されるか否かに関する２１
２における質問が続く。処理中のアドレス翻訳は、プロ
セツサが一次デイレクトリ・ロツクを獲得するのを禁止
することはない。然しながら、２１２において示された
ように、ＰＤロツクを制御する処理装置は、何れかのハ
ードウエアのアドレス翻訳が処理中である限り、一次デ
イレクトリへのアクセスを阻止される。然しながら、Ｐ
Ｄロツクの獲得は、ロツクの獲得の後に開始されたすべ
てのハードウエアのアドレス翻訳にインターフエース２
６が関与するのを拒絶される。

【００６９】ペンデイングのハードウエアのアドレス翻
訳が完了した時、すべてのハードウエアの翻訳レジスタ
の中のビツト１のリセツトによつて表示されたように、
ＨＭＣ動作は一次デイレクトリのエントリの内の１つを
取り出すことができる。この時点で、一次デイレクトリ
に対する所望の更新、例えば、「有効」ビツト、「参照
」ビツト、または、ＰＤＥチエーンから一次デイレクト
リのエントリの除去が遂行される。各場合において、ス
トアは動作完了し、そして、充当するロツク・レジスタ
中のビツト位置７をリセツトすることによつて表示され
た一次デイレクトリ・ロツクの開放が後続する。この時
点において、ロツクの獲得の後に開始され、そして、イ
ンターフエース２６へのアクセスを以前に拒絶されたす
べてのハードウエアのアドレス翻訳は、プロセツサの間
のインターフエース仲裁を条件にして、インターフエー
スの獲得をすることができる。

【００７０】若し、一次デイレクトリのエントリ中に「
参照」ビツトをリセツトする更新が含まれているならば
、ハードウエア・ロツクを制御する処理装置はルツク・
アサイド・バツフア中の仮想アドレスを清算し、そして
、若し、それらのルツク・アサイド・バツフアが存在す
れば、仮想アドレスを清算するために、処理装置の相互
通信用レジスタを介して他の処理装置にメツセージを送
る。

【００７１】一次デイレクトリ・ロツクはハードウエア
の一次デイレクトリの翻訳に関して自動的に一次デイレ
クトリのステータスを更新する手段によつてＨＭＣを与
える。ＰＤＥチエーン・フイールドは、ハードウエアの
アドレス翻訳が処理中でない時には、更新することがで
きる。本発明に従つて、一次デイレクトリのハードウエ
アのアドレス翻訳は一次デイレクトリを更新している間
では、禁止される。静止処理は含まれていない。その結
果、更新処理の間において、他の処理装置は、一次デイ
レクトリへのアクセスを必要としないデータの動作を自
由に遂行することができる。静止処理を回避することに
よつて、データ・ページの比較的小さな寸法が用いられ
ている場合には、特に、ネツトワークの性能が顕著に向
上する。また、一次デイレクトリの更新の開始時におい
て、「清算の必要なし」のステータス・ビツトの表示が
更新動作の全体を通じて保持されることが保証されるの
で、アドレス翻訳の遅延は、ルツク・アサイド・バツフ
アの不必要な清算を回避する。

【００７２】

【発明の効果】本発明は多重プロセツサのネツトワーク
において、清算動作の必要性を生じるような一次デイレ
クトリの翻訳が発生しないことを臨時に確保することに
よつて、二次デイレクトリの不必要な清算をすることな
く、デイレクトリの一貫性を維持し、一次デイレクトリ
のアクセス時間を顕著に減少する。

【図面の簡単な説明】

【図１】各情報処理装置が主ストレージ・メモリの一次
デイレクトリの一部に対応した二次デイレクトリを持ち
、主ストレージ・メモリ及び補助ストレージ装置を共有
する多重処理装置を有する情報処理ネツトワークのブロ
ツク図である。

【図２】一次デイレクトリ中のデータ・エントリと、二
次デイレクトリの１つの中の対応するデータ・エントリ
との表示を示す図である。

【図３】処理装置の１つの中の仲裁セクタの模式図であ
る。

【図４】仲裁セクタの選択されたレジスタを表わす図で
ある。

【図５】処理装置を相互に接続するデータ・バスを示す
模式図である。

【図６】１つの処理装置に用いられている相互通信用レ
ジスタを表わす図である。

【図７】一次デイレクトリのハードウエア・ロツクを使
用した処理装置によつて遂行される一次デイレクトリの
動作の全体のタイミング図である。

【図８】１つの処理装置の中で、一次デイレクトリの翻
訳ロジツクによつて開始された一次デイレクトリの動作
を説明するための流れ図である。

【図９】一次デイレクトリのハードウエア・ロツクの制
御を獲得する処理装置の１つによつて開始された一次デ
イレクトリの動作を説明するための流れ図である。

【符号の説明】

１６　　情報処理ネツトワーク１８、２０、２２、２４　　情報処理装置２６　　イン
ターフエース２８　　主ストレージ・メモリ３０　　補助ストレージ装置３２、５２、５４、５６　　制御ストア装置（ＣＳ）３
４　　出力レジスタ３６、５８、６０、６２　　ＩＭＰＩレジスタ３８、６
４、６６、６８　　キヤツシユ・メモリ（ＣＭ）４０、
７０、７２、７４　　キヤツシユ・デイレクトリ４２、
８２、８４、８６　　ルツク・アサイド・バツフア（Ｌ
Ｂ）４４、８８、９０、９２　　翻訳ロジツク（ＴＬ）４６
、１０１、１０３、１０５　　仲裁セクタ（ＭＳＣ）５
０、９４、９６、９８　　相互通信レジスタ（ＰＩＲ）
１０８、１１０、１１２、１１４　　一次デイレクトリ
のエントリ（ＰＤＥ）

Claims

【特許請求の範囲】

【請求項１】　　ビツトでエンコードされたデータを処
理するために、コンピユータ・プログラムのインストラ
クシヨンを実行するための複数個の処理装置と、処理装
置によつて共有され、ビツトでエンコードされたデータ
をストアするための複数個のページ・フレームを持つ主
ストレージ・メモリと、処理装置によつて共有され、ビ
ツトでエンコードされたデータをストアするための補助
ストレージ手段と、処理装置、主ストレージ・メモリ及
び補助ストレージ手段の間で、ビツトでエンコードされ
たデータを転送するために、処理装置、主ストレージ・
メモリ及び補助ストレージ手段に接続されたインターフ
エースを含むことと、主ストレージ・メモリは、補助ス
トレージ手段中のデータ・ストレージ位置に対応する仮
想アドレスをページ・フレームの実アドレスと関連させ
るために、一次マツピング情報を含む一次デイレクトリ
を含むこととからなる一次マツピング情報の処理装置の
間での競合を解決する情報処理ネツトワークにおいて、
一次デイレクトリのハードウエア・ロツクと、各処理装
置の中にあつて、一次マツピング情報のデータ処理の遂
行に先行する状態として、一次デイレクトリのハードウ
エア・ロツクを要求し、かつ、ハードウエア・ロツクを
獲得するための制御ワードを持つコンピユータ・プログ
ラムのインストラクシヨンを含む複数個の制御ストア手
段と、処理装置の１つの処理装置が一次デイレクトリ・
ロツクの制御を獲得し、かつ、ロツクの保持を続ける時
、ロツク獲得信号を発生する第１の信号手段と、処理装
置がロツク獲得信号を受け取つている間は、他の処理装
置が一次デイレクトリ・ロツクの制御を獲得するのを阻
止するように、他の処理装置にロツク獲得信号を転送す
る手段とを含むことを特徴とする情報処理ネツトワーク
。
【請求項２】　　上記１つの処理装置がマツピング情報
のデータ処理を完了した時、上記第１の信号手段はロツ
ク開放信号を発生し、一次デイレクトリ・ロツクを開放
することと、他の処理装置が一次デイレクトリ・ロツク
の制御を獲得するのを可能とするために、上記転送手段
は他の処理装置にロツク開放信号を与える手段とを含む
請求項１に記載の情報処理ネツトワーク。
【請求項３】　　各処理装置は一次デイレクトリ・ロツ
クを獲得することなく、一次マツピング情報のアドレス
翻訳を遂行するために、一次デイレクトリへアクセスす
るためのインターフエースの制御を要求するハードウエ
アのアドレス翻訳手段を含み、二次デイレクトリは一次
マツピング情報の一部を含む請求項１に記載の情報処理
ネツトワークにおいて、各処理装置は、（ａ）　　処理
装置の１つのハードウエア翻訳手段がインターフエース
の制御を要求した時に第３の信号を発生し、ハードウエ
ア翻訳手段がインターフエースの制御を獲得した時に第
４の信号を発生する第２の信号手段を含み、上記転送手
段には第３及び第４の信号をすべての処理装置に与える
手段を含み、（ｂ）　　第３の信号か、または第４の信
号の何れかを、処理装置が最早や受け取らなくなるまで
、各処理装置は、第３の信号を受け取ることに応答して
、一次デイレクトリ・ロツクを介する一次デイレクトリ
へのアクセスの獲得が禁止される構成を有し、（ｃ）　
　ロツク獲得信号は、処理装置がロツク開放信号を受け
取るまで、各処理装置のハードウエア翻訳手段がインタ
ーフエースの制御を獲得するのを禁止する構成を有する
を含むことを特徴とする情報処理ネツトワーク。
【請求項４】　　各処理装置はハードウエア翻訳レジス
タの組を含み、各組の翻訳レジスタの１つは処理装置の
１つに対応しており、第３及び第４の信号を発生する手
段は各翻訳レジスタの第１ビツト位置及び第２ビツト位
置を含み、１つの翻訳レジスタの第１のビツト位置中の
バイナリ１は対応する処理装置がインターフエースの制
御を要求していることを表示し、上記１つの翻訳レジス
タの第２ビツト位置中のバイナリ１は対応する処理装置
がインターフエースの制御を獲得したことを表示するこ
ととを含む請求項３に記載の情報処理ネツトワーク。
【請求項５】　　各処理装置はロツク・レジスタの組を
含み、各組のロツク・レジスタの１つは処理装置の１つ
に対応しており、各ロツク・レジスタは一次デイレクト
リ・ロツクに対応する選択されたビツト位置を持つてい
ることと、１つのロツク・レジスタの選択されたビツト
位置中のバイナリ１は１つのロツク・レジスタに対応す
る処理装置が一次デイレクトリ・ロツクを獲得したこと
を表示することとを含む請求項４に記載の情報処理ネツ
トワーク。
【請求項６】　　上記転送手段は複数の処理装置に等し
い数の複数個のデータ・バスを含んでおり、各データ・
バスは処理装置の１つに関連し、各データ・バスは、そ
れに関連する処理装置と、残りの処理装置の各々とに接
続され、残りの各処理装置に入力された時、その関連す
る処理のロジツクを与えることとを含む請求項３に記載
の情報処理ネツトワーク。
【請求項７】　　ビツトでエンコードされたデータを処
理するために、コンピユータ・プログラムのインストラ
クシヨンを実行するための複数個の処理装置と、処理装
置によつて共有され、ビツトでエンコードされたデータ
をストアするための複数個のページ・フレームを持つ主
ストレージ・メモリと、処理装置によつて共有され、ビ
ツトでエンコードされたデータをストアするための補助
ストレージ手段と、処理装置、主ストレージ・メモリ及
び補助ストレージ手段の間で、ビツトでエンコードされ
たデータを転送するために、処理装置、主ストレージ・
メモリ及び補助ストレージ手段に接続されたインターフ
エースと、主ストレージ・メモリは、補助ストレージ手
段中のデータ・ストレージ位置に対応する仮想アドレス
をページ・フレームの実アドレスと関連させるために、
一次マツピング情報を含む一次デイレクトリと、を含む
情報処理ネツトワークにおいて、各処理装置は、（ａ）
　　一次マツピング情報の一部を持つ二次マツピング情
報を含む二次デイレクトリと、二次マツピング情報のデ
ータの翻訳を遂行し、インターフエースを介して一次マ
ツピング情報へのアクセスを要求し、上記アクセスを獲
得すると、一次マツピング・データの翻訳を遂行する一
次デイレクトリの翻訳手段と、データ・バスの関連する
処理装置が上記アクセスを獲得した時に第１の信号を発
生し、関連する処理装置が上記アクセスを獲得した時に
第２の信号を発生する第１の信号手段と、（ｂ）　　第
１及び第２の信号をすべての処理装置に与える手段と、
（ｃ）　　予め決められた時間の間で、すべての処理装
置の一次デイレクトリ翻訳手段による一次デイレクトリ
のアクセスの獲得を阻止する保護手段を含み、上記保護
手段は、一次デイレクトリのハードウエア・ロツクと、
一次マツピング情報にデータ処理を遂行する制御ワード
を持つコンピユータ・プログラムのインストラクシヨン
を含み、そして、一次マツピング情報ヘのアクセスを獲
得する以前の状態として、ハードウエア・ロツクを獲得
するための制御ワードを含む少なくとも１つの処理装置
中にある制御ストア手段と、関連する処理装置がハード
ウエア・ロツクの制御を獲得した時に、ロツク獲得信号
を発生するための上記少なくとも１つの処理装置中にあ
る第２の信号手段とを含み、（ｄ）　　他のすべての処
理装置によるハードウエア・ロツク制御の獲得を阻止し
、更に、すべての一次デイレクトリの翻訳手段による上
記アクセスの獲得を阻止するように、上記転送手段が他
の処理装置にロツク獲得信号を与えることを含むことを
特徴とする情報処理ネツトワーク。
【請求項８】　　一次マツピング情報のデータの処理動
作の後、上記第２の信号手段は、処理装置の上記１つが
一次デイレクトリ・ロツクを開放した時に、上記第２の
信号手段はロツク開放信号を発生することを特徴とする
請求項７に記載の情報処理ネツトワーク。
【請求項９】　　各処理装置は上記制御ストア手段と１
つの上記第２信号装置とを含むことを特徴とする請求項
８に記載の情報処理ネツトワーク。
【請求項１０】　　各処理装置は一組のハードウエアの
翻訳レジスタを含むことと、各組の中の１つのハードウ
エアの翻訳レジスタは夫々各処理装置に関連しているこ
とと、第１の信号手段はハードウエアの翻訳レジスタの
第１ビツトの位置及び第２ビツトの位置を含むことと、
１つの翻訳レジスタの第１ビツトの位置の中のバイナリ
１は、１つのハードウエアの翻訳レジスタが上記アクセ
スを要求していることを表示し、１つのハードウエアの
翻訳レジスタの第２ビツトの位置の中のバイナリ１は、
上記対応する処理装置が上記アクセスを獲得したことを
表示することとからなる請求項９に記載の情報処理ネツ
トワーク。
【請求項１１】　　上記第２の信号手段は各処理装置中
に一組のロツク・レジスタを含むことと、各ロツク・レ
ジスタの組の中の１つのロツク・レジスタは夫々１つの
処理装置に対応していることと、各ロツク・レジスタの
選択されたビツト位置中のバイナリ１は、１つのロツク
・レジスタと関連した処理装置が一次デイレクトリ・ロ
ツクを獲得したことを表示することとからなる請求項１
０に記載の情報処理ネツトワーク。
【請求項１２】　　上記転送手段は処理装置と同数のデ
ータ・バスを含むことと、データ・バスの各々は各処理
装置の１つと関連しており、各データ・バスはそれに関
連した処理装置及び残りの処理装置の各々に接続され、
残りの処理装置の各々への入力として、関連した処理装
置のロジツクを与えることとからなる請求項９に記載の
情報処理ネツトワーク。
【請求項１３】　　ビツトでエンコードされたデータを
処理するために、コンピユータ・プログラムのインスト
ラクシヨンを実行するための複数個の処理装置と、処理
装置によつて共有され、ビツトでエンコードされたデー
タをストアするための複数個のページ・フレームを持つ
主ストレージ・メモリと、処理装置によつて共有され、
ビツトでエンコードされたデータをストアするための補
助ストレージ手段と、処理装置、主ストレージ・メモリ
及び補助ストレージ手段の間で、ビツトでエンコードさ
れたデータを転送するために、処理装置、主ストレージ
・メモリ及び補助ストレージ手段に接続されたインター
フエースと、主ストレージ・メモリは、補助ストレージ
手段中のデータ・ストレージ位置に対応する仮想アドレ
スをページ・フレームの実アドレスと関連させるために
、一次マツピング情報を含む一次デイレクトリを含むこ
とと、各処理装置は、一次マツピング情報の一部を持つ
二次マツピング情報を含む二次デイレクトリと、二次マ
ツピング情報の翻訳を遂行し、インターフエースを介し
て一次マツピング情報へのアクセスを要求し、一次マツ
ピング・データの翻訳を遂行するための上記アクセスを
獲得する一次デイレクトリの翻訳手段と、データ・バス
の関連する処理装置が上記アクセスを獲得した時に第１
の信号を発生し、関連する処理装置が上記アクセスを獲
得した時に第２の信号を発生する第１の信号手段と、第
１及び第２の信号をすべての処理装置に与える手段と、
からなる情報処理ネツトワークにおいて、一次デイレク
トリ翻訳手段による上記アクセスの獲得を臨時に禁止す
る方法が、選択された時間の前に行なわれた要求に対応
したペンデイングの翻訳を完了させる時間の間で、選択
された点に後続する上記アクセスのすべての要求に応答
する上記アクセスを拒絶するステツプと、すべての一次
デイレクトリ翻訳手段による上記アクセス要求の拒絶を
続けるために、上記ペンデイングの翻訳の完了後、１つ
の処理装置中の一次マツピング情報を取り出し、取り出
した一次マツピング・データのデータ処理を遂行し、デ
ータ処理が完了した時、一次デイレクトリに一次マツピ
ング・データをストアし戻すステツプと、一次マツピン
グ・データのストアに続いて、上記アクセスを要求した
一次デイレクトリ翻訳手段の次の翻訳手段に上記アクセ
スを与えるステツプとからなる情報処理方法。
【請求項１４】　　上記アクセスを拒絶する上記ステツ
プは一次デイレクトリのハードウエア・ロツクを獲得し
、ロツクの獲得信号を発生し、上記選択時間においてす
べての処理装置にロツク獲得信号を転送するステツプと
、ペンデイングの翻訳の完了させるステツプは、ペンデ
イングの翻訳が完了するまで、禁止状態において獲得さ
れた一次デイレクトリ・ロツクを維持することを含むこ
ととからなる請求項１３に記載の情報処理方法。
【請求項１５】　　データ処理を遂行するステツプは、
（ａ）　　ページ・フレームの１つに対応する一次マツ
ピング情報中の有効ビツトをリセツトすることと、（ｂ
）　　上記１つのページ・フレームに対応する一次マツ
ピング情報の一部中の参照ビツトをリセツトすることと
、（ｃ）　　一次デイレクトリから一次マツピング情報
を除去することとのうちの１つを含む請求項１４に記載
の情報処理方法。
【請求項１６】　　データ処理が１つのページ・フレー
ムに対応する参照ビツトのリセツトを含む時には、上記
１つのページ・フレームと関連した二次マツピング情報
を清算するステツプを含む請求項１５に記載の情報処理
方法。