JPH04225252A - Method and apparatus for inspecting semiconductor device - Google Patents
Method and apparatus for inspecting semiconductor deviceInfo
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Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は、半導体装置の検査技術
に関し、特に、半導体記憶装置の不良メモリセルの外観
検査技術および検査結果に基づく不良解析技術に利用し
て有効な技術に関するものである。[Field of Industrial Application] The present invention relates to a technique for inspecting semiconductor devices, and in particular to a technique that is effective when used for visual inspection of defective memory cells in semiconductor storage devices and failure analysis technique based on inspection results. .
【０００２】0002
【従来の技術】ＤＲＡＭやＳＲＡＭ等の半導体記憶装置
の製造工程においては、製造工程中または製造工程後に
不良メモリセルについての外観不良検査およびその解析
が実施されており、製造プロセスにおける歩留りが高め
られている。2. Description of the Related Art In the manufacturing process of semiconductor memory devices such as DRAM and SRAM, external defect inspection and analysis of defective memory cells are carried out during or after the manufacturing process, and the yield in the manufacturing process is increased. ing.
【０００３】通常、半導体記憶装置の不良メモリセルに
ついての外観不良検査は、メモリテスタやプローブ検査
装置が用いられて半導体記憶装置に対して実施される電
気的特性試験に基づき、不良メモリセル（フェイルビッ
ト）が検出されることから始まる。この不良メモリセル
の検出作業に際しては、まず、半導体ウエハ上に複数配
列された半導体記憶装置（後のダイシング工程で個々の
ペレットに分割される。）のうち、不良メモリセルが存
在する半導体記憶装置が特定される。この後、特定され
た半導体記憶装置のメモリマットに配列されたメモリセ
ルのうち、不良メモリセルが特定される。そして、この
特定された不良メモリセルについて金属顕微鏡等の不良
セル観察装置が使用されることにより汚れ、色むら、パ
ターンの欠け、ショート、変色、異物の存在等の欠陥状
態が観察され、不良原因が解析されることになる。[0003] Normally, visual defect inspection of defective memory cells in semiconductor storage devices is based on electrical characteristic tests performed on the semiconductor storage device using a memory tester or probe testing device. bit) is detected. In this process of detecting defective memory cells, first, among the plurality of semiconductor memory devices arranged on a semiconductor wafer (which will be divided into individual pellets in a later dicing process), a semiconductor memory cell in which a defective memory cell exists is first detected. is specified. Thereafter, a defective memory cell is identified among the memory cells arranged in the memory mat of the identified semiconductor memory device. A defective cell observation device such as a metallurgical microscope is then used on the identified defective memory cell to observe defect conditions such as dirt, color unevenness, pattern chipping, short circuits, discoloration, and the presence of foreign matter, and determine the cause of the defect. will be analyzed.
【０００４】これら一連の外観不良検査は、検査マニア
ルに基づき、作業者の手作業により行われる。本発明者
が開発中の半導体記憶装置は４〔Ｍｂｉｔ〕の大容量を
有するＤＲＡＭである。このような大容量の半導体記憶
装置の不良メモリセルに対する外観不良検査は１枚当た
りの半導体ウエハにおいて１〜２週間を要する。そして
、外観不良検査に要する時間の約８割は不良メモリセル
の位置の特定に費やされる。このため、特に、大容量を
有する半導体記憶装置の不良メモリセルについての外観
不良検査に要する時間は長くなる。[0004] These series of appearance defect inspections are performed manually by an operator based on an inspection manual. The semiconductor memory device currently being developed by the present inventor is a DRAM having a large capacity of 4 [Mbit]. Visual defect inspection for defective memory cells of such a large capacity semiconductor memory device requires one to two weeks for each semiconductor wafer. Approximately 80% of the time required for the visual defect inspection is spent identifying the location of the defective memory cell. Therefore, it takes a long time to inspect the external appearance of defective memory cells of a semiconductor memory device having a large capacity.
【０００５】従来、この種の外観不良検査に要する時間
を短縮する技術として、特開昭６２−２５２１４５号公
報および特開昭６３−１７４３３０号公報に開示されて
いる技術がある。この技術は、プローブ検査装置で検出
された半導体記憶装置の不良メモリセルの位置情報をＣ
ＰＵの論理アドレス空間に記憶（ロジカル配列表示）し
、この記憶情報に基づき走査型電子顕微鏡（ＳＥＭ）の
視野内に実際の半導体記憶装置の不良メモリセルを自動
的に配置する技術である。[0005] Conventionally, as a technique for shortening the time required for this type of appearance defect inspection, there is a technique disclosed in Japanese Patent Laid-Open No. 62-252145 and Japanese Patent Laid-Open No. 63-174330. This technology converts position information of defective memory cells in semiconductor storage devices detected by a probe inspection device into
This is a technology that stores defective memory cells in the logical address space of the PU (logical array display) and automatically places defective memory cells of an actual semiconductor memory device within the field of view of a scanning electron microscope (SEM) based on this stored information.
【０００６】なお、半導体記憶装置の外観不良検査技術
を述べてある例としては、前記以外に、特開昭６２−１
６９３４２号公報、特開平２−７５３８号公報および特
開平２−５２４４６号公報、がある。[0006] In addition to the above, an example of a technology for inspecting appearance defects of semiconductor storage devices is Japanese Patent Laid-Open No. 62-1
69342, JP-A-2-7538, and JP-A-2-52446.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、前述の
外観不良検査技術について検討した結果、本発明者は次
の問題点を見出した。[Problems to be Solved by the Invention] However, as a result of studying the above-mentioned appearance defect inspection technique, the present inventor found the following problem.
【０００８】■ 本発明者が開発中の半導体記憶装置
は、情報アクセスタイムの高速化を図る目的でメモリマ
ットが、例えば４個に分割される（４マット構成）。４
個に分割されたうちの２個のメモリマット間、および、
他の２個のメモリマット間のそれぞれには、デコーダ回
路等の周辺回路が配置される。この周辺回路を中心とす
る２個のメモリマットは、一方に対して他方のメモリセ
ルおよびその配列がミラー反転パターン等で形成される
。このような半導体記憶装置のメモリマット配列および
メモリセル配列は、前述の公報に開示された技術におけ
る論理アドレス空間のメモリマット配列およびメモリセ
ル配列と異なる。[0008] In the semiconductor memory device currently being developed by the present inventor, the memory mat is divided into, for example, four pieces (four-mat configuration) for the purpose of speeding up information access time. 4
between two memory mats divided into individual memory mats, and
Peripheral circuits such as decoder circuits are arranged between the other two memory mats. Two memory mats centering around this peripheral circuit are formed such that one memory cell and the other memory cell and their arrangement are formed in a mirror inversion pattern or the like. The memory mat arrangement and memory cell arrangement of such a semiconductor memory device are different from the memory mat arrangement and memory cell arrangement of the logical address space in the technology disclosed in the above-mentioned publication.
【０００９】つまり、論理アドレス空間にはＸ方向アド
レス空間、Ｙ方向アドレス空間のそれぞれに一方向で、
メモリマットおよびメモリセルが順次配列されている。
これに対し、前記開発中の半導体記憶装置におけるメモ
リマットのメモリセル配列は、ミラー反転パターン等で
形成されているため、論理アドレス空間に配置されたメ
モリマットのメモリセル配列と異なる。このため、論理
アドレス空間に記憶された不良メモリセルの位置情報と
、実際の半導体記憶装置の不良メモリセルの位置とは一
致しない。その結果、不良メモリセルについての外観不
良検査に際して、走査型電子顕微鏡の視野内に不良メモ
リセルが配置されないことになる。したがって、手動に
より前記視野内に不良メモリセルを再度配置する必要が
発生するため、外観不良検査時間およびその解析時間が
長くなるという問題がある。In other words, in the logical address space, there is one direction in each of the X-direction address space and the Y-direction address space.
Memory mats and memory cells are arranged in sequence. On the other hand, the memory cell array of the memory mat in the semiconductor memory device under development is formed by a mirror inversion pattern or the like, and therefore is different from the memory cell array of the memory mat arranged in the logical address space. Therefore, the location information of the defective memory cell stored in the logical address space does not match the actual location of the defective memory cell in the semiconductor memory device. As a result, no defective memory cells are placed within the field of view of the scanning electron microscope when inspecting defective memory cells for external defects. Therefore, it is necessary to manually re-arrange the defective memory cell within the field of view, resulting in a problem that the external defect inspection time and the analysis time thereof become longer.
【００１０】■ 実際の半導体記憶装置においては、
容量の増加や品種毎にメモリセルサイズやメモリマット
構成が変更されるため、メモリマット配列、メモリセル
配列、周辺回路の配列が変化する。このため、前述の論
理アドレス空間のメモリマット配列およびメモリセル配
列と、実際の半導体記憶装置のそれらとがさらに一致し
なくなるので、外観不良検査時間およびその解析時間が
長くなるばかりか、品種毎に半導体記憶装置の外観不良
検査を行えないという問題がある。■ In an actual semiconductor memory device,
As the memory cell size and memory mat configuration change depending on the increase in capacity and product type, the memory mat arrangement, memory cell arrangement, and peripheral circuit arrangement change. For this reason, the memory mat arrangement and memory cell arrangement of the aforementioned logical address space and those of the actual semiconductor memory device become even more inconsistent, which not only increases the time for visual defect inspection and its analysis, but also increases the There is a problem in that it is not possible to inspect semiconductor storage devices for external defects.
【００１１】■ 前記実際の半導体記憶装置のメモリ
マット配列およびメモリセル配列に対応させるため、ホ
ストＣＰＵに論理アドレス空間のメモリマット配列およ
びメモリセル配列を実体アドレス空間（フィジカル配列
表示）に変換するプログラムを入力することが考えられ
る。■ A program for converting the memory mat arrangement and memory cell arrangement in the logical address space into a physical address space (physical arrangement representation) in the host CPU in order to correspond to the memory mat arrangement and memory cell arrangement of the actual semiconductor storage device. It is possible to input .
【００１２】しかし、単に実体アドレス空間に変換した
だけでは、メモリマットと各メモリマット間の周辺回路
との区別を認識することができないため、不良メモリセ
ルの位置情報と、実際の半導体記憶装置の不良メモリセ
ルの位置とが一致しない。したがって、実体アドレス空
間に変換する場合には、実体アドレス空間にメモリマッ
ト配列情報、メモリセル配列情報、メモリセルサイズ、
周辺回路の配列情報等を含むすべてのレイアウト情報を
入力する必要がある。このため、ホストＣＰＵの実体ア
ドレス空間の容量が大幅に増大し、ホストＣＰＵの処理
速度が長くなるので、外観不良検査時間およびその解析
時間が長くなるという問題がある。However, simply converting to a physical address space does not allow the distinction between memory mats and peripheral circuits between each memory mat to be recognized. The location of the defective memory cell does not match. Therefore, when converting to a physical address space, memory mat array information, memory cell array information, memory cell size,
All layout information including peripheral circuit arrangement information etc. must be input. For this reason, the capacity of the actual address space of the host CPU increases significantly, and the processing speed of the host CPU increases, resulting in a problem that the time required for visual defect inspection and its analysis becomes longer.
【００１３】本発明の第１の目的は、半導体装置の検査
技術において、検査時間を短縮することが可能な技術を
提供することにある。A first object of the present invention is to provide a technique for shortening the inspection time in semiconductor device inspection techniques.
【００１４】本発明の第２の目的は、半導体装置の検査
技術において、検査精度および解析精度を向上すること
が可能な技術を提供することにある。A second object of the present invention is to provide a technique for improving inspection accuracy and analysis accuracy in semiconductor device inspection techniques.
【００１５】本発明の第３の目的は、半導体装置の検査
技術において、検査精度および解析精度を均一化するこ
とが可能な技術を提供することにある。A third object of the present invention is to provide a technique that can equalize inspection accuracy and analysis accuracy in semiconductor device inspection techniques.
【００１６】本発明の第４の目的は、検査に際して作業
性（使い易さ）を高めることができる技術を提供するこ
とにある。A fourth object of the present invention is to provide a technique that can improve workability (ease of use) during inspection.
【００１７】本発明の第５の目的は、半導体装置の製造
ライン等で得られた異物付着位置および外観欠陥位置と
、不良セル位置とを照合し、不良解析精度および効率を
高めることができる技術を提供することにある。本発明
の前記ならびにその他の目的と新規な特徴は、本明細書
の記述および添付図面から明らかになるであろう。A fifth object of the present invention is to provide a technology that can improve the accuracy and efficiency of failure analysis by comparing foreign matter adhesion positions and external defect positions obtained on semiconductor device manufacturing lines with defective cell positions. Our goal is to provide the following. The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
【００１８】[0018]
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、次の通り
である。[Means for Solving the Problems] Representative inventions disclosed in this application will be summarized as follows.
【００１９】半導体装置の規則的に配列された複数個の
セルのうち、不良セルを検査する半導体装置の検査装置
において、前記半導体装置について電気的特性検査が実
施され不良セルが検出されるとともに、その不良セルの
位置が論理アドレス配列による位置情報により特定され
る不良セル検出装置と、前記半導体装置についてのレイ
アウト情報のうち、セル配列の原点情報、この原点から
の各セルの位置情報、および、各セルの配列方向情報に
よる簡易レイアウト情報を生成する簡易レイアウト情報
生成装置と、この簡易レイアウト情報に基づき、前記セ
ル群のレイアウト情報が作成されるセル群レイアウト情
報作成手段と、前記簡易レイアウト情報に基づき、前記
不良セルの論理アドレス配列による位置情報が実体アド
レス配列による位置情報に変換される不良セル位置情報
変換手段と、セル群の模擬画像を画面上に表示するため
のセル群画像表示装置と、前記セル群レイアウト情報に
基づき、前記半導体装置のセル群の模擬画像を前記セル
群画像表示装置の画面上に表示するための情報が作成さ
れ、この情報に基づきセル群の模擬画像を前記セル群画
像表示装置の画面上に表示させるセル群画像表示情報作
成手段と、前記不良セル位置情報変換手段による情報に
基づき、不良セルの模擬画像を前記セル群画像表示装置
の画面上に表示するための情報が作成され、この情報に
基づき不良セルの模擬画像を前記セル群の模擬画像が表
示された前記セル群画像表示装置の画面上に重ね合わせ
されて表示させる不良セル画像表示作成手段と、を備え
ていることを特徴とする。In a semiconductor device testing apparatus for testing a defective cell among a plurality of regularly arranged cells of a semiconductor device, an electrical characteristic test is performed on the semiconductor device and a defective cell is detected; a defective cell detection device in which the location of the defective cell is specified by position information based on a logical address array; among layout information about the semiconductor device, information on the origin of the cell array, information on the location of each cell from the origin; a simple layout information generating device that generates simple layout information based on arrangement direction information of each cell; a cell group layout information generating device that generates layout information of the cell group based on the simple layout information; a defective cell location information conversion means for converting location information based on the logical address array of the defective cell into location information based on the physical address array; and a cell group image display device for displaying a simulated image of the cell group on a screen. , information for displaying a simulated image of the cell group of the semiconductor device on the screen of the cell group image display device is created based on the cell group layout information, and based on this information, the simulated image of the cell group is displayed on the screen of the cell group image display device. Displaying a simulated image of a defective cell on the screen of the cell group image display device based on information from the cell group image display information creation means to be displayed on the screen of the cell group image display device and the defective cell position information conversion device; defective cell image display creating means for creating information on the defective cell and displaying a simulated image of the defective cell based on this information in a superimposed manner on the screen of the cell group image display device on which the simulated image of the cell group is displayed; It is characterized by having the following.
【００２０】[0020]
【作用】前記した手段によれば、以下の作用が奏される
。半導体装置の規則的に配列された複数個のセルのうち
、不良セルを検査する半導体装置の検査作業に際して、
まず、不良セル検出装置において、検査対象になる半導
体装置について電気的特性検査が実施され不良セルが検
出されるとともに、その不良セルの位置が論理アドレス
配列による位置情報により特定される。一方、簡易レイ
アウト情報生成装置において、前記半導体装置について
のレイアウト情報のうち、セル配列の原点情報、この原
点からの各セルの位置情報、および、各セルの配列方向
情報により、簡易レイアウト情報が予め生成される。続
いて、セル群レイアウト情報作成手段において、この簡
易レイアウト情報に基づき、前記セル群のレイアウト情
報が作成される。また、不良セル位置情報変換手段にお
いて、前記簡易レイアウト情報に基づき、前記不良セル
の論理アドレス配列による位置情報が実体アドレス配列
による位置情報に変換される。次いで、セル群レイアウ
ト情報に基づき、前記半導体装置のセル群の模擬画像を
セル群画像表示装置の画面上に表示するための情報が作
成され、この情報に基づきセル群の画像がセル群画像表
示装置の画面上に表示される。また、前記不良セル位置
情報変換工程による位置情報に基づき、不良セルをセル
群画像表示装置の画面上に表示するための情報が作成さ
れ、この情報に基づき不良セルの模擬画像が前記セル群
の模擬画像が表示されたセル群画像表示装置の画面上に
重ね合わせされて表示される。[Function] According to the above-mentioned means, the following effects are achieved. When inspecting a semiconductor device to inspect a defective cell among a plurality of regularly arranged cells of the semiconductor device,
First, in a defective cell detection device, an electrical characteristic test is performed on a semiconductor device to be inspected, a defective cell is detected, and the location of the defective cell is specified using position information based on a logical address array. On the other hand, in the simple layout information generation device, the simple layout information is generated in advance based on the cell arrangement origin information, the position information of each cell from this origin, and the arrangement direction information of each cell among the layout information about the semiconductor device. generated. Subsequently, the cell group layout information creating means creates layout information for the cell group based on this simple layout information. Further, in the defective cell location information conversion means, location information based on the logical address array of the defective cell is converted into location information based on the physical address array based on the simple layout information. Next, based on the cell group layout information, information for displaying a simulated image of the cell group of the semiconductor device on the screen of the cell group image display device is created, and based on this information, the image of the cell group is displayed as a cell group image display. displayed on the device screen. Furthermore, information for displaying the defective cell on the screen of the cell group image display device is created based on the location information obtained in the defective cell location information conversion step, and a simulated image of the defective cell is created based on this information. The simulated image is displayed superimposed on the screen of the cell group image display device.
【００２１】[0021]
【実施例】図１は本発明の一実施例である半導体記憶装
置の不良メモリセル外観検査装置を示すブロック図、で
ある。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a block diagram showing an apparatus for visual inspection of defective memory cells of semiconductor memory devices, which is an embodiment of the present invention.
【００２２】本実施例において、半導体記憶装置の不良
メモリセル外観検査装置１は、大型コンピュータ（ホス
トＣＰＵ）２と、このホストＣＰＵ２に接続されている
補助記憶装置３と、検査対象である半導体記憶装置につ
いて電気的特性検査が実施され不良メモリセル（以下、
不良セルという。）が検出されるとともに、その不良セ
ルの位置が論理アドレス配列による位置情報により特定
される不良セル検出装置４と、前記半導体記憶装置につ
いてのレイアウト情報のうち、セル配列の原点情報、こ
の原点からの各セルの位置情報、および、各セルの配列
方向情報による簡易レイアウト情報を生成する簡易レイ
アウト情報生成装置５と、この簡易レイアウト情報に基
づき、前記セル群のレイアウト情報が作成されるセル群
レイアウト情報作成手段６と、前記簡易レイアウト情報
に基づき、前記不良セルの論理アドレス配列による位置
情報が実体アドレス配列による位置情報に変換される不
良セル位置情報変換手段７と、セル群の模擬画像を画面
上に表示するためのセル群画像表示装置８と、前記セル
群レイアウト情報に基づき、前記半導体記憶装置のセル
群の模擬画像を前記セル群画像表示装置８の画面上に表
示するための情報が作成され、この情報に基づきセル群
の画像を前記セル群画像表示装置８の画面上に表示させ
るセル群画像表示情報作成手段９と、前記不良セル位置
情報変換手段７による情報に基づき、不良セルの画像を
前記セル群画像表示装置８の画面上に表示するための情
報が作成され、この情報に基づき不良セルの模擬画像を
前記セル群画像が表示された前記セル群画像表示装置８
の画面上に重ね合わせて表示させる不良セル画像表示情
報作成手段１０と、を備えている。In this embodiment, a defective memory cell appearance inspection apparatus 1 for a semiconductor memory device includes a large computer (host CPU) 2, an auxiliary storage device 3 connected to the host CPU 2, and a semiconductor memory to be inspected. Electrical characteristic tests were conducted on the device and defective memory cells (hereinafter referred to as
It is called a defective cell. ) is detected and the location of the defective cell is specified by position information based on a logical address array; and among the layout information about the semiconductor memory device, origin information of the cell array, from this origin. a simple layout information generation device 5 that generates simple layout information based on position information of each cell and arrangement direction information of each cell; and a cell group layout that generates layout information of the cell group based on this simple layout information. An information generating means 6, a defective cell position information converting means 7 for converting the position information based on the logical address array of the defective cell into the position information based on the physical address array based on the simple layout information, a cell group image display device 8 for displaying on the screen of the cell group image display device 8; and information for displaying a simulated image of the cell group of the semiconductor storage device on the screen of the cell group image display device 8 based on the cell group layout information. A cell group image display information creating means 9 displays an image of the cell group on the screen of the cell group image display device 8 based on this information, and a defective cell position information converting means 7 based on the information. Information for displaying the image of the cell group image on the screen of the cell group image display device 8 is created, and based on this information, a simulated image of the defective cell is displayed on the cell group image display device 8 on which the cell group image is displayed.
defective cell image display information creation means 10 for superimposing and displaying on the screen of the defective cell image display information.
【００２３】さらに、この不良メモリセル外観検査装置
１は、セル群の模擬画像が表示されたセル群画像表示装
置８の画面上に不良セルの模擬画像が重ね合わされて表
示された後、この表示画面において、前記セル群の模擬
画像における不良セルの模擬画像の位置を指示する指示
装置１１と、この指示に従って指示された不良セルの実
体像を、前記不良セル位置情報変換手段７による情報に
基づき、不良セル観察装置１３の視野内に自動的に配置
させる不良セル自動配置手段１２と、を備えている。Furthermore, this defective memory cell appearance inspection device 1 displays the simulated image of the defective cell superimposed on the screen of the cell group image display device 8 on which the simulated image of the cell group is displayed, and then displays the simulated image of the defective cell. On the screen, an instructing device 11 instructs the position of a simulated image of a defective cell in the simulated image of the cell group, and an actual image of the defective cell instructed in accordance with this instruction, based on information from the defective cell position information converting means 7. , and automatic defective cell placement means 12 for automatically placing defective cells within the field of view of defective cell observation device 13.
【００２４】そして、これらホストＣＰＵ２、不良セル
検出装置４、簡易レイアウト情報生成装置５、セル群レ
イアウト情報作成手段６、不良セル位置情報変換手段７
、セル群画像表示装置８、セル群画像表示情報作成手段
９、不良セル画像表示情報作成手段１０、指示装置１１
、不良セル自動配置手段１２、不良セル観察装置１３は
、イーサネット（Ｅｔｈｅｒｎｅｔ）回路等の通信回線
（図示せず）により相互に電気的に連結されている。
但し、場合によっては磁気テープや磁気ディスク等の磁
気媒体により磁気的に連係するように構築してもよい。These host CPU 2, defective cell detection device 4, simple layout information generation device 5, cell group layout information creation means 6, and defective cell position information conversion means 7
, cell group image display device 8, cell group image display information creation means 9, defective cell image display information creation means 10, instruction device 11
, the defective cell automatic placement means 12, and the defective cell observation device 13 are electrically connected to each other by a communication line (not shown) such as an Ethernet circuit. However, depending on the case, they may be constructed so as to be magnetically linked using a magnetic medium such as a magnetic tape or a magnetic disk.
【００２５】前記ホストＣＰＵ２には補助記憶装置３が
内蔵または連結されている。補助記憶装置３には、検査
対象である半導体記憶装置の開発設計において作成され
た既存のレイアウト情報（後記される。）が全て記憶さ
れている。この補助記憶装置３に記憶されたレイアウト
情報の一部は、後述するようにホストＣＰＵ２により適
宜読出されるようになっている。The host CPU 2 has an auxiliary storage device 3 built-in or connected thereto. The auxiliary storage device 3 stores all existing layout information (described later) created in the development and design of the semiconductor memory device to be tested. A part of the layout information stored in the auxiliary storage device 3 is read out as appropriate by the host CPU 2, as will be described later.
【００２６】この不良メモリセル外観検査装置１に投入
される段階において、半導体記憶装置６０は多数個が図
２に示されているように、実際上の検査対象ワークであ
る半導体ウエハ（以下、単にウエハという。）５０に縦
横に配列された長方形板形状のペレット内に作り込まれ
た状態になっている。At the stage when the semiconductor memory devices 60 are loaded into the defective memory cell appearance inspection apparatus 1, as shown in FIG. (referred to as wafers) 50 are formed into rectangular plate-shaped pellets arranged vertically and horizontally.
【００２７】このウエハ５０において半導体記憶装置６
０群のそれぞれは図３に示されているように、平面長方
形の板形状のペレットに構成されている。半導体記憶装
置６０の周辺部分には複数個の外部端子（ボンディング
パッド）５５が配列されている。半導体記憶装置６０の
中央部分には、例えば、４〔Ｍｂｉｔ〕の大容量を有す
るメモリマット（メモリセルアレイ〕が配列されている
。このメモリマットは第１メモリマット５１〜第４メモ
リマット５４に４分割されている。そして、４分割され
た各メモリマットのそれぞれは１〔Ｍｂｉｔ〕の容量に
構成されている。第１メモリマット５１と第２メモリマ
ット５２との間には、デコーダ回路を含む周辺回路５６
が配置されている。同様に、第３メモリマット５３と第
４メモリマット５４との間にも、周辺回路５６が配置さ
れている。In this wafer 50, the semiconductor memory device 6
As shown in FIG. 3, each of Group 0 is formed into a plate-shaped pellet with a rectangular plane. A plurality of external terminals (bonding pads) 55 are arranged around the semiconductor memory device 60 . In the center of the semiconductor memory device 60, memory mats (memory cell arrays) having a large capacity of, for example, 4 [Mbit] are arranged. Each of the four divided memory mats has a capacity of 1 [Mbit].A decoder circuit is included between the first memory mat 51 and the second memory mat 52. Peripheral circuit 56
is located. Similarly, a peripheral circuit 56 is also arranged between the third memory mat 53 and the fourth memory mat 54.
【００２８】さらに、第１メモリマット５１においては
、メモリセル（以下、セルということがある。）７０が
多数個、図３に示されているように、図中左側から右側
に向かう横正方向Ｘａ、および、図中下側から上側に向
かう縦正方向Ｙのそれぞれに順次配列されている。第２
メモリマット５２においてはセル７０群が、周辺回路５
６が介在されて、図中右側から左側に向かう横逆方向Ｘ
ｂ、および縦正方向Ｙのそれぞれに順次配列されている
。すなわち、第２メモリマット５２において、セル７０
群は第１メモリマット５１のミラー反転パターンに構成
されている。そして、第３メモリマット５３は第１メモ
リマット５１と同様に、また、第４メモリマット５４は
第２メモリマット５２と同様に、セル７０群がそれぞれ
順次配列されている。Furthermore, in the first memory mat 51, a large number of memory cells (hereinafter sometimes referred to as cells) 70 are arranged in a horizontal direction from the left side to the right side in the figure, as shown in FIG. Xa and in the vertical direction Y from the bottom to the top in the figure. Second
In the memory mat 52, a group of cells 70 is connected to the peripheral circuit 5.
6 is interposed, and the horizontal reverse direction X goes from the right side to the left side in the figure.
b, and the vertical direction Y, respectively. That is, in the second memory mat 52, the cell 70
The groups are arranged in a mirror inversion pattern of the first memory mat 51. Similarly to the first memory mat 51, the third memory mat 53 and the second memory mat 52 have groups of cells 70 arranged in sequence.
【００２９】前記補助記憶装置３に記憶されるレイアウ
ト情報としては、ウエハにおける半導体記憶装置群の配
列情報、各半導体記憶装置のメモリマット群の配列情報
、メモリセル群の配列情報、メモリセルのサイズ情報、
周辺回路の配列情報、半導体記憶装置間の接続配線情報
等々があり、これらのレイアウト情報は半導体記憶装置
の開発段階で全てが使用されるため、全てが補助記憶装
置３に記憶されていることになる。The layout information stored in the auxiliary storage device 3 includes the arrangement information of the semiconductor memory device group on the wafer, the arrangement information of the memory mat group of each semiconductor memory device, the arrangement information of the memory cell group, and the size of the memory cell. information,
There is information on the arrangement of peripheral circuits, information on connection wiring between semiconductor memory devices, etc., and all of this layout information is used during the development stage of the semiconductor memory device, so all of it is stored in the auxiliary storage device 3. Become.
【００３０】補助記憶装置３に記憶されたレイアウト情
報のうち、ホストＣＰＵ２を通じて簡易レイアウト情報
生成装置５に呼び出されるレイアウト情報は、半導体記
憶装置、メモリマット群およびメモリセル群の画像をセ
ル群画像表示装置８に段階的に拡大して表示させるのに
最低限必要な情報、および、この表示に基づいて不良セ
ルの実体像を不良セル観察装置１３の視野内に配置させ
るのに最低限必要な情報であり、次の通りである。Among the layout information stored in the auxiliary storage device 3, the layout information called out to the simple layout information generation device 5 through the host CPU 2 is used to display images of the semiconductor memory device, the memory mat group, and the memory cell group as a cell group image. The minimum information necessary for the device 8 to display the enlarged image in stages, and the minimum information necessary to place the solid image of the defective cell within the field of view of the defective cell observation device 13 based on this display. and is as follows.
【００３１】まず、ウエハ５０における半導体記憶装置
（以下、ペレットということがある。）６０の配列に関
する情報を図２を参照にして示せば、ウエハ径６１、ペ
レット６０のＸおよびＹ方向サイズ６２Ｘ、６２Ｙ、各
ペレット６０のＸおよびＹ方向の配列番号６３Ｘ、６３
Ｙによりそれぞれ特定される各ペレット６０についての
仮想原点６４からペレット原点６５までのＸおよびＹ方
向の距離６６Ｘ、６６Ｙ、に関する座標および寸法デー
タ、となる。First, information regarding the arrangement of semiconductor memory devices (hereinafter referred to as pellets) 60 on the wafer 50 is shown with reference to FIG. 2, including the wafer diameter 61, the size 62X of the pellet 60 in the 62Y, sequence numbers 63X, 63 in the X and Y directions of each pellet 60
This is coordinate and dimensional data regarding the distances 66X, 66Y in the X and Y directions from the virtual origin 64 to the pellet origin 65 for each pellet 60, respectively specified by Y.
【００３２】次に、メモリセル７０に関する情報を図３
を参照にして示せば、各メモリセル７０の基準点７１の
位置をそれぞれ特定するための座標データであって、各
メモリセル７０群のＸおよびＹ方向配列番号７２Ｘ、７
２Ｙ、各メモリセル配列番号７２Ｘ、７２Ｙによってそ
れぞれ指定される各メモリセル７０についてのペレット
原点６５からメモリセル基準点７１までのＸおよびＹ方
向の距離７３Ｘ、７３Ｙ、となる。ここで、メモリセル
７０群のＸおよびＹ方向の配列番号情報は、各セルの配
列方向情報に相当する。特に、各メモリセル７０のＸ方
向についての配列番号７２Ｘは、第２メモリマット５２
および第４メモリマット５４において、前述した通りミ
ラー反転パターンになるようにそれぞれ逆方向に送られ
ている（図３の番号参照）。そして、簡易レイアウト情
報生成装置５において、これらの情報により簡易レイア
ウト情報が作成される。Next, information regarding the memory cell 70 is shown in FIG.
, coordinate data for specifying the position of the reference point 71 of each memory cell 70, and the X and Y direction array numbers 72X, 7 of each memory cell 70 group.
2Y, and distances 73X and 73Y in the X and Y directions from the pellet origin 65 to the memory cell reference point 71 for each memory cell 70 specified by each memory cell array number 72X and 72Y, respectively. Here, the array number information in the X and Y directions of the group of memory cells 70 corresponds to the array direction information of each cell. In particular, the array number 72X in the X direction of each memory cell 70 indicates that the second memory mat 52
And in the fourth memory mat 54, the signals are sent in opposite directions so as to form a mirror inversion pattern as described above (see numbers in FIG. 3). Then, in the simple layout information generation device 5, simple layout information is created using this information.
【００３３】簡易レイアウト情報生成装置５にはセル群
レイアウト情報作成手段６が接続されており、セル群レ
イアウト情報作成手段６は簡易レイアウト情報生成装置
５により生成された簡易レイアウト情報に基づき、セル
７０群のレイアウト情報を作成するように構成されてい
る。セル群レイアウト情報作成手段６にはセル群の模擬
画像を表示するための画像表示情報作成手段９が接続さ
れており、このセル群画像表示情報作成手段９はセル群
レイアウト情報作成手段６により作成されたセル群レイ
アウト情報に基づいて、各ペレット６０内におけるセル
７０群の模擬画像をセル群画像表示装置８の画面上に表
示するための情報を作成し、この画像情報をセル群画像
表示装置８の入力部に送信し、セル７０群の模擬画像を
セル群画像表示装置８の画面上に表示させるように構成
されている。A cell group layout information generating means 6 is connected to the simple layout information generating apparatus 5, and the cell group layout information generating means 6 generates cells 70 based on the simple layout information generated by the simple layout information generating apparatus 5. and is configured to create layout information for the group. Image display information creation means 9 for displaying a simulated image of the cell group is connected to the cell group layout information creation means 6, and this cell group image display information creation means 9 is created by the cell group layout information creation means 6. Based on the cell group layout information obtained, information for displaying a simulated image of the cell group 70 in each pellet 60 on the screen of the cell group image display device 8 is created, and this image information is displayed on the screen of the cell group image display device 8. 8, and a simulated image of the cell group 70 is displayed on the screen of the cell group image display device 8.
【００３４】他方、不良セル検出装置４はメモリテスタ
およびまたはウエハプローバ等の電気特性検査装置（図
示せず）を備えており、ウエハに作り込まれ各ペレット
について電気的特性検査を実施し、不良セルを検出する
ように構成されているとともに、その不良セルの位置を
論理アドレス配列による位置情報により特定するように
構成されている。On the other hand, the defective cell detection device 4 is equipped with an electrical property testing device (not shown) such as a memory tester and/or a wafer prober, and performs electrical property testing on each pellet formed in the wafer to detect defective cells. It is configured to detect cells and to identify the location of the defective cell using location information based on a logical address array.
【００３５】この不良セル検出装置４には不良セル位置
情報変換手段７が接続されており、この不良セル位置情
報変換手段７は前記簡易レイアウト情報生成装置５によ
り生成された簡易レイアウト情報に基づき、不良セル検
出装置４により検出された不良セルの論理アドレス配列
による位置情報を実体アドレス配列による位置情報に変
換するように構成されている。A defective cell position information converting means 7 is connected to the defective cell detecting device 4, and the defective cell position information converting means 7 converts the simple layout information generated by the simple layout information generating device 5 into It is configured to convert the positional information based on the logical address array of the defective cell detected by the defective cell detection device 4 into the positional information based on the physical address array.
【００３６】不良セル位置情報変換手段７には不良セル
画像表示情報作成手段１０が接続されており、この不良
セル画像表示情報作成手段１０は不良セル位置情報変換
手段７により変換された位置情報に基づき、不良セル７
０Ａの模擬画像をセル群画像表示装置８の画面上に表示
するための情報を作成し、この画像情報をセル群画像表
示装置８の入力部に送信し、不良セル７０Ａの模擬画像
を前記セル群の模擬画像が表示された前記表示装置８の
画面上に重ね合わせて表示させるように構成されている
。A defective cell image display information generating means 10 is connected to the defective cell position information converting means 7, and the defective cell image display information generating means 10 converts the position information converted by the defective cell position information converting means 7 into a defective cell image display information generating means 10. Based on the defective cell 7
Information for displaying the simulated image of 0A on the screen of the cell group image display device 8 is created, this image information is sent to the input section of the cell group image display device 8, and the simulated image of the defective cell 70A is displayed on the cell group image display device 8. It is configured to be superimposed and displayed on the screen of the display device 8 on which the simulated image of the group is displayed.
【００３７】セル群画像表示装置８はＣＲＴ等の適当な
ディスプレイ装置が用いられて構成されている。セル群
画像表示装置８にはマウス装置またはペンライト装置等
が用いられて構成されている指示装置１１が接続されて
おり、この指示装置１１には不良セル自動配置手段１２
が接続されている。The cell group image display device 8 is constructed using a suitable display device such as a CRT. An instruction device 11 configured using a mouse device, a penlight device, etc. is connected to the cell group image display device 8, and a defective cell automatic placement means 12 is connected to the instruction device 11.
is connected.
【００３８】不良セル自動配置手段１２は他方において
前記不良セル情報変換手段７および不良セル観察装置１
３に接続されている。そして、セル７０群の模擬画像が
表示されたセル群画像表示装置８の画面上に不良セル７
０Ａの模擬画像が重ね合わされて表示された後、この表
示画面において、指示装置１１が前記セル群７０の模擬
画像における不良セル７０Ａの模擬画像の位置を指示す
ると、この指示に従って、不良セル自動配置手段１２は
前記不良セル位置情報変換手段７による実体アドレス位
置情報に基づき、指示された不良セル７０Ａの実体像を
不良セル観察装置１３の視野内に自動的に配置させるよ
うに構成されている。On the other hand, the defective cell automatic placement means 12 includes the defective cell information converting means 7 and the defective cell observation device 1.
Connected to 3. Then, the defective cell 7 is displayed on the screen of the cell group image display device 8 on which the simulated image of the cell 70 group is displayed.
After the simulated images of 0A are superimposed and displayed, on this display screen, when the instruction device 11 instructs the position of the simulated image of the defective cell 70A in the simulated image of the cell group 70, the defective cell is automatically placed according to this instruction. The means 12 is configured to automatically place a physical image of the specified defective cell 70A within the field of view of the defective cell observation device 13 based on the physical address position information provided by the defective cell position information converting means 7.
【００３９】不良セル観察装置１３は、防振台１４、Ｘ
Ｙステージ１５、試料台１６、ステージ制御部１７、金
属顕微鏡１８、レーザ顕微鏡１９および不良セル実体像
表示装置２０を備えている。試料台１６は実際上の検査
対象ワークであるウエハ５０が搭載されるように構成さ
れている。ステージ制御部１７には不良セル自動配置手
段１２が接続されており、ステージ制御部１７は不良セ
ル自動配置手段１２からの不良メモリセル７０Ａについ
ての位置情報に基づいてＸＹステージ１５を移動させ、
試料台１６上に搭載されたウエハ５０におけるペレット
６０の不良メモリセル７０Ａを金属顕微鏡１８またはレ
ーザ顕微鏡１９の視野内に移動させるように構成されて
いる。不良セル実体像表示装置２０は工業用テレビカメ
ラおよびテレビ受像機等から構成されており、金属顕微
鏡１８またはレーザ顕微鏡１９の視野内の実体像をテレ
ビ画像をもって映し出すようになっている。The defective cell observation device 13 includes a vibration isolation table 14,
It includes a Y stage 15, a sample stage 16, a stage control section 17, a metallurgical microscope 18, a laser microscope 19, and a defective cell solid image display device 20. The sample stage 16 is configured so that a wafer 50, which is an actual workpiece to be inspected, is mounted thereon. A defective cell automatic placement means 12 is connected to the stage control section 17, and the stage control section 17 moves the XY stage 15 based on the position information about the defective memory cell 70A from the defective cell automatic placement means 12.
The defective memory cell 70A of the pellet 60 on the wafer 50 mounted on the sample stage 16 is moved into the field of view of the metallurgical microscope 18 or the laser microscope 19. The defective cell solid image display device 20 is composed of an industrial television camera, a television receiver, etc., and is adapted to display a solid image within the field of view of the metallurgical microscope 18 or the laser microscope 19 as a television image.
【００４０】次に、本発明の一実施例である半導体記憶
装置の不良メモリセル外観検査方法を、前記構成に係る
半導体記憶装置の不良メモリセル外観検査装置１が使用
される場合について、図１および図４を参照にして説明
する。Next, a method for visually inspecting a defective memory cell of a semiconductor memory device according to an embodiment of the present invention will be described with reference to FIG. This will be explained with reference to FIG.
【００４１】予め、簡易レイアウト情報生成装置５には
補助記憶装置３に記憶された全てのレイアウト情報のう
ち、前述した通り簡易レイアウトの作成に必要な前記情
報がホストＣＰＵ２を通じてインプットされる。そして
、簡易レイアウト情報生成装置５はインプットされた情
報により、簡易レイアウト情報を生成する。Out of all the layout information stored in the auxiliary storage device 3, the information necessary for creating a simple layout is input into the simple layout information generating device 5 in advance through the host CPU 2 as described above. Then, the simple layout information generating device 5 generates simple layout information based on the input information.
【００４２】簡易レイアウト情報生成装置５において生
成された簡易レイアウト情報は、一方において、セル群
レイアウト情報作成手段６に供給される。このセル群レ
イアウト情報作成手段６においては簡易レイアウト情報
生成装置５により生成された簡易レイアウト情報に基づ
き、セル７０群のレイアウト情報が作成される。The simple layout information generated by the simple layout information generating device 5 is, on the other hand, supplied to the cell group layout information generating means 6. The cell group layout information creation means 6 creates layout information for the cell group 70 based on the simple layout information generated by the simple layout information generation device 5.
【００４３】セル群レイアウト情報作成手段６において
作成されたセル群のレイアウト情報は、セル群画像表示
情報作成手段９に供給される。このセル群画像表示情報
作成手段９においてはセル群レイアウト情報に基づいて
、ウエハ５０およびペレット６０群におけるセル７０群
の模擬画像をセル群画像表示装置８の画面上に表示する
ための情報が作成される。そして、この画像情報はセル
群画像表示情報作成手段９からセル群画像表示装置８の
入力部に適時供給される。The cell group layout information created by the cell group layout information creation means 6 is supplied to the cell group image display information creation means 9. This cell group image display information creation means 9 creates information for displaying a simulated image of a group of cells 70 in a wafer 50 and a group of pellets 60 on the screen of the cell group image display device 8 based on the cell group layout information. be done. Then, this image information is supplied from the cell group image display information creation means 9 to the input section of the cell group image display device 8 as appropriate.
【００４４】セル群画像表示装置８においては、セル７
０群の模擬画像がその画面上に適時表示させるように準
備されていることになる。In the cell group image display device 8, the cell 7
This means that the simulated images of group 0 are prepared to be displayed on the screen at the appropriate time.
【００４５】そして、半導体記憶装置の不良メモリセル
外観検査方法が実際に実施される際には、まず、実際上
の検査対象ワークであるウエハ５０に対して不良セル検
出装置４により、ウエハ５０に作り込まれたペレットに
ついて電気的特性検査が実施され、検査すべき不良セル
が検出かつ特定される。この際、検査対象ワークとして
のウエハ５０には、例えば、実際上の半導体記憶装置の
製造ラインにおいて不良メモリセルが頻発したウエハ等
が選定され、これから実施される半導体記憶装置の不良
メモリセル外観検査方法により得られた検査データが、
実際の製造ラインにおける不良発生原因の究明等に利用
されることになる。この不良セル検出装置４による不良
セルの位置は、前述した通り論理アドレス配列による情
報により特定される。When the method for visually inspecting a defective memory cell of a semiconductor storage device is actually carried out, first, the defective cell detection device 4 tests the wafer 50, which is the actual workpiece to be inspected. Electrical property tests are performed on the pellets produced, and defective cells to be tested are detected and identified. At this time, the wafer 50 as the workpiece to be inspected is selected, for example, a wafer on which defective memory cells have frequently occurred in the actual production line of semiconductor memory devices, and the appearance inspection of defective memory cells of the semiconductor memory device to be performed from now on is selected. The test data obtained by the method is
It will be used to investigate the causes of defects in actual manufacturing lines. The location of the defective cell detected by the defective cell detection device 4 is specified by information based on the logical address array, as described above.
【００４６】この不良セル検出装置４には不良セル位置
情報変換手段７が接続されており、この不良セル位置情
報変換手段７は前記簡易レイアウト情報生成装置５によ
り生成された簡易レイアウト情報に基づき、前記不良セ
ルの論理アドレス配列による位置情報を実体アドレス配
列による位置情報に変換する。このとき、簡易レイアウ
ト情報中、各メモリセル７０群のＸ方向の配列番号７２
Ｘは、第２メモリマット５２および第４メモリマット５
４において、前述したように、ミラー反転パターンにな
るようにそれぞれ設定されているため、不良セル検出装
置４からの論理アドレス配列による不良セルの位置情報
は、実体アドレス配列による位置情報に変換されること
になる。A defective cell position information converting means 7 is connected to the defective cell detecting device 4, and the defective cell position information converting means 7 converts the simple layout information generated by the simple layout information generating device 5 into The location information based on the logical address array of the defective cell is converted into location information based on the physical address array. At this time, in the simple layout information, the array number 72 in the X direction of each memory cell 70 group is
X is the second memory mat 52 and the fourth memory mat 5
4, as described above, each is set to have a mirror inversion pattern, so the location information of the defective cell based on the logical address array from the defective cell detection device 4 is converted to location information based on the physical address array. It turns out.
【００４７】不良セル位置情報変換手段７には不良セル
画像表示情報作成手段１０が接続されており、この不良
セル画像表示情報作成手段１０は不良セル位置情報変換
手段７により変換された位置情報に基づき、不良セルの
模擬画像をセル群画像表示装置８の画面上に表示するた
めの情報を作成し、この画像情報をセル群画像表示装置
８の入力部に適時供給する。A defective cell image display information generating means 10 is connected to the defective cell position information converting means 7, and the defective cell image display information generating means 10 converts the position information converted by the defective cell position information converting means 7 into a defective cell image display information generating means 10. Based on this information, information for displaying a simulated image of a defective cell on the screen of the cell group image display device 8 is created, and this image information is supplied to the input section of the cell group image display device 8 at a timely manner.
【００４８】セル群画像表示装置８において、不良画像
表示情報作成手段１０から不良セルの模擬画像情報が供
給されるとともに、前記セル群画像表示情報作成手段９
からセル群の模擬画像情報が供給されると、不良セル７
０Ａの模擬画像がセル群の模擬画像上に重ね合わされて
表示される。In the cell group image display device 8, simulated image information of a defective cell is supplied from the defective image display information creating means 10, and the cell group image display information creating means 9
When the simulated image information of the cell group is supplied from
The simulated image of 0A is displayed superimposed on the simulated image of the cell group.
【００４９】このとき、セル群の模擬画像および不良セ
ルの模擬画像は段階的に拡大して表示して行くことが可
能である。例えば、第１段階においては、図５に示され
ているように、ウエハ５０の模擬画像５０’が表示され
、このウエハ模擬画像５０’に配列されている全ペレッ
ト６０の模擬画像６０’が表示される。このとき、ペレ
ット模擬画像６０’群中にある不良セルを含むペレット
模擬画像６０Ａ’（通常、複数個である。以下、同じ。
）の位置が、網掛け表示等の適当な手段により明示され
る。第２段階においては、明示された不良セルを含むペ
レット模擬画像６０Ａ’が指定されることにより、第１
〜第４メモリマット模擬画像５１’〜５４’が図６に示
されているように、拡大表示される。このとき、このペ
レット模擬画像６０Ａ’における第１〜第４メモリマッ
ト模擬画像５１’〜５４’中にある不良セルを含むメモ
リマット模擬画像５４Ａ’の位置が、網掛け表示等の適
当な手段により明示される。第３段階においては、明示
された不良セルを含むメモリマット模擬画像５４Ａ’が
指定されることにより、メモリセル模擬画像７０’群が
図７に示されているように、拡大表示される。
このとき、この不良メモリマット模擬画像５４Ａ’にお
けるメモリセル模擬画像７０’群中にある不良セル模擬
画像７０Ａ’の位置が、網掛け表示等の適当な手段によ
り明示される。At this time, the simulated images of the cell group and the simulated images of the defective cells can be enlarged and displayed in stages. For example, in the first stage, as shown in FIG. 5, a simulated image 50' of the wafer 50 is displayed, and a simulated image 60' of all the pellets 60 arranged on this wafer simulated image 50' is displayed. be done. At this time, the position of the pellet simulated image 60A' (usually plural, hereinafter the same) including the defective cell in the pellet simulated image 60' group is clearly indicated by appropriate means such as shading. . In the second stage, by specifying the pellet simulated image 60A' containing the specified defective cell, the first
~The fourth memory mat simulated images 51' to 54' are displayed in an enlarged manner as shown in FIG. At this time, the position of the memory mat simulated image 54A' including the defective cells in the first to fourth memory mat simulated images 51' to 54' in the pellet simulated image 60A' is indicated by appropriate means such as shading. be made explicit. In the third stage, the memory mat simulated image 54A' containing the identified defective cell is specified, and the group of memory cell simulated images 70' is displayed in an enlarged manner as shown in FIG. At this time, the position of the defective cell simulated image 70A' in the memory cell simulated image 70' group in the defective memory mat simulated image 54A' is clearly indicated by appropriate means such as hatching.
【００５０】次に、セル群画像表示装置８の画面上に表
示された不良セル模擬画像７０Ａ’の実体像７０Ａが観
察したい場合、まず、その不良セル７０Ａを含む実際上
の検査対象ワークであるウエハ５０が不良セル観察装置
１３の試料台１６の上に搭載される。次いで、前述した
ようにして不良セル７０Ａの模擬画像７０Ａ’がセル群
画像表示装置８に表示された後に、このセル群画像表示
装置８に接続されている指示装置１１により、所望の不
良セル模擬画像７０Ａ’が指示されると、指示された不
良セル模擬画像７０Ａ’の実体像７０Ａが不良セル観察
装置１３における金属顕微鏡１８またはレーザ顕微鏡１
９の視野内に自動的に配置される。Next, when it is desired to observe the solid image 70A of the defective cell simulated image 70A' displayed on the screen of the cell group image display device 8, first, it is the actual work to be inspected that includes the defective cell 70A. The wafer 50 is mounted on the sample stage 16 of the defective cell observation device 13. Next, after the simulated image 70A' of the defective cell 70A is displayed on the cell group image display device 8 as described above, the instruction device 11 connected to the cell group image display device 8 displays a desired defective cell simulation image. When the image 70A' is specified, the solid image 70A of the specified defective cell simulation image 70A' is displayed on the metallurgical microscope 18 or the laser microscope 1 in the defective cell observation device 13.
automatically placed within the field of view of 9.
【００５１】すなわち、指示装置１１には不良セル自動
配置手段１２が接続されており、不良セル自動配置手段
１２は他方において前記不良セル情報変換手段７および
不良セル観察装置１３に接続されている。そして、セル
７０群の模擬画像７０’が表示されたセル群画像表示装
置８の画面上に不良セル７０Ａの模擬画像７０Ａ’が重
ね合わされて表示された後、この表示画面において、指
示装置１１が前記セル群７０の模擬画像７０’における
不良セル７０Ａの模擬画像７０Ａ’の位置を指示すると
、この指示に従って、不良セル自動配置手段１２は指示
された不良セル７０Ａについての前記不良セル位置情報
変換手段７による実体アドレス位置情報を呼び出し、そ
の実体アドレス位置情報に基づいて不良セル観察装置１
３における金属顕微鏡１８またはレーザ顕微鏡１９の視
野内に不良セル７０Ａの実体像を自動的に配置させる。That is, the automatic defective cell placement means 12 is connected to the indicating device 11, and the automatic defective cell placement means 12 is connected to the defective cell information conversion means 7 and the defective cell observation device 13 on the other hand. After the simulated image 70A' of the defective cell 70A is superimposed and displayed on the screen of the cell group image display device 8 on which the simulated image 70' of the cell 70 group is displayed, the instruction device 11 is displayed on this display screen. When the position of the simulated image 70A' of the defective cell 70A in the simulated image 70' of the cell group 70 is specified, the automatic defective cell placement means 12 converts the defective cell position information conversion means for the specified defective cell 70A according to this instruction. 7, and based on the entity address location information, the defective cell observation device 1
A solid image of the defective cell 70A is automatically placed within the field of view of the metallurgical microscope 18 or the laser microscope 19 in Step 3.
【００５２】つまり、不良セル観察装置１３において、
ステージ制御部１７には不良セル自動配置手段１２が接
続されており、このステージ制御部１７は不良セル自動
配置手段１２からの不良メモリセル７０Ａについての位
置情報に基づいてＸＹステージ１５を移動させ、試料台
１６上に搭載されたウエハ５０におけるペレット６０の
不良メモリセル７０Ａの実体像を金属顕微鏡１８または
レーザ顕微鏡１９の視野内に移動させる。That is, in the defective cell observation device 13,
A defective cell automatic placement means 12 is connected to the stage control section 17, and the stage control section 17 moves the XY stage 15 based on the positional information about the defective memory cell 70A from the defective cell automatic placement means 12. A solid image of the defective memory cell 70A of the pellet 60 on the wafer 50 mounted on the sample stage 16 is moved into the field of view of the metallurgical microscope 18 or the laser microscope 19.
【００５３】さらに、不良メモリセル７０Ａの実体像を
不良セル実体像表示装置２０によって観察したい場合に
は、金属顕微鏡１８またはレーザ顕微鏡１９の視野内の
実体像が適当な操作によってテレビ画像として映し出さ
れることになる。Further, when it is desired to observe a solid image of the defective memory cell 70A using the defective cell solid image display device 20, the solid image within the field of view of the metallurgical microscope 18 or the laser microscope 19 is displayed as a television image by an appropriate operation. It turns out.
【００５４】次に、金属顕微鏡１８またはレーザ顕微鏡
１９の視野内、さらには、不良セル実体像表示装置２０
の画面に映し出された不良メモリセル７０Ａの観察に基
づいて、その不良メモリセル７０Ａについての解析およ
び分析が適宜実行される。この解析および分析は、不良
メモリセルのパターンの欠け、ショート、変色、周囲の
状況、異物の存在等に関する観察によって実行される。Next, within the field of view of the metallurgical microscope 18 or the laser microscope 19, and furthermore, the defective cell solid image display device 20
Based on the observation of the defective memory cell 70A displayed on the screen, analysis and analysis of the defective memory cell 70A are performed as appropriate. This analysis and analysis is performed by observing defects in the pattern of defective memory cells, short circuits, discoloration, surrounding conditions, presence of foreign objects, and the like.
【００５５】以降、前記作業が繰り返されることにより
、ペレット６０の全て不良メモリセル７０Ａについての
解析および分析が実行される。さらには、半導体ウエハ
５０の不良メモリセル７０Ａが存在する全てのペレット
６０について、同様の解析および分析が実行される。Thereafter, by repeating the above operations, all the defective memory cells 70A of the pellet 60 are analyzed. Furthermore, similar analyzes are performed on all pellets 60 in which defective memory cells 70A of semiconductor wafer 50 exist.
【００５６】次に、ペレット６０の配線層、メセリセル
７０の素子形成層、素子分離層等全ての層について、前
述の解析および分析が適宜実行される。ここで、解析お
よび分析する層が変更される際には、一旦、不良セル観
察装置１３から検査対象ウエハ５０が取り出され、この
ウエハ５０の所定の層がエッチング工程により除去され
る。その後、再度、このウエハ５０が試料台１６にセッ
トされる。[0056] Next, the above-mentioned analyzes and analyzes are performed as appropriate for all layers such as the wiring layer of the pellet 60, the element formation layer of the meseri cell 70, and the element isolation layer. Here, when the layer to be analyzed is changed, the wafer 50 to be inspected is first taken out from the defective cell observation device 13, and a predetermined layer of the wafer 50 is removed by an etching process. Thereafter, this wafer 50 is set on the sample stage 16 again.
【００５７】また、以上の解析および分析作業において
、前段の層の解析および分析により不良発生原因が判明
した不良メモリセルについては、検査時間を短縮化する
ために、次段の層の解析および分析時に、再度、解析お
よび分析が実行されないように、不良メモリセルの検出
時にジャンプ移動（通過移動）させる制御が自動的に実
施される。In addition, in the analysis and analysis work described above, for defective memory cells for which the cause of failure has been found through the analysis and analysis of the previous layer, the analysis and analysis of the next layer is performed in order to shorten the inspection time. Sometimes, control is automatically performed to cause jump movement (passing movement) when a defective memory cell is detected so that analysis and analysis are not performed again.
【００５８】以上のようにして、検査ワークとしてのウ
エハ５０のすべての層の解析および分析作業が終了する
と、ウエハ５０は不良セル観察装置１３から取り出され
る。そして、前記不良メモリセルのすべての解析および
分析の情報は、不良セル観察装置１３に設備された専用
のＣＰＵ（図示せず）または前記ホストＣＰＵ２におい
て整理され、その結果がそれらのＣＰＵにより適宜出力
される。As described above, when all the layers of the wafer 50 as the inspection work have been analyzed and analyzed, the wafer 50 is taken out from the defective cell observation device 13. All analysis and analysis information of the defective memory cell is organized in a dedicated CPU (not shown) installed in the defective cell observation device 13 or in the host CPU 2, and the results are outputted as appropriate by those CPUs. be done.
【００５９】前記実施例によれば次の効果が得られる。
■ 半導体記憶装置６０の開発設計で作成した既存の
レイアウト情報を使用し、メモリセル７０の配列、メモ
リセル７０以外の回路配列を含めた実体アドレス空間上
の不良メモリセル７０Ａの位置と、実際の半導体記憶装
置６０のメモリセル７０の配列中の不良メモリセル７０
Ａの位置とを即座に一致させることができるため、実際
の半導体記憶装置６０のメモリセル７０群内における不
良メモリセル７０Ａの外観不良検査時間およびその解析
時間を短縮化することができる。According to the above embodiment, the following effects can be obtained. ■ Using existing layout information created during the development and design of the semiconductor memory device 60, determine the location of the defective memory cell 70A in the physical address space, including the arrangement of the memory cells 70 and the circuit arrangement other than the memory cells 70, and the actual location of the defective memory cell 70A. Defective memory cell 70 in the array of memory cells 70 of the semiconductor memory device 60
Since the position of the defective memory cell 70A in the group of memory cells 70 of the actual semiconductor memory device 60 can be immediately matched, the time for inspecting the appearance defect of the defective memory cell 70A and the time for analyzing it can be shortened.
【００６０】■ 実際の半導体記憶装置６０のメモリ
セル７０群中における各不良メモリセル７０Ａについて
の外観不良検査時間および解析時間を短縮できるので、
不良メモリセル７０Ａの解析情報を増加することができ
、不良メモリセル７０Ａの解析精度を向上させることが
できる。■ Since the external defect inspection time and analysis time for each defective memory cell 70A in the group of memory cells 70 of the actual semiconductor memory device 60 can be shortened,
The analysis information of the defective memory cell 70A can be increased, and the accuracy of analysis of the defective memory cell 70A can be improved.
【００６１】■ 実体アドレス空間上における不良メ
モリセル７０Ａの位置と、実際の半導体記憶装置６０の
メモリセル７０群中における不良メモリセル７０Ａの位
置とを一致させることができるため、不良メモリセル７
０Ａについての外観不良検査精度および解析精度（作業
者レベル）を均一化することができる。■ Since the position of the defective memory cell 70A on the physical address space can be matched with the position of the defective memory cell 70A in the group of memory cells 70 of the actual semiconductor memory device 60, the defective memory cell 70A
Appearance defect inspection accuracy and analysis accuracy (operator level) for 0A can be made uniform.
【００６２】■ 実体アドレス空間上での不良メモリ
セル７０Ａの位置情報を、半導体記憶装置６０の開発設
計で作成した既存のレイアウト情報から作成することが
できるため、新たにレイアウト情報を作成することなく
、この新たなレイアウト情報の作成に相当する分、不良
メモリセル７０Ａについての外観不良検査時間および解
析時間を短縮化することができる。■ Since the position information of the defective memory cell 70A on the physical address space can be created from the existing layout information created in the development and design of the semiconductor memory device 60, there is no need to create new layout information. , the external defect inspection time and analysis time for the defective memory cell 70A can be shortened by the amount corresponding to the creation of this new layout information.
【００６３】■ メモリセル容量の増減や品種変更を
行っても、常時、実体アドレス空間上における不良メモ
リセル７０Ａの位置情報を半導体記憶装置６０の開発設
計時に作成した既存のレイアウト情報に基づいて作成す
ることができるため、多品種の半導体記憶装置６０の不
良メモリセル７０Ａについての外観不良検査および解析
を実施することができる。■ Even if the memory cell capacity is increased or decreased or the product type is changed, the position information of the defective memory cell 70A in the physical address space is always created based on the existing layout information created at the time of development and design of the semiconductor memory device 60. Therefore, it is possible to perform external defect inspection and analysis on defective memory cells 70A of various types of semiconductor memory devices 60.
【００６４】■ 半導体記憶装置６０の開発設計で作
成した既存のレイアウト情報のうち、ペレット原点の情
報、メモリセル原点の情報およびメモリセル７０の配列
方向情報の少ない情報に基づき、実体アドレス空間上に
おける不良メモリセル７０Ａについての位置情報を作成
することができるため、ホストＣＰＵ２における処理速
度（計算速度）を速くし、不良メモリセル７０Ａについ
ての外観不良検査時間および解析時間を短縮化すること
ができる。■ Out of the existing layout information created in the development and design of the semiconductor memory device 60, information on the pellet origin, information on the memory cell origin, and information on the arrangement direction of the memory cells 70 is small based on the information on the actual address space. Since the positional information about the defective memory cell 70A can be created, the processing speed (calculation speed) in the host CPU 2 can be increased, and the time for visual defect inspection and analysis for the defective memory cell 70A can be shortened.
【００６５】■ セル群画像表示装置８において、セ
ル７０群の模擬画像７０’群中に不良セル７０Ａの位置
を模擬的に表示させることができるため、不良セル観察
装置１３に所望の不良メモリセル７０Ａの実体像を自動
的に配置されるに際して、正確かつ迅速に表示させるこ
とができる。[0065] In the cell group image display device 8, the position of the defective cell 70A can be displayed in a simulated manner in the group of simulated images 70' of the group of cells 70, so that the defective cell observation device 13 can display the desired defective memory cell. When the physical image 70A is automatically placed, it can be displayed accurately and quickly.
【００６６】■ 前記■において、不良メモリセル７
０Ａの位置を模擬的に表示させるに際して、ウエハ模擬
画像５０’、ペレット模擬画像６０’およびセル模擬画
像７０’と段階的に拡大表示させて行くことにより、不
良メモリセル７０Ａの実***置を具体的に認識すること
ができるとともに、不良メモリセル７０Ａの実体像自動
配置が実行し易くなる。■ In the above ■, the defective memory cell 7
When displaying the position of 0A in a simulated manner, the actual position of the defective memory cell 70A can be specifically identified by gradually enlarging and displaying the wafer simulated image 50', the pellet simulated image 60', and the cell simulated image 70'. It is possible to recognize the defective memory cell 70A, and it becomes easier to perform automatic physical placement of the defective memory cell 70A.
【００６７】■ 前記■において、セル群画像表示装
置８に表示された不良セル７０Ａの模擬画像７０Ａ’が
指示装置１１によって指示されると、その指示された不
良セル７０Ａの実体像が不良セル観察装置１３の視野内
に自動的に配置されるように構成することにより、不良
セルについての外観検査時間および解析時間をより一層
短縮化することができる。■ In the above (■), when the simulated image 70A' of the defective cell 70A displayed on the cell group image display device 8 is specified by the instruction device 11, the actual image of the specified defective cell 70A is displayed when the defective cell is observed. By configuring it to be automatically placed within the field of view of the device 13, it is possible to further shorten the visual inspection time and analysis time for defective cells.
【００６８】図８は本発明の実施例２である半導体記憶
装置の不良セル観察装置を示すブロック図、である。本
実施例２が前記実施例１と異なる点は、半導体記憶装置
についての製造ラインにおける異物検査データおよびウ
エハ外観欠陥検査データを、不良セルの外観検査および
解析に利用し得るように構成されている点、にある。FIG. 8 is a block diagram showing a defective cell observation apparatus for a semiconductor memory device, which is a second embodiment of the present invention. The second embodiment differs from the first embodiment in that it is configured so that foreign object inspection data and wafer external defect inspection data on a semiconductor memory device manufacturing line can be used for external inspection and analysis of defective cells. It is located at the point.
【００６９】すなわち、ホストＣＰＵ２には製造ライン
にそれぞれ設備されている異物検査装置２１およびウエ
ハ外観欠陥検査装置２２が接続されており、ホストＣＰ
Ｕ２はこれら異物検査装置２１およびウエハ外観欠陥検
査装置２２からの検査データを補助記憶装置３に適宜記
憶するようになっている。異物検査装置２１は半導体記
憶装置の製造ラインにおける所謂前工程に適宜設備され
ており、各プロセスにおいてウエハの表面に付着した異
物を光学的に検出し、その異物のウエハ上における存在
位置を実体アドレス配列による位置情報により特定する
とともに、その大きさも特定するように構成されている
。また、ウエハ外観欠陥検査装置２２は同様に、ウエハ
上に形成されたパターンについての欠陥を光学的に検出
し、その欠陥のウエハ上における存在位置を実体アドレ
ス配列による位置情報により特定するとともに、その大
きさも特定するように構成されている。そして、これら
異物位置および欠陥の情報は実体アドレス配列であるた
め、セル群についての位置情報と一致するようになって
いる。That is, the host CPU 2 is connected to a foreign matter inspection device 21 and a wafer external defect inspection device 22, which are installed on the manufacturing line.
The U2 is configured to appropriately store inspection data from the foreign matter inspection device 21 and the wafer external defect inspection device 22 in the auxiliary storage device 3. The foreign matter inspection device 21 is appropriately installed in a so-called pre-process in a semiconductor memory device manufacturing line, and optically detects foreign matter attached to the surface of a wafer in each process, and determines the location of the foreign matter on the wafer using an actual address. It is configured to specify not only the position information from the array but also its size. Similarly, the wafer external defect inspection device 22 optically detects defects in patterns formed on the wafer, specifies the location of the defects on the wafer using position information based on the physical address array, and It is configured to also specify the size. Since the foreign object position and defect information is a real address array, it matches the position information about the cell group.
【００７０】なお、図８において、２３は異物欠陥画像
表示情報作成手段であり、異物・欠陥の位置情報および
大きさ情報に基づいて異物および欠陥の画像を模擬的に
表示するための画像表示情報を作成し、セル群画像表示
装置８に適宜供給するように構成されている。In FIG. 8, reference numeral 23 denotes a foreign object/defect image display information creation means, which generates image display information for displaying images of foreign objects and defects in a simulated manner based on position information and size information of the foreign objects/defects. It is configured to create and supply the cell group image display device 8 to the cell group image display device 8 as appropriate.
【００７１】次に、本発明の実施例２である半導体記憶
装置の不良メモリセル外観検査方法を、前記構成に係る
半導体記憶装置の不良メモリセル外観検査装置１Ａが使
用される場合について、図８および図９を参照にして説
明する。但し、本実施例２が前記実施例１と異なる点は
、半導体記憶装置についての製造ラインにおける異物検
査データおよび外観欠陥検査データを不良メモリセルの
外観検査および解析に利用する点にあるので、その点に
ついて特に説明する。Next, a method for visually inspecting a defective memory cell of a semiconductor memory device according to a second embodiment of the present invention will be described with reference to FIG. This will be explained with reference to FIG. However, this second embodiment differs from the first embodiment in that foreign matter inspection data and visual defect inspection data on the manufacturing line for semiconductor memory devices are used for visual inspection and analysis of defective memory cells. This point will be explained in particular.
【００７２】今、図１０に示されているように、セル群
画像表示装置８にセル７０群の模擬画像７０’が表示さ
れるとともに、不良セル７０Ａの模擬画像７０Ａ’が重
ね合わせて表示された際、予め異物検査装置２１および
ウエハ外観欠陥検査装置２２により収集されて、補助記
憶装置３に記憶されている異物および欠陥についての位
置情報が、ホストＣＰＵを通じて呼び出され、異物欠陥
画像表示情報作成手段２３に送信される。この作成手段
２３は入力された情報に基づいて異物および欠陥（以下
、欠陥という。）７０Ｂの模擬画像（以下、欠陥模擬画
像という。）７０Ｂ’を表示するための情報を作成し、
セル群画像表示装置８へ供給する。これにより、セル群
画像表示装置８においては、セル模擬画像７０’、不良
セル模擬画像７０Ａ’に欠陥模擬画像７０Ｂが重ね合わ
されて表示される。このとき、セル群模擬画像、不良セ
ル模擬画像および異物欠陥模擬画像は、図１１および図
１２に示されているように、前記実施例１と同様に段陥
的に拡大表示して行くことが可能である。Now, as shown in FIG. 10, a simulated image 70' of the cell group 70 is displayed on the cell group image display device 8, and a simulated image 70A' of the defective cell 70A is displayed superimposed. At this time, positional information about foreign objects and defects that has been collected in advance by the foreign object inspection device 21 and the wafer external defect inspection device 22 and stored in the auxiliary storage device 3 is called up through the host CPU, and foreign object defect image display information is created. The information is transmitted to the means 23. This creation means 23 creates information for displaying a simulated image (hereinafter referred to as defect simulated image) 70B' of foreign objects and defects (hereinafter referred to as defect) 70B based on the input information,
It is supplied to the cell group image display device 8. As a result, in the cell group image display device 8, the defective simulated image 70B is displayed superimposed on the cell simulated image 70' and the defective cell simulated image 70A'. At this time, as shown in FIGS. 11 and 12, the cell group simulated image, the defective cell simulated image, and the foreign object defect simulated image may be enlarged and displayed in stages as in the first embodiment. It is possible.
【００７３】次に、セル群画像表示装置８の画面上に表
示された不良セル７０Ａの実体像が観察される際、ホス
トＣＰＵ２による欠陥７０Ｂの呼び出し対象となり、か
つ、不良セル検出装置４によって不良セル７０Ａの検出
が実行された同一のウエハ５０が不良セル観察装置１３
の試料台１６の上に搭載される。つまり、不良セル７０
Ａと欠陥７０Ｂとのデータ整合が確保される。この整合
は品種、工程、ロット番号、ウエハ番号、検査日付、検
査時間等に基づいて補助記憶装置３に記憶されている所
定ウエハのデータがホストＣＰＵ２を通じて呼び出され
ることにより、簡単に保てる。Next, when the solid image of the defective cell 70A displayed on the screen of the cell group image display device 8 is observed, the host CPU 2 calls out the defective cell 70B, and the defective cell detection device 4 detects the defective cell 70B. The same wafer 50 on which the cell 70A was detected is detected by the defective cell observation device 13.
It is mounted on the sample stage 16 of. In other words, the defective cell 70
Data consistency between A and defect 70B is ensured. This matching can be easily maintained by calling data of a predetermined wafer stored in the auxiliary storage device 3 through the host CPU 2 based on the product type, process, lot number, wafer number, inspection date, inspection time, etc.
【００７４】続いて、不良セル模擬画像７０Ａ’および
欠陥の模擬画像７０Ｂ’が同時にセル群画像表示装置８
に表示された後に、このセル群画像表示装置８に接続さ
れている指示装置１１により、不良セルの模擬画像７０
Ａ’と欠陥の模擬画像７０Ｂ’とが重複する所望の不良
セル７０Ａの模擬画像７０Ａ’が指示される。この指示
により、指示された不良セル７０Ａの実体像が不良セル
観察装置１３における金属顕微鏡１８またはレーザ顕微
鏡１９の視野内に自動的に配置される。この不良セル７
０Ａの実体像は所定の段階において異物およびパターン
の欠陥を表示することになるため、不良セル７０Ａの外
観検査および解析、並びにそれに基づく不良原因や致命
欠陥の究明が迅速かつやり易くなる。Subsequently, the defective cell simulated image 70A' and the defective simulated image 70B' are simultaneously displayed on the cell group image display device 8.
After the defective cell image 70 is displayed, the instruction device 11 connected to the cell group image display device 8 displays a simulated image 70 of the defective cell.
A simulated image 70A' of the desired defective cell 70A in which A' and the defective simulated image 70B' overlap is designated. With this instruction, a solid image of the specified defective cell 70A is automatically placed within the field of view of the metallurgical microscope 18 or laser microscope 19 in the defective cell observation device 13. This defective cell 7
Since the solid image of 0A displays foreign matter and pattern defects at a predetermined stage, the visual inspection and analysis of the defective cell 70A, as well as the investigation of the cause of the defect and fatal defect based thereon, become quick and easy.
【００７５】本実施例２によれば、不良セル検出装置４
によって検出された不良セル７０Ａと、異物検査装置２
１およびウエハ外観欠陥検査装置２２によって検出され
た欠陥７０Ｂとを、同一のウエハ上で照合させることが
できるため、不良セル７０Ａの外観欠陥検査時間および
その解析時間をより一層短縮化することができるととも
に、不良原因や致命欠陥の発生原因等の究明を迅速かつ
容易化することができる。According to the second embodiment, the defective cell detection device 4
The defective cell 70A detected by the foreign matter inspection device 2
1 and the defect 70B detected by the wafer external defect inspection device 22 can be compared on the same wafer, so that the external defect inspection time of the defective cell 70A and its analysis time can be further shortened. At the same time, it is possible to quickly and easily investigate the causes of defects and fatal defects.
【００７６】なお、前記実施例２においては、不良セル
模擬画像７０Ａ’および欠陥模擬画像７０Ｂ’をセル群
の模擬画像７０’に模擬的に表示するように構成した場
合につき説明したが、模擬表示せずに直接的に不良セル
７０Ａの実***置と欠陥７０Ｂの実***置とが重なり合
った不良セル７０Ａの実体像が不良セル観察装置１３の
視野内に自動的に配置されるように構成してもよい。In the second embodiment, a case has been described in which the defective cell simulated image 70A' and the defective simulated image 70B' are configured to be displayed in a simulated manner on the cell group simulated image 70'. Even if the actual image of the defective cell 70A, in which the actual position of the defective cell 70A and the actual position of the defect 70B directly overlap, is automatically placed within the field of view of the defective cell observation device 13, good.
【００７７】すなわち、この半導体記憶装置の不良メモ
リセル外観検査装置は、前記半導体記憶装置について異
物検査が実施され異物が検出されるとともに、その異物
の半導体記憶装置における位置が実体アドレス配列によ
る位置情報により特定される異物検査装置と、前記半導
体記憶装置について外観欠陥検査が実施され外観欠陥が
検出されるとともに、その外観欠陥の半導体記憶装置に
おける位置が実体アドレス配列による位置情報により特
定される外観欠陥検査装置と、前記半導体記憶装置につ
いて電気的特性検査が実施され不良セルが検出されると
ともに、その不良セルの位置が論理アドレス配列による
位置情報により特定される不良セル検出装置と、前記半
導体記憶装置についてのレイアウト情報のうち、セル配
列の原点情報、この原点からの各セルの位置情報、およ
び、各セルの配列方向情報による簡易レイアウト情報を
生成する簡易レイアウト情報生成装置と、この簡易レイ
アウト情報に基づき、前記不良セルの論理アドレス配列
による位置情報が実体アドレス配列による位置情報に変
換される不良セル位置情報変換手段と、この不良セルの
位置情報と、前記異物および外観欠陥についての各位置
情報とを照合し、異物および外観欠陥の位置と同一位置
のまたは異なる位置の不良セルの実体像を、不良セルの
位置情報に基づいて不良セル観察装置の視野内に自動的
に配置させ、この不良セルにつき外観検査が実際に実施
される不良セル観察装置と、を備えている。In other words, this defective memory cell appearance inspection apparatus for a semiconductor memory device performs a foreign object inspection on the semiconductor memory device, detects a foreign object, and determines the position of the foreign object in the semiconductor memory device using positional information based on a physical address array. and an external defect inspection device in which an external defect inspection is performed on the semiconductor storage device to detect an external defect, and the location of the external defect in the semiconductor storage device is specified by position information based on an entity address array. an inspection device; a defective cell detection device that performs an electrical characteristic test on the semiconductor storage device to detect a defective cell; and a defective cell detection device that specifies the location of the defective cell using position information based on a logical address array; and the semiconductor storage device. A simple layout information generation device that generates simple layout information based on cell arrangement origin information, position information of each cell from this origin, and arrangement direction information of each cell among the layout information about a defective cell location information conversion means for converting location information based on the logical address array of the defective cell into location information based on the physical address array; A solid image of the defective cell at the same position or a different position from the position of the foreign object and external defect is automatically placed within the field of view of the defective cell observation device based on the position information of the defective cell. and a defective cell observation device on which visual inspection is actually performed.
【００７８】そして、この半導体記憶装置の不良メモリ
セル外観検査装置による不良メモリセル外観検査方法は
、前記半導体記憶装置について異物検査が実施され異物
が検出されるとともに、その異物の半導体記憶装置にお
ける位置が実体アドレス配列による位置情報により特定
される異物検査工程と、前記半導体記憶装置について外
観欠陥検査が実施され外観欠陥が検出されるとともに、
その外観欠陥の半導体記憶装置における位置が実体アド
レス配列による位置情報により特定される外観欠陥検査
工程と、前記半導体記憶装置について電気的特性検査が
実施され不良セルが検出されるとともに、その不良セル
の位置が論理アドレス配列による位置情報により特定さ
れる不良セル検出工程と、前記半導体記憶装置について
のレイアウト情報のうち、セル配列の原点情報、この原
点からの各セルの位置情報、および、各セルの配列方向
情報による簡易レイアウト情報を生成する簡易レイアウ
ト情報生成工程と、この簡易レイアウト情報に基づき、
前記不良セルの論理アドレス配列による位置情報が実体
アドレス配列による位置情報に変換される不良セル位置
情報変換工程と、この不良セルの位置情報と、前記異物
および外観欠陥についての各位置情報とを照合し、異物
および外観欠陥の位置と同一位置の、または異なる位置
の不良セルの実体像を、不良セルの位置情報に基づいて
不良セル観察装置の視野内に自動的に配置させ、この不
良セルにつき外観検査が実際に実施される不良セル外観
検査工程と、を備えることになる。In this defective memory cell visual inspection method using the defective memory cell visual inspection apparatus for a semiconductor memory device, a foreign matter inspection is performed on the semiconductor memory device to detect foreign matter, and the position of the foreign matter in the semiconductor memory device is determined. a foreign matter inspection step in which the semiconductor memory device is identified by positional information based on an entity address array, and an external defect inspection is performed on the semiconductor storage device to detect any external defects;
An appearance defect inspection step in which the location of the appearance defect in the semiconductor memory device is specified by position information based on an entity address array, and an electrical characteristic test is performed on the semiconductor memory device to detect a defective cell. A defective cell detection step in which the location is specified by position information based on a logical address array, and among the layout information about the semiconductor memory device, information on the origin of the cell array, information on the location of each cell from this origin, and information on the location of each cell from the origin A simple layout information generation step of generating simple layout information based on arrangement direction information, and based on this simple layout information,
A defective cell location information conversion step in which the location information based on the logical address array of the defective cell is converted to location information based on the physical address array, and the location information of the defective cell is compared with each location information regarding the foreign matter and external defects. Then, based on the position information of the defective cell, a solid image of the defective cell at the same position as the foreign object and the external defect or a different position is automatically placed within the field of view of the defective cell observation device, and the defective cell is detected. and a defective cell appearance inspection step in which the appearance inspection is actually performed.
【００７９】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、不
良セル観察装置１３には、金属顕微鏡およびレーザ顕微
鏡の他に走査型電子顕微鏡やＸ線検出器等を設備するよ
うに構成してもよい。[0079] The invention made by the present inventor has been specifically explained based on examples, but the present invention is not limited to the above-mentioned examples, and can be modified in various ways without departing from the gist thereof. Needless to say. For example, the defective cell observation device 13 may be configured to be equipped with a scanning electron microscope, an X-ray detector, etc. in addition to a metallurgical microscope and a laser microscope.
【００８０】また、検査対象は半導体記憶装置のメモリ
セルに限定されず、論理回路が規則的に多数配列された
半導体集積回路装置のセル等にも適用することができる
。Furthermore, the object to be inspected is not limited to memory cells of semiconductor memory devices, but can also be applied to cells of semiconductor integrated circuit devices in which a large number of logic circuits are regularly arranged.
【００８１】[0081]
【発明の効果】本願において開示される発明のうち代表
的なものの概要を説明すれば、次の通りである。セル群
画像表示装置において、セル群の模擬画像中に不良セル
の位置を模擬的に表示させることにより、作業者に不良
セルの半導体装置における実際上の具体的位置を視覚的
に認識させることができるため、不良セル観察装置の視
野内に所望の不良セルを自動的に配置させるに際して、
所望の位置の不良セルを正確かつ迅速に配置させること
ができる。A summary of typical inventions disclosed in this application is as follows. In a cell group image display device, by displaying the position of a defective cell in a simulated image of a cell group, an operator can visually recognize the actual specific position of a defective cell in a semiconductor device. Therefore, when automatically placing a desired defective cell within the field of view of the defective cell observation device,
Defective cells can be placed at desired positions accurately and quickly.
【図１】本発明の一実施例である半導体記憶装置の不良
メモリセル外観検査装置を示すブロック図である。FIG. 1 is a block diagram showing a defective memory cell visual inspection apparatus for a semiconductor memory device, which is an embodiment of the present invention.
【図２】ウエハ内のレイアウトを示す概略平面図である
。FIG. 2 is a schematic plan view showing the layout inside the wafer.
【図３】ペレット内のレイアウトを示す概略平面図であ
る。FIG. 3 is a schematic plan view showing the layout inside the pellet.
【図４】本発明の一実施例である半導体記憶装置の不良
セル外観検査方法を示す工程図である。FIG. 4 is a process diagram showing a method for visually inspecting a defective cell in a semiconductor memory device, which is an embodiment of the present invention.
【図５】セル群画像表示装置のウエハ模擬画像表示画面
を示す説明図である。FIG. 5 is an explanatory diagram showing a wafer simulated image display screen of the cell group image display device.
【図６】セル群画像表示装置のペレット模擬画像表示画
面を示す説明図である。FIG. 6 is an explanatory diagram showing a pellet simulated image display screen of the cell group image display device.
【図７】セル群画像表示装置の不良セル模擬画像表示画
面を示す説明図である。FIG. 7 is an explanatory diagram showing a defective cell simulated image display screen of the cell group image display device.
【図８】本発明の他の実施例である半導体記憶装置の不
良メモリセル外観検査装置を示すブロック図である。FIG. 8 is a block diagram showing a defective memory cell visual inspection apparatus for a semiconductor memory device, which is another embodiment of the present invention.
【図９】本発明の他の実施例である半導体記憶装置の不
良メモリセル外観検査方法を示す工程図である。FIG. 9 is a process diagram showing a method for visually inspecting a defective memory cell of a semiconductor memory device according to another embodiment of the present invention.
【図１０】セル群画像表示装置のウエハ模擬画像表示画
面を示す説明図である。FIG. 10 is an explanatory diagram showing a wafer simulated image display screen of the cell group image display device.
【図１１】セル群画像表示装置のウエハ模擬画像表示画
面を示す説明図である。FIG. 11 is an explanatory diagram showing a wafer simulated image display screen of the cell group image display device.
【図１２】セル群画像表示装置のペレット模擬画像表示
画面を示す説明図である。FIG. 12 is an explanatory diagram showing a pellet simulated image display screen of the cell group image display device.
１、１Ａ…半導体記憶装置の不良セル観察装置（半導体
装置の検査装置）、２…ホストＣＰＵ、３…補助記憶装
置、４…不良セル検出装置、５…簡易レイアウト情報生
成装置、６…セル群レイアウト情報作成手段、７…不良
セル位置情報変換手段、８…セル群画像表示装置、９…
セル群画像表示情報作成手段、１０…不良セル画像表示
情報作成手段、１１…指示装置、１２…不良セル自動配
置手段、１３…不良セル観察装置、１４…防振台、１５
…ＸＹステージ、１６…試料台、１７…ステージ制御部
、１８…金属顕微鏡、１９…レーザ顕微鏡、２０…不良
セル実体像表示装置、２１…異物検査装置、２２…ウエ
ハ外観欠陥装置、２３…異物欠陥画像表示情報作成手段
、５０…半導体ウエハ、５１〜５４…メモリマット、５
５…ボンディングパッド、５６…周辺回路、６０…半導
体記憶装置（ペレット）、６１…ウエハ径、６２Ｘ、６
２Ｙ…ペレットのサイズ、６３Ｘ、６３Ｙ…ペレットの
配列番号、６４…ペレットの仮想原点、６５…ペレット
原点、６６Ｘ、６６Ｙ…ペレットの仮想原点からペレッ
ト原点までの距離、７０…メモリセル、７０Ａ…不良メ
モリセル、７１…メモリセルの基準点、７２Ｘ、７２Ｙ
…メモリセルの配列番号、７３Ｘ、７３Ｙ…ペレット原
点からメモリセル基準点までの距離。DESCRIPTION OF SYMBOLS 1, 1A... Defective cell observation device for semiconductor storage device (inspection device for semiconductor device), 2... Host CPU, 3... Auxiliary storage device, 4... Defective cell detection device, 5... Simple layout information generation device, 6... Cell group Layout information creation means, 7... Defective cell position information conversion means, 8... Cell group image display device, 9...
Cell group image display information creation means, 10... Defective cell image display information creation means, 11... Indication device, 12... Defective cell automatic placement means, 13... Defective cell observation device, 14... Anti-vibration table, 15
... XY stage, 16 ... Sample stage, 17 ... Stage control unit, 18 ... Metal microscope, 19 ... Laser microscope, 20 ... Defective cell solid image display device, 21 ... Foreign object inspection device, 22 ... Wafer appearance defect device, 23 ... Foreign object Defect image display information creation means, 50... semiconductor wafer, 51-54... memory mat, 5
5... Bonding pad, 56... Peripheral circuit, 60... Semiconductor storage device (pellet), 61... Wafer diameter, 62X, 6
2Y... Pellet size, 63X, 63Y... Pellet array number, 64... Pellet virtual origin, 65... Pellet origin, 66X, 66Y... Distance from pellet virtual origin to pellet origin, 70... Memory cell, 70A... Defective Memory cell, 71...Reference point of memory cell, 72X, 72Y
...Memory cell array number, 73X, 73Y...Distance from the pellet origin to the memory cell reference point.
Claims (9)
個のセルのうち、不良セルを検査する半導体装置の検査
方法において、前記半導体装置について電気的特性検査
が実施され不良セルが検出されるとともに、その不良セ
ルの位置が論理アドレス配列による位置情報により特定
される不良セル検出工程と、前記半導体装置についての
レイアウト情報のうち、セル配列の原点情報、この原点
からの各セルの位置情報、および、各セルの配列方向情
報による簡易レイアウト情報を生成する簡易レイアウト
情報生成工程と、この簡易レイアウト情報に基づき、前
記セル群のレイアウト情報が作成されるセル群レイアウ
ト情報作成工程と、前記簡易レイアウト情報に基づき、
前記不良セルの論理アドレス配列による位置情報が実体
アドレス配列による位置情報に変換される不良セル位置
情報変換工程と、前記セル群レイアウト情報に基づき、
前記半導体装置のセル群の模擬画像を表示装置の画面上
に表示するための情報が作成され、この情報に基づきセ
ル群の模擬画像が表示装置の画面上に表示されるセル群
画像表示工程と、前記不良セル位置情報変換工程による
情報に基づき、不良セルの模擬画像をセル群画像表示装
置の画面上に表示するための情報が作成され、この情報
に基づき不良セルの模擬画像が前記セル群の模擬画像が
表示されたセル群画像表示装置の画面上に重ね合わせさ
れて表示される模擬画像表示工程と、を備えていること
を特徴とする半導体装置の検査方法。1. A semiconductor device testing method for testing a defective cell among a plurality of regularly arranged cells of a semiconductor device, wherein an electrical characteristic test is performed on the semiconductor device and a defective cell is detected. In addition, a defective cell detection step in which the location of the defective cell is specified by position information based on a logical address array; and among the layout information about the semiconductor device, information on the origin of the cell array, information on the location of each cell from the origin, a simple layout information generation step of generating simple layout information based on arrangement direction information of each cell; a cell group layout information creation step of generating layout information of the cell group based on the simple layout information; Based on the information
a defective cell location information conversion step in which location information based on the logical address array of the defective cell is converted to location information based on the physical address array, and based on the cell group layout information,
a cell group image display step in which information for displaying a simulated image of a cell group of the semiconductor device on the screen of a display device is created, and a simulated image of the cell group is displayed on the screen of the display device based on this information; Based on the information from the defective cell location information conversion step, information for displaying a simulated image of the defective cell on the screen of the cell group image display device is created, and based on this information, the simulated image of the defective cell is displayed in the cell group. A method for inspecting a semiconductor device, comprising: a step of displaying a simulated image superimposed on the screen of a cell group image display device.
であって、セル群の模擬画像が表示されたセル群画像表
示装置の画面上に不良セルの模擬画像が重ね合わされて
表示された後、この表示画面において、前記セル群の模
擬画像における不良セルの模擬画像の位置を指示する指
示工程と、この指示に従って指示された不良セルの実体
像を、前記不良セル位置情報変換工程による情報に基づ
き、不良セル観察装置の視野内に自動的に配置させ、こ
の不良セルにつき外観検査が実際に実施される外観検査
工程と、を備えていることを特徴とする半導体装置の検
査方法。2. The method for inspecting a semiconductor device according to claim 1, wherein after a simulated image of a defective cell is superimposed and displayed on a screen of a cell group image display device on which a simulated image of a cell group is displayed. , on this display screen, an instruction step of instructing the position of a simulated image of a defective cell in the simulated image of the cell group, and an actual image of the defective cell instructed according to this instruction into information obtained by the defective cell position information conversion step. 1. A method for inspecting a semiconductor device, comprising: an appearance inspection step in which the defective cells are automatically placed within the field of view of a defective cell observation device, and an appearance inspection is actually performed on the defective cells.
よび不良セルの模擬画像の表示が段階的に拡大表示され
ることを特徴とする請求項１または請求項２の半導体装
置の検査方法。3. The method for inspecting a semiconductor device according to claim 1, wherein the display of the simulated image of the cell group of the semiconductor device and the simulated image of the defective cell are enlarged in stages.
個のセルのうち、不良セルを検査する半導体装置の検査
方法において、前記半導体装置について異物検査が実施
され異物が検出されるとともに、その異物の半導体装置
における位置が実体アドレス配列による位置情報により
特定される異物検査工程と、前記半導体装置について外
観欠陥検査が実施され外観欠陥が検出されるとともに、
その外観欠陥の半導体装置における位置が実体アドレス
配列による位置情報により特定される外観欠陥検査工程
と、前記半導体装置について電気的特性検査が実施され
不良セルが検出されるとともに、その不良セルの位置が
論理アドレス配列による位置情報により特定される不良
セル検出工程と、前記半導体装置についてのレイアウト
情報のうち、セル配列の原点情報、この原点からの各セ
ルの位置情報、および、各セルの配列方向情報による簡
易レイアウト情報を生成する簡易レイアウト情報生成工
程と、この簡易レイアウト情報に基づき、前記不良セル
の論理アドレス配列による位置情報が実体アドレス配列
による位置情報に変換される不良セル位置情報変換工程
と、この不良セルの位置情報と、前記異物および外観欠
陥についての各位置情報とを照合し、異物および外観欠
陥の位置と同一位置の、または異なる位置の不良セルの
実体像を、不良セルの位置情報に基づいて不良セル観察
装置の視野内に自動的に配置させ、この不良セルにつき
外観検査が実際に実施される不良セル外観検査工程と、
を備えていることを特徴とする半導体装置の検査方法。4. In a semiconductor device testing method for testing a defective cell among a plurality of regularly arranged cells of a semiconductor device, a foreign object inspection is performed on the semiconductor device, a foreign object is detected, and the foreign object is detected. a foreign object inspection step in which the position of the foreign object in the semiconductor device is specified by position information based on a physical address array; and an external defect inspection is performed on the semiconductor device to detect any external defects;
An appearance defect inspection step in which the location of the appearance defect in the semiconductor device is specified by position information based on a physical address array, and an electrical characteristic test is performed on the semiconductor device to detect a defective cell, and the location of the defective cell is determined. A defective cell detection step identified by positional information based on a logical address array, and among layout information about the semiconductor device, information on the origin of the cell array, information on the position of each cell from this origin, and information on the array direction of each cell. a simple layout information generation step of generating simple layout information based on the simple layout information, and a defective cell location information conversion step of converting the location information based on the logical address array of the defective cell to the location information based on the physical address array, based on the simple layout information. This positional information of the defective cell is compared with each positional information of the foreign object and external defect, and a physical image of the defective cell at the same position or a different position from the position of the foreign object and external defect is obtained using the positional information of the defective cell. a defective cell appearance inspection step in which the defective cell is automatically placed within the field of view of a defective cell observation device based on the defective cell, and an appearance inspection is actually performed on the defective cell;
A method for inspecting a semiconductor device, comprising:
個のセルのうち、不良セルを検査する半導体装置の検査
方法において、前記半導体装置について異物検査が実施
され異物が検出されるとともに、その異物の半導体装置
における位置が実体アドレス配列による位置情報により
特定される異物検査工程と、前記半導体装置について外
観欠陥検査が実施され外観欠陥が検出されるとともに、
その外観欠陥の半導体装置における位置が実体アドレス
配列による位置情報により特定される外観欠陥検査工程
と、前記半導体装置について電気的特性検査が実施され
不良セルが検出されるとともに、その不良セルの位置が
論理アドレス配列による情報により特定される不良セル
検出工程と、前記半導体装置についてのレイアウト情報
のうち、セル配列の原点情報、この原点からの各セルの
位置情報、および、各セルの配列方向情報による簡易レ
イアウト情報を生成する簡易レイアウト情報生成工程と
、この簡易レイアウト情報に基づき、前記セル群のレイ
アウト情報が作成されるセル群レイアウト情報作成工程
と、前記簡易レイアウト情報に基づき、前記不良セルの
論理アドレス配列による位置情報が実体アドレス配列に
よる位置情報に変換される不良セル位置情報変換工程と
、前記セル群レイアウト情報に基づき、前記半導体装置
のセル群の模擬画像をセル群画像表示装置の画面上に表
示するための情報が作成され、この情報に基づきセル群
の模擬画像がセル群画像表示装置の画面上に表示される
セル群画像表示工程と、前記不良セル位置情報変換工程
による情報に基づいて不良セルの模擬画像をセル群画像
表示装置の画面上に表示するための情報が作成され、こ
の情報に基づき不良セルの模擬画像が前記セル群の模擬
画像が表示されたセル群画像表示装置の画面上に重ね合
わせされて表示されるとともに、前記異物および外観欠
陥についての各位置情報に基づいて異物および外観欠陥
の模擬画像をセル群画像表示装置の画面上に表示するた
めの情報が作成され、この情報に基づき異物および外観
欠陥の模擬画像が、前記セル群の模擬画像および不良セ
ルの模擬画像が表示されたセル群画像表示装置に重ね合
わされて表示される模擬画像表示工程と、を備えている
ことを特徴とする半導体装置の検査方法。5. In a semiconductor device testing method for testing a defective cell among a plurality of regularly arranged cells of a semiconductor device, a foreign object inspection is performed on the semiconductor device, a foreign object is detected, and the foreign object is detected. a foreign object inspection step in which the position of the foreign object in the semiconductor device is specified by position information based on a physical address array; and an external defect inspection is performed on the semiconductor device to detect any external defects;
An appearance defect inspection step in which the location of the appearance defect in the semiconductor device is specified by position information based on a physical address array, and an electrical characteristic test is performed on the semiconductor device to detect a defective cell, and the location of the defective cell is determined. A defective cell detection process identified by information based on a logical address array, and among layout information about the semiconductor device, based on information on the origin of the cell array, information on the position of each cell from this origin, and information on the array direction of each cell. a simple layout information generation step of generating simple layout information; a cell group layout information creation step of generating layout information of the cell group based on the simple layout information; and a cell group layout information generation step of generating the logic of the defective cell based on the simple layout information a defective cell location information conversion step in which location information based on the address array is converted to location information based on the actual address array, and a simulated image of the cell group of the semiconductor device is displayed on the screen of the cell group image display device based on the cell group layout information. a cell group image display step in which information to be displayed on the cell group is created and a simulated image of the cell group is displayed on the screen of the cell group image display device based on this information; Information for displaying a simulated image of a defective cell on the screen of a cell group image display device is created, and based on this information, a simulated image of a defective cell is displayed on the cell group image display device on which the simulated image of the cell group is displayed. information for displaying a simulated image of the foreign object and appearance defect on the screen of the cell group image display device based on the respective positional information about the foreign object and appearance defect. and a simulated image display step in which, based on this information, a simulated image of foreign objects and appearance defects is superimposed and displayed on a cell group image display device on which a simulated image of the cell group and a simulated image of the defective cell are displayed. A method for inspecting a semiconductor device, comprising:
個のセルのうち、不良セルを検査する半導体装置の検査
装置において、前記半導体装置について電気的特性検査
が実施され不良セルが検出されるとともに、その不良セ
ルの位置が論理アドレス配列による位置情報により特定
される不良セル検出装置と、前記半導体装置についての
レイアウト情報のうち、セル配列の原点情報、この原点
からの各セルの位置情報、および、各セルの配列方向情
報による簡易レイアウト情報を生成する簡易レイアウト
情報生成装置と、この簡易レイアウト情報に基づき、前
記セル群のレイアウト情報が作成されるセル群レイアウ
ト情報作成手段と、前記簡易レイアウト情報に基づき、
前記不良セルの論理アドレス配列による位置情報が実体
アドレス配列による位置情報に変換される不良セル位置
情報変換手段と、セル群の模擬画像を画面上に表示する
ためのセル群画像表示装置と、前記セル群レイアウト情
報に基づき、前記半導体装置のセル群の模擬画像を前記
セル群画像表示装置の画面上に表示するための情報が作
成され、この情報に基づきセル群の模擬画像を前記セル
群画像表示装置の画面上に表示させるセル群画像表示情
報作成手段と、前記不良セル位置情報変換手段による情
報に基づき、不良セルの模擬画像を前記セル群画像表示
装置の画面上に表示するための情報が作成され、この情
報に基づき不良セルの模擬画像を前記セル群の模擬画像
が表示された前記セル群画像表示装置の画面上に重ね合
わせて表示させる不良セル画像表示情報作成手段と、を
備えていることを特徴とする半導体装置の検査装置。6. In a semiconductor device testing apparatus for testing a defective cell among a plurality of regularly arranged cells of a semiconductor device, an electrical characteristic test is performed on the semiconductor device and a defective cell is detected. Also, a defective cell detection device in which the location of the defective cell is specified by position information based on a logical address array; among the layout information about the semiconductor device, information on the origin of the cell array, information on the location of each cell from the origin; and a simple layout information generating device that generates simple layout information based on arrangement direction information of each cell, a cell group layout information generating means that generates layout information of the cell group based on the simple layout information, and the simple layout Based on the information
a defective cell location information conversion means for converting location information based on a logical address array of the defective cell into location information based on a physical address array; a cell group image display device for displaying a simulated image of a cell group on a screen; Based on the cell group layout information, information for displaying a simulated image of the cell group of the semiconductor device on the screen of the cell group image display device is created, and based on this information, the simulated image of the cell group is displayed as the cell group image. Information for displaying a simulated image of a defective cell on the screen of the cell group image display device based on information from a cell group image display information creation means to be displayed on the screen of the display device and the defective cell position information conversion means. is created, and based on this information, a defective cell image display information creation means for superimposing and displaying a simulated image of the defective cell on the screen of the cell group image display device on which the simulated image of the cell group is displayed. A semiconductor device inspection device characterized by:
であって、セル群の模擬画像が表示されたセル群画像表
示装置の画面上に不良セルの模擬画像が重ね合わされて
表示された後、このセル群画像表示画面において、前記
セル群の模擬画像における不良セルの模擬画像の位置を
指示する指示装置と、この指示に従って指示された不良
セル実体像を、前記不良セル位置情報変換手段による情
報に基づき、不良セル観察装置の視野内に自動的に配置
させる不良セル自動配置手段と、を備えていることを特
徴とする半導体装置の検査装置。7. The semiconductor device inspection apparatus according to claim 4, wherein after the simulated image of the defective cell is superimposed and displayed on the screen of the cell group image display device on which the simulated image of the cell group is displayed. , on this cell group image display screen, an instruction device for instructing the position of a simulated image of a defective cell in the simulated image of the cell group; and an actual image of the defective cell instructed according to the instruction by the defective cell position information converting means; 1. An inspection device for a semiconductor device, comprising: automatic placement means for automatically placing a defective cell within a field of view of a defective cell observation device based on information.
個のセルのうち、不良セルを検査する半導体装置の検査
装置において、前記半導体装置について異物検査が実施
され異物が検出されるとともに、その異物の半導体装置
における位置が実体アドレス配列による位置情報により
特定される異物検査装置と、前記半導体装置について外
観欠陥検査が実施され外観欠陥が検出されるとともに、
その外観欠陥の半導体装置における位置が実体アドレス
配列による位置情報により特定される外観欠陥検査装置
と、前記半導体装置について電気的特性検査が実施され
不良セルが検出されるとともに、その不良セルの位置が
論理アドレス配列による位置情報により特定される不良
セル検出装置と、前記半導体装置についてのレイアウト
情報のうち、セル配列の原点情報、この原点からの各セ
ルの位置情報、および、各セルの配列方向情報による簡
易レイアウト情報を生成する簡易レイアウト情報生成装
置と、この簡易レイアウト情報に基づき、前記不良セル
の論理アドレス配列による位置情報が実体アドレス配列
による位置情報に変換される不良セル位置情報変換手段
と、この不良セルの位置情報と、前記異物および外観欠
陥についての各位置情報とを照合し、異物および外観欠
陥の位置と同一位置のまたは異なる位置の不良セルの実
体像を、不良セルの位置情報に基づいて不良セル観察装
置の視野内に自動的に配置させ、この不良セルにつき外
観検査が実際に実施される不良セル観察装置と、を備え
ていることを特徴とする半導体装置の検査装置。8. In a semiconductor device testing apparatus for testing defective cells among a plurality of regularly arranged cells of a semiconductor device, a foreign object inspection is performed on the semiconductor device to detect foreign objects, and to detect the foreign objects. A foreign object inspection device in which the position of a foreign object in a semiconductor device is specified by position information based on an entity address array;
A visual defect inspection device specifies the location of the visual defect in the semiconductor device using position information based on a physical address array; and an electrical characteristic test is performed on the semiconductor device to detect a defective cell, and the location of the defective cell is A defective cell detection device identified by positional information based on a logical address array, and among layout information about the semiconductor device, information on the origin of the cell array, information on the position of each cell from this origin, and information on the array direction of each cell. a simple layout information generating device that generates simple layout information according to the present invention; and a defective cell position information conversion means that converts position information based on the logical address array of the defective cell into position information based on the physical address array based on the simple layout information; This position information of the defective cell is compared with each position information of the foreign object and external defect, and the physical image of the defective cell at the same position or a different position from the position of the foreign object and external defect is determined as the position information of the defective cell. 1. A semiconductor device inspection device comprising: a defective cell observation device that automatically places the defective cells within the field of view of the defective cell observation device based on the basis of the defective cell observation device, and performs an actual visual inspection of the defective cells.
個のセルのうち、不良セルを検査する半導体装置の検査
装置において、前記半導体装置について異物検査が実施
され異物が検出されるとともに、その異物の半導体装置
における位置が実体アドレス配列による位置情報により
特定される異物検査装置と、前記半導体装置について外
観欠陥検査が実施され外観欠陥が検出されるとともに、
その外観欠陥の半導体装置における位置が実体アドレス
配列による位置情報により特定される外観欠陥検査装置
と、前記半導体装置について電気的特性検査が実施され
不良セルが検出されるとともに、その不良セルの位置が
論理アドレス配列による情報により特定される不良セル
検出装置と、前記半導体装置についてのレイアウト情報
のうち、セル配列の原点情報、この原点からの各セルの
位置情報、および、各セルの配列方向情報による簡易レ
イアウト情報を生成する簡易レイアウト情報生成装置と
、この簡易レイアウト情報に基づき、前記セル群のレイ
アウト情報が作成されるセル群レイアウト情報作成手段
と、前記簡易レイアウト情報に基づき、前記不良セルの
論理アドレス配列による位置情報が実体アドレス配列に
よる位置情報に変換される不良セル位置情報変換手段と
、セル群の模擬画像を画面上に表示するためのセル群画
像表示装置と、前記セル群レイアウト情報に基づき、前
記半導体装置のセル群の模擬画像をセル群画像表示装置
の画面上に表示するための情報が作成され、この情報に
基づきセル群の模擬画像をセル群画像表示装置の画面上
に表示させるセル群画像表示情報作成手段と、前記不良
セル位置情報変換手段による情報に基づき、不良セルの
模擬画像を前記セル群画像表示装置の画面上に表示する
ための情報が作成され、この情報に基づき不良セルの画
像を前記セル群画像が表示された前記セル群画像表示装
置の画面上に重ね合わせて表示させるとともに、前記異
物および外観欠陥についての各位置情報に基づいて異物
および外観欠陥の模擬画像をセル群画像表示装置の画面
上に表示するための情報が作成され、この情報に基づき
異物および外観欠陥の模擬画像を、前記セル群の模擬画
像および不良セルの模擬画像が表示されたセル群画像表
示装置に重ね合わされて表示させる模擬画像表示情報作
成手段と、を備えていることを特徴とする半導体装置の
検査装置。9. In a semiconductor device testing apparatus for testing a defective cell among a plurality of regularly arranged cells of a semiconductor device, a foreign object inspection is performed on the semiconductor device to detect the foreign object, and to detect the foreign object. A foreign object inspection device in which the position of a foreign object in a semiconductor device is specified by position information based on an entity address array;
A visual defect inspection device specifies the location of the visual defect in the semiconductor device using position information based on a physical address array; and an electrical characteristic test is performed on the semiconductor device to detect a defective cell, and the location of the defective cell is A defective cell detection device identified by information based on a logical address array, and among layout information about the semiconductor device, information on the origin of the cell array, information on the position of each cell from this origin, and information on the array direction of each cell. a simple layout information generating device that generates simple layout information; a cell group layout information generating device that generates layout information of the cell group based on the simple layout information; a defective cell location information conversion means for converting location information based on an address array into location information based on an actual address array; a cell group image display device for displaying a simulated image of a cell group on a screen; Based on this information, information for displaying a simulated image of the cell group of the semiconductor device on the screen of the cell group image display device is created, and based on this information, the simulated image of the cell group is displayed on the screen of the cell group image display device. Information for displaying a simulated image of a defective cell on the screen of the cell group image display device is created based on the information from the cell group image display information creation means and the defective cell position information conversion means. displaying an image of the defective cell in a superimposed manner on the screen of the cell group image display device on which the cell group image is displayed, and simulating foreign objects and appearance defects based on the respective positional information regarding the foreign objects and appearance defects. Information for displaying an image on the screen of the cell group image display device is created, and based on this information, a simulated image of foreign objects and external defects is displayed on the cell on which the simulated image of the cell group and the simulated image of the defective cell are displayed. 1. An inspection apparatus for semiconductor devices, comprising: a simulated image display information creation means that is displayed in a superimposed manner on a group image display device.
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|---|---|---|---|
| JP41453290A JP2938584B2 (en) | 1990-12-26 | 1990-12-26 | Inspection method and apparatus for semiconductor device |
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| JPH04225252A true JPH04225252A (en) | 1992-08-14 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0521601A (en) * | 1991-06-21 | 1993-01-29 | Mitsubishi Electric Corp | Layout pattern generating device |
| US5994913A (en) * | 1995-03-28 | 1999-11-30 | Hyundai Electronics Industries Co., Ltd. | Method for analyzing defects in a semiconductor |
-
1990
- 1990-12-26 JP JP41453290A patent/JP2938584B2/en not_active Expired - Fee Related
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|---|---|---|---|---|
| JPH0521601A (en) * | 1991-06-21 | 1993-01-29 | Mitsubishi Electric Corp | Layout pattern generating device |
| US5994913A (en) * | 1995-03-28 | 1999-11-30 | Hyundai Electronics Industries Co., Ltd. | Method for analyzing defects in a semiconductor |
Also Published As
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