JPH04223715A - プログラマブルコネクタとプログラマブル回路内の接続線の状態制御構造 - Google Patents
プログラマブルコネクタとプログラマブル回路内の接続線の状態制御構造Info
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Abstract
め要約のデータは記録されません。
Description
り詳細に言えばプログラマブル論理デバイスに関する。
様々な論理機能を実行することができる。これらの機能
には、AND、NAND、XORのような組合せ論理関
数の計算及びそれらの論理関数の記憶が含まれる。更に
、特定の入力を多数のチップへの入力から選択すること
ができる。米国特許第4,870,302号明細書には
、本発明の譲受人であるジリンクス・インコーポレイテ
ッド(Xilinx Inc. )が所有するこのよう
な関数を実行するための発明が記載されている。米国特
許第4,706,216号明細書には、論理関数を生成
するためにジリンクス・インコーポレイテッドが使用す
る論理要素について説明している。これら2件の特許を
本願の参考例として参照することができる。上記2件の
特許に記載されるようにして製造された製品は汎用かつ
大電力用であり、多数の変数の選択可能な論理関数を実
行することができ、かつユーザによってどの論理関数が
生成されるかを変化させるように再プログラムすること
ができる。 ジリンクス・インコーポレイテッドによって製造される
デバイスが、米国カリフォルニア州 95124・サン
ノゼ・ロジックドライブ 2100に所在するジリン
クス・インコーポレイテッドから入手可能な「ザ・プロ
グラマブル・ゲート・アレイ・データ・ブック」(Th
e Programmable Gate Array
Data Book )に記載されており、これを参
照することができる。
の関数を実行する特定の論理素子に向けて送るためには
、信号を接続線上に送る前にバッファ即ち緩衝すること
が望ましい。これは、特にチップ外部から来る信号また
はチップ外部に出て行く信号について当てはまる。米国
特許第4,855,691号明細書には、線がバッファ
リングを必要とする程度に十分に高い容量を有する場合
に、バッファリングを行う複数の線から別の線への信号
の供給を制御するための構造が開示されている。この接
続線に供給される信号は、米国特許第4,706,21
6号明細書に記載されるような型式の論理要素によって
生成することができる。
4,706,216号明細書に記載されているようなコ
ンフィグラブル論理素子の汎用かつ大電力用の能力を必
要としない。更に、このような簡単な論理関数は、コン
フィグラブル論理アレイチップの全能力が必要とされる
ような他のより複雑な関数と共に使用することができる
。このような簡単な関数の1つがAND関数である。 この関数を迅速に実行するために、図1に示されるよう
な幅広のワイヤード(結線)ANDゲートが提供されて
いる。各トランジスタがNチャネルであり、かつ関数へ
の入力I1 〜I3 がそれぞれインバータINV1
〜INV3 を介してトランジスタN1 〜N3 のゲ
ートに印加されると仮定する。トランジスタN1 〜N
3 のいずれかが入力I1 、I2 、またはI3 上
の低レベルの入力信号によってオン状態にされると、接
続線ICが接地されて、論理0出力信号が発生する。全
入力I1 〜I3が高い場合にのみ、全トランジスタN
1 〜N3 がオフとなって、抵抗R1 が接続線IC
を高レベルに引き上げ、論理1出力信号を発生させるこ
とができる。このように、接続線IC上の信号が信号I
1 〜I3 のAND関数である。
のような関数をコンフィグラブル論理アレイチップ内で
実行する手段を提供している。このような目的に使用可
能なバッファは図2に示されるようなものであり、本明
細書の参考例として米国特許第4,855,691号明
細書に記載されている。図2の回路は、線L1 上の値
が高い場合に線LL1 に高インピーダンスが与えられ
、かつ線L1 上の値が低い場合に低電圧が与えれるよ
うにプログラムすることができる。メモリセルM61内
の高い値がNチャネルトランジスタT61をオンにし、
線L1 から線L2 上に信号が供給される。メモリセ
ルM41内の低い値がトランジスタT42をオンにしか
つトランジスタT41をオフにして、信号が線L1 イ
ンバータB41に供給され、該インバータが線L1 上
の前記信号の補数をトランジスタT32のゲートに送る
。このように、L1 の高い値がトランジスタT32を
オフにして、線LL1 上に高インピーダンスが与えら
れるのに対して、L1 上の低レベル信号がトランジス
タT32をオンにして、トランジスタT32を介して線
LL1 に伝搬される。L1 及びL3 のような複数
の線を、このようにして線L1 に接続することができ
、抵抗R62との組合せでAND関数を生成することが
できる。
ードANDゲートが多くの利点を有するにも拘らず、よ
り一層の柔軟性が要求される場合がある。例えば、複雑
な情報処理の用途に於ては、同時に使用可能な同じ変数
の集合について2つ以上の論理関数を有することが要求
される場合がある。更に、入力信号の補数の論理関数が
要求される場合には、その入力信号を最初にそれを反転
させる論理素子に送らなければならない。この場合に、
反転された信号は、該反転入力信号及び他の信号のAN
D関数を生成する線L1 に送り返さなければならない
。 このようにして入力信号の補数を生成することには2つ
の欠点がある。第1に、情報処理の速度が遅くなること
である。第2に、さもなければより複雑な関数を実行す
るために使用可能なチップ内部の貴重な資源が使用され
ることである。
と該第1のサブセットの信号の補数からなる第2の信号
のサブセットとからなる信号の集合から選択した信号か
ら少なくとも1個の論理関数が回路によって生成される
。この論理関数は、汎用論理資源を用いることなく生成
される。出力信号は、好適には論理アレイチップのその
エッジに近い物理的に小さい部分に於て迅速に生成され
る。
信号、該入力信号の補数、またはそのどちらでもない値
を用いて、関数を保持する接続線に電圧または高インピ
ーダンスを印加するトランジスタを制御することができ
る。オンの時に第1電圧を接続線に印加するトランジス
タが、プログラマブル接続部によって制御される。この
プログラマブル接続部は、各トランジスタを高レベル入
力信号または低レベル入力信号に応答してオンにし、若
しくは前記入力信号のいずれかの値に応答してオフに維
持するようになっている。
ば接地電圧、または高インピーダンスを関数が生成され
る接続線に加える。他のトランジスタ(または類似の制
御手段)が同様に前記第1電圧または高インピーダンス
を前記接続線に印加する。また、前記第1電圧を印加す
るトランジスタが存在しない場合にのみ前記接続線に第
2の電圧例えば正の供給電圧を印加するための手段、例
えば前記接続線をVccに接続するプルアップ抵抗を設
けられる。
なると接続線には第1電圧が存在し、かついずれのトラ
ンジスタもオンでない時には接続線上に第2電圧が存在
する。従って、前記接続線は、プログラム手段によって
選択された信号の集合の組合せ関数を伝送する。
が信号、その補数またはそのいずれでもない値をそれら
に応答して選択するように別個にプログラムすることが
できる。
接続部が入力信号の集合の組合せ関数に応答して、対応
するトランジスタをオンにする。それぞれに入力信号の
集合によって制御される複数のトランジスタが、接続線
に第1電圧を印加するように制御される。このように、
多数の入力変数の関数が、接続線に対応する容量を追加
することなく提供される。
の補数との選択は、生成された前記関数が出力線に印加
される前に反転されるかどうかを選択することによって
行うことができる。
正の電圧供給源である場合には、各接続線によって入力
信号またはその補数から選択したもののAND関数が供
給される。このAND関数は、あらゆる特定の入力信号
またはその補数と別個にプログラムすることができる。 好適実施例では、前記入力線及び接続線が極めて接近さ
せて使用することができ、そのために入力線及び接続線
の長さが短くかつ容量が小さくなって、より速い動作速
度が可能になる。
個の入力端子IT1 、IT2 及び2個の接続線OC
、OD が図示されている。各接続線が、プルアップ
抵抗RC 、RD を介して電圧源Vccに接続されて
いる。前記各入力線は、1個のプログラマブル接続部に
よって接続線OC 、OD にそれぞれ接続されている
。前記各プログラマブル接続部は、電圧が前記接続線に
印加されるかどうかを制御するために前記入力線上の信
号、または該信号の補数を使用することができ、または
そのいずれをも使用しないことができる。
例を示している。このプログラマブルコネクタによって
、入力線Iによって接続線ICに搬送される信号を供給
するための手段が得られる。また、前記プログラマブル
コネクタによって、入力線Iを接続線ICから、これら
2本の線間に高インピーダンスを供給することによって
効果的に切断するための手段が得られる。接続線ICに
は、一定電圧に連結されたプルアップ抵抗が設けられて
いる。
D関数を供給するプログラマブルコネクタが実現される
。即ち、接続線ICが、それに供給される低レベル信号
がない場合に高レベルに引き上げられ、かつそれに供給
される低レベル信号が1個でもあれば低レベルに引き下
げられる。即ち、プログラマブル接続部PROG.IN
T1 は、入力線I上に高レベル信号が存在するように
接続線ICに高インピーダンスを供給し、かつ入力線I
上に低レベル信号が存在するように接続線ICに低レベ
ル信号を供給するように設計されている。入力線I上に
伝送された前記信号がAND関数に含まれるようになっ
ている場合には、メモリセルM1 が、NORゲートN
OR1 の入力2に低レベル信号を供給するようにプロ
グラムされる。入力2が低レベルにされると、NORゲ
ートNOR1が入力線I上に伝送された前記信号を反転
させることになる。
、NORゲートNOR1 がトランジスタT1 のゲー
トに高レベル信号を供給して該トランジスタをオンにし
、かつ接続線ICを低レベルにする。入力線IがNOR
ゲートNOR1 の入力1上に高レベル信号を供給する
と、NORゲートNOR1がトランジスタT1 の前記
ゲート上に低レベル信号を供給する。これによってトラ
ンジスタT1 がオフになり、かつ接続線ICと入力線
Iとの間に高インピーダンスが供給される。
線I上の信号と無関係であるような場合には、メモリセ
ルM1 が。NORゲートNOR1 の入力2に高レベ
ル信号を供給するようにプログラムされる。これによっ
てNORゲートNOR1 の出力が低レベルにされ、そ
れによってトランジスタT1 がオフにされる。トラン
ジスタT1 がオフになると、接続線ICと入力線Iと
の間に高インピーダンスが供給され、それによって、接
続線IC上に供給される前記論理関数を入力線I上に伝
送される信号と無関係になるように、効果的に2本の前
記線を切断する。
入力線I上に伝送された信号のみを、該信号の補数を除
外して接続線IC上に供給するための手段が提供される
。或る信号の補数と該信号自体とを接続線上に供給する
ための手段を提供するために、図5に示されるプログラ
マブル接続部PROG.INT2 を使用することがで
きる。プログラマブル接続部PROG.INT2 によ
って、図4に示されるような2個の単純なプログラマブ
ル接続部を一体的にカスケード接続(縦続接続)した構
成が得られ、入力信号が直接にNORゲートNOR2
に印加され、かつNORゲートNOR3 に印加される
前にインバータ10を通過するようになっている。
て接続線ICへの電圧の供給を制御するために、メモリ
セルM2 、M3 が、確実に入力線I上の低レベル信
号に応答して部分52がトランジスタT2 をオンにし
かつ入力線I上の信号と無関係に部分53がトランジス
タT3 をオフ状態に維持するようにプログラムされる
。メモリセルM2 は、NORゲートNOR2 に低レ
ベル信号を供給するようにプログラムされ、それによっ
てNORゲートNOR2 はトランジスタT2 に入力
Iの補数を供給することができる。また、このように入
力線Iに於ける高レベル信号が接続線ICへの高インピ
ーダンスとなって入力線I上の高レベル信号を表わし、
かつ接続線ICへの低レベル信号の場合には入力線I上
の低レベル信号が表わす。メモリセルM3 は、入力線
I上の信号と無関係にNORゲートNOR3 の出力を
低レベルにしかつトランジスタT3 をオフにするよう
に、NORゲートNOR3 に高レベル信号を供給する
ようにプログラムしなければならない。これによって、
プログラマブル接続部PROG.INT2 の部分53
が接続線ICから有効に切断される。
号の補数の論理関数が要求される場合には、メモリセル
M2 及びM3 が部分53をオンにしかつ部分52を
オフにするようにプログラムされる。メモリセルM3
は、NORゲートNOR3 に低レベル信号を供給する
ようにプログラムされ、それによってNORゲートNO
R3 が入力線I上の低レベル信号に応答して低レベル
出力を供給することができ、それが次に入力線I上の低
レベル信号を表わすように、(トランジスタT3 をオ
フにすることによって)トランジスタT3 に高インピ
ーダンスを接続線ICに供給させる。このモードでは、
NORゲートNOR3 が、入力線I上の高レベル信号
を表わすように、(トランジスタT3 をオンにするこ
とによって)トランジスタT3 に低レベル信号を接続
線ICに印加させる。 メモリセルM3 が低レベル信号を供給する場合には、
メモリセルM2 は、入力線Iの状態と無関係に高レベ
ル信号をNORゲートNOR2 に供給し、それによっ
てNORゲートNOR2 の出力が低レベルになりかつ
トランジスタT2 がオフになるようにプログラムしな
ければならない。これによって、プログラマブル接続部
PROG.INT2 の部分52が接続線ICから有効
に切断される。
関係であることが必要な場合には、メモリセルM2 及
びM3 の双方が高レベル信号を供給するようにプログ
ラムされ、それによってトランジスタT2 及びT3
が入力信号Iの状態と無関係に接続線ICに高インピー
ダンスを供給する。
れている。プログラマブル接続部2と同様に、プログラ
マブル接続部PROG.INT3 によって或る信号ま
たはその補数を接続線ICに供給するための手段が提供
される。また、プログラマブル接続部PROG.INT
2 と同様に、プログラマブル接続部PROG.INT
3 によって、入力線I上の高レベル信号(または高レ
ベル補数信号)を表わすように接続線ICに高インピー
ダンスが供給され、かつ入力線I上の低レベル信号を表
わすように低レベル信号(または低レベル補数信号)が
供給される。しかしながら、プログラマブル接続部PR
OG.INT3 は、プログラマブル接続部PROG.
INT2 よりも接続線ICに追加される容量が小さい
ので好ましい。
IのAND関数が要求される場合には、メモリセルM5
がORゲートOR5 の入力4に高レベル信号を送る
ようにプログラムされ、かつメモリセルM4 がORゲ
ートOR4 の入力1に低レベル信号を送るようにプロ
グラムされる。これによってORゲートOR5 の出力
が高レベルにされ、それによって次にNANDゲートN
AND1 の入力20が高レベルにされる。入力20が
高レベルにされると、NANDゲートNAND1 の出
力がORゲートOR4 の出力を受け取る入力21によ
って決定されることになる。
入力1に低レベル信号を送るようにプログラムされてい
るので、ORゲートOR4 の前記出力は、入力線Iに
よってORゲートOR4 の入力2に送られた入力信号
に従う。 ORゲートOR4 の前記出力がNANDゲートNAN
D1 の入力21であるので、NANDゲートNAND
1 の前記出力は入力線I上の信号の補数となる。従っ
て、入力線Iの高レベル信号に対して、トランジスタT
4 がオフにされ、かつ高インピーダンスが接続線IC
に供給される。入力線Iの信号が低レベル信号の場合に
は、トランジスタT4 がオンになり、かつ接続線IC
が低レベルに下がる。
場合には、メモリセルM4がORゲートOR4 の入力
1に高レベル信号を送り、それがORゲートOR4 の
出力を高レベルにするようにプログラムされる。これが
次にNANDゲートNAND1 の入力21を高レベル
にする。入力21が高レベルにされると、NANDゲー
トNAND1 の出力が前記NANDゲートの他方の入
力20の信号の補数をトランジスタT4 のゲートに送
る。メモリセルM5 が、ORゲートOR5 の入力4
に低レベル信号を送るようにプログラムされ、それによ
ってORゲートOR5 の出力が、入力線Iによって伝
送されてインバータ20によってORゲートOR5 の
入力3に送られる入力信号の補数に従う。
ゲートNAND1の入力20であるので、NANDゲー
トNAND1 の出力は、入力信号Iが低レベルである
とトランジスタT4 をオフにし、それによって接続線
ICに高インピーダンスを供給する。同様に、入力信号
が高レベルであるとNANDゲートNAND1 がトラ
ンジスタT4 をオンにし、それによって接続線ICを
低レベルに下げる。このようにして、接続線ICによっ
て供給される論理関数が入力線Iの信号の補数の関数と
なる。
号Iと無関係であるような場合には、メモリセルM4
及びM5 がそれぞれORゲートOR4 及びORゲー
トOR5 のゲート1及び4に高レベル信号を供給する
ようにプログラムされ、それによってNANDゲートN
AND1 の入力20、21の双方に高レベル信号が供
給され、入力信号Iの状態と無関係にトランジスタT4
をオフにする。
しつつ説明する。入力端子IT1 に信号Aがありかつ
入力端子IT2 に信号Bがあると仮定する。更に、接
続線OC が関数Aアンド
プログラマブル接続部C2 を適当にプログラムしなけ
ればならない。プログラマブル接続部C1 は、(上述
したように)入力端子IT1 によって送られる入力信
号が接続線OC に表れるようにプログラムされる(即
ち、高インピーダンスが高レベル入力信号を表し、かつ
低電圧が低レベル入力信号を表す)。プログラマブル接
続部C2 が、入力端子IT2 によって送られる入力
信号の補数が接続線OC に表れるようにプログラムさ
れる。このようにして、接続線OC が論理関数Aアン
ド
力端子IT1 によって送られる信号の補数が接続線O
D に表れるようにプログラムされる。プログラマブル
接続部D2 は、接続線OD を入力端子IT2から有
効に切断し、それによって接続線OD 上の信号が入力
端子IT2 上の信号及びその補数の双方と無関係であ
るようにプログラムされる。このようにして、接続線O
D が論理関数
用途は、図7に示されるデータ/アドレス・デマルチプ
レクサについての使用である。入力線Iは、その時間の
一部分がアドレスを表し、かつその時間の一部分がその
アドレスに存在するデータを表す時分割多重化信号を伝
送する。入力線Iはラッチ31の入力ポートDに接続さ
れている。一般にチップ外で生成されるイネーブル信号
が、ラッチ31のイネーブルポートEに供給される。ラ
ッチ31の出力ポートQがプログラマブル接続部A1
に接続されている。
い場合には、入力線Iによって入力ポートDに供給され
た信号がラッチ31の出力ポートに送られる。次に、プ
ログラマブル接続部A1 が出力ポートQに於ける信号
またはその補数を接続線ICに通過させ、またはいずれ
をも通過させなかったりする。この信号は、接続線IC
が接続される接続回路によって適当な回路素子または回
路素子の組に送られるアドレスの一部分である。
スの他の部分を伝送する図示されない他のラッチ)内に
保持される間、或るデバイスが前記アドレスによってイ
ネーブルにされる。次に、イネーブルポートEに表れる
前記信号が低レベルになると、前記アドレスがラッチ3
1内に保持され、かつラッチ31(及び図示されない他
のラッチ)に於て元の信号に分離される入力線I(及び
図示されない他の線)上の前記データを、線32(及び
図示されない他のデータ線)によってアドレス指定され
たデバイス(または次に前記信号をアドレス指定された
前記デバイスに送る汎用接続回路)に送ることができる
。
別の実施例では、単一のピンを入力ピンまたは出力ピン
として使用することができる。
の2つの例が図8及び図9にそれぞれ示されている。図
8に示す双方向性プログラマブル接続部は、該プログラ
マブル接続部が追加のメモリセルM10及び追加のトラ
ンジスタT10を有する点を除いて、図4に関して上述
したプログラマブル接続部1と構造的に類似している。 この双方向性プログラマブル接続部の2個の追加コンポ
ーネントによって、信号を入出力線I/Oから接続線I
Cへ、または接続線ICから入出力線I/Oへ送ること
、若しくは入出力線I/Oを接続線ICから切断するこ
とが、従って互いに無関係に可能になる。
能する場合には、ノードAが、トランジスタT10をオ
ンにするようにメモリセルM10をプログラムすること
によって、入出力線I/Oに接続される。更に、ノード
Cが、トランジスタT11をオフにすることによって入
出力線I/Oから有効に切断される。トランジスタT1
1は、NORゲートNOR50の出力を低レベルにする
高レベル信号を入力51に送るようにメモリセルM11
をプログラムすることによって、オフにすることができ
る。
る時、ノードCは上述したように使用される。ノードA
が、トランジスタT10をオフにするようにメモリセル
M10をプログラムすることによって、入出力線I/O
から切断される。更に、メモリセルM11は、入力51
に低レベル信号が表れるようにプログラムされ、それに
よってNORゲートNOR50が、図4のプログラマブ
ル接続部のNORゲートNOR1 と全く同様に動作す
る。
グラマブル接続部は、3つの動作モードを有する。第1
モードでは、入出力線I/Oが出力線として機能し、か
つ双方向性プログラマブル接続部が接続線上の信号また
は接続線上の補数を入出力線に送ることができる。第2
モードでは、入出力線I/Oが入力線として機能し、前
記双方向性プログラマブル接続部が入出力線上の信号ま
たは入出力線上の補数を接続線へと送ることができる。 第3モードでは、前記双方向性プログラマブル接続部が
、接続線と入出力線との間に高インピーダンスを供給す
ることによって、前記接続線を前記入出力線から有効に
切断することができる。
が出力線として機能する場合の動作は次の通りである。 ノードEを接続線ICから入出力線I/Oへ信号を送る
ために使用する。ノードFが、接続線IC上の前記信号
の補数を入出力線I/Oに送るために使用される。ノー
ドDは入力モードで使用される。出力モードの場合に、
ノードDは、高レベル信号をORゲート71及び72の
入力61及び62にそれぞれ送るように両方のメモリセ
ルM21及びM22をプログラムすることによって、前
記接続線から切断される。これによって、これらのOR
ゲート71、72の出力が高レベルになり、それによっ
てNANDゲート73の出力が低レベルになり、それが
トランジスタT20をオフにする。
送られるようになっている場合には、トランジスタT2
1をメモリセルM23によってオンにし、かつトランジ
スタT22をメモリセルM24によってオフにする。こ
れによって、接続線IC上の前記信号をトランジスタT
21を介して入出力線I/Cに送ることができる。接続
線IC上の信号の補数が入出力線I/O上に送られるよ
うになっている場合には、トランジスタT22をメモリ
セルM24によってオンにし、かつトランジスタT21
をメモリセルM23によってオフにする。これによって
、接続線IC上の前記信号を、入出力線I/Oに送られ
る前にインバータ10によって反転させることができる
。
記第2モードでの動作は、両ノードE及びFを前記接続
線から切断することによって行なわれる。これは、トラ
ンジスタT21及びT22を、それぞれそれらのゲート
に低レベル信号を送ることによってオフにするようにメ
モリセルM23及びM24をプログラムすることによっ
て行なわれる。この場合、メモリセルM21及びM22
は、図6に於けるメモリセルM4 及びM5 と同様に
プログラムされる。
る前記第3モードでの動作は、ORゲート71、72の
入力に高レベル信号を送るようにメモリセルM21及び
M22をプログラムすると同時に、トランジスタT21
及びT22のゲートに低レベル信号を送るようにメモリ
セルM23及びM24をプログラムすることによって行
なわれる。3個のトランジスタT20、T21、T22
全部がオフになると、図9の前記プログラマブル接続部
が入出力線I/Oを接続線ICから切断する。
接続部によって、プログラマブルコネクタが別の論理関
数を生成することも可能になる。これは、入出力線I/
Oが出力線として機能する際に、図9の前記双方向性プ
ログラマブル接続部によって、接続線ICによって伝送
される信号または該信号の補数のいずれかを入出力線I
/Oに送る手段が提供されるからである。これによって
、入力線によって伝送される信号または該信号の補数を
前記接続線上に送ることができる通常のプログラマブル
接続部と並列な構造が確保される。
成し、かつ出力線OUT上に入力信号A及びBの関数を
送るための回路を概略的に示している。プログラマブル
接続部PIA 及びPIB は、図5及び図6に示され
るような入力接続部または図9に示されるような双方向
接続部とすることができる。同様に、プログラマブル接
続部PIO は図9に示されるような双方向性とするこ
とができ、または図9の右側に示されるような出力回路
素子のみから構成することができる。
を出力線OUTに供給する前に反転させることができる
場合に生成し得る関数の組を示している。接続線IC上
の信号が入力信号A及びBから生成されるような場合に
は、出力信号を反転させることによって次のような追加
の関数、即ち(A+
らの追加の論理関数は、チップ内に配設された比較的汎
用の論理資源を全く用いることなく生成される。
続線ICに対応する容量を追加することなく一層幅広い
ANDゲートを実現することが可能になる。
クタの実施例では、各入力線にそれぞれ専用のプログラ
マブル接続部が必要であった。各プログラマブル接続部
によって、接続線ICに相当の既成容量が付加される。 図11のより幅広のデコーダでは、入力信号及びその補
数のいずれかのサブセットのAND関数がNANDゲー
トに使用されて、接続線ICに到達する前に別のAND
ゲート入力を生成することから、同じプログラマブル接
続部を用いた幾つかの入力線を設けることができる。必
要なプログラマブル接続部が少なくなることから、接続
線ICに付加される容量が少なくなる。
線ICに供給するために様々な手段が使用されている。 入力線I1 〜In は、それぞれにユニットU41内
に示されるように配置された2個のメモリセル、4個の
パストランジスタ及び1個のインバータによって、図中
のNANDゲート11のようなあるNANDゲートの入
力に接続されている。NANDゲート11がトランジス
タT41を制御する。
プログラムされるかによって、入力線I1 上の前記信
号またはその補数をNANDゲート入力端子41に入力
することができ、または入力線I1 をNANDゲート
11から有効に切断することができる。入力線I1 の
切断は、論理0をメモリセルM51及びM52内にロー
ドし、それによってトランジスタT63及びT64双方
をオフにしかつトランジスタT61及びT62をオンに
して、高レベル信号がトランジスタT61及びT62を
介してNANDゲート11に送られるようにすることに
よって達成される。このようにして、線L1 上の信号
を、入力線I1 〜In 上の信号またはその補数の様
々な組合せのAND関数とすることができる。
)の組を有する線Lnのような追加の線を接続線ICに
接続することができる。接続線ICは、I1 〜In
のような全入力線上の信号またはその補数の様々な組合
せのAND関数を供給し、それが次に線L1 〜Ln
を制御するためにNANDゲートに入力を供給する。
に幾つかの特徴が示されている。図12に示されるよう
に、入力線及び接続線が、チップのエッジEと該チップ
の内部にあるLOGIC1 及びLOGIC2 のよう
な論理ブロックとの間に配置されている。このようにし
て、例えば入力ピンIP1 及びIP2 から入出力バ
ッファIOB1 、IOB2 及びA1 のようなプロ
グラマブル接続部を介して接続線OA2に伝送される間
に信号が経験する遅れが最小となり、それによって回路
の容量が最小になりかつ速度が増大する。更に、接続線
OA 、OB 、OC またはOD 上の信号は、単に
それらをOUTのような適当な出力線に送り、かつIO
B3 のような入出力バッファを介してOP1 のよう
な出力ピンに送ることによって、前記チップの外部に容
易に送ることができる。
OB 、OC及びOD に沿ってパストランジスタまた
は伝送ゲートを配設することによって改善することがで
きる。 例えば、ピンIP1 及びIP2 上の前記信号の論理
関数が論理ブロックLOGIC2 に於て使用される場
合には、選択された接続線OA2〜OD2上の信号が論
理ブロックLOGIC2 に続くスイッチマトリックス
1 接続部に使用可能となるようにメモリセルM5 〜
M8 で制御されたパストランジスタまたは伝送ゲート
T5 〜T8 をオンにする。この場合、パストランジ
スタまたは伝送ゲートT1 〜T4 がオフになり、接
続線部分OA1、OB1、OC1及びOD1を接続線部
分OA2、OB2、OC2及びOD2からそれぞれ有効
に分離する。
、例えば論理ブロックLOGIC1または出力線OUT
にあることが必要な場合には、メモリセルM5〜M8
によって制御されるパストランジスタ即ち伝送ゲートT
5 〜T8 をオフにすることもでき、更に長さが短く
なって接続線OA2〜OD2の容量が小さくなり、結果
的に信号スイッチング時間を短縮することができる。
うなパストランジスタ即ち伝送ゲートを設けることによ
って、1個のチップが、その周囲に配設された選択可能
な数の別個のデコーダまたは他のプログラマブルコネク
タを有することができる。分離可能な各区分が上述した
ように動作するためには、各区分が要求されるような高
電圧及び低電圧双方を供給し得るように、図示されるよ
うにプルアップ抵抗を各接続線の各区分に接続する。例
えば、抵抗RD1が区分OD1に接続され、抵抗RD2
が区分OD2に接続され、かつ抵抗RD3が区分OD3
に接続されている。
ではなく、接続線に接続された入出力線間に信号を伝送
するための接続線として機能するためには、幾つかの前
記抵抗、本実施例では図12に示される抵抗RA1、R
B1、RC1及びRD1をそれぞれパストランジスタT
A1、TB1、TC1及びTD1と直列に形成する。パ
ストランジスタがオフの時、対応するプルアップ抵抗が
切断され、前記接続線は信号を或る入出力線から別の入
出力線に送ることが可能になる。例えば、トランジスタ
TA1及びT4 をオフにすることによって、接続線区
分OA1が該接続線区分に接続された入出力線(図示せ
ず)のための接続線として機能することが可能になる。 また、幾つかの区分が一体的に接続されている場合には
、電力を節約するために接続されている前記線区分の組
に唯1個の抵抗を接続し、または逆に速度を高くするた
めに2個以上の抵抗を接続することが望ましい。
2 のような入力ピンから、若しくは例えばスイッチマ
トリックス1または論理デバイスLOGIC1のような
前記チップの内部の回路から到来する信号が可能である
。同様に、生成された論理関数は、直接にOP1 のよ
うな出力ピンに送ることができ、または前記チップの内
部にある通常の接続回路に送ることができる。
辺に沿って走る線を様々な線の区分に分割することが、
パストランジスタ即ち伝送ゲートを用いて前記区分を分
離することによって可能である。同様に、本発明によれ
ば、前記チップの全周には及ばない区分を設けることが
でき、またはチップ内部の範囲内に区分を設けることが
でき、若しくは前記チップの周縁から内部に延在する区
分を設けることができる。また、様々な数の接続線を設
けることができる。
る全ての線に接続されない入力線を設けることができる
。また、全ての入力線が接続線にとって容易に使用でき
る補数信号を有する必要はない。更に、本発明の技術的
範囲内に於て、バッファが接続される入力ピンを入力ピ
ンまたは出力ピンとして使用できるように双方向性のバ
ッファを設けることができる。また、接続線に印加され
る電圧の極性を変えることによってまたはインバータを
追加することによって、上述したようなAND関数と同
様にOR、NAND、及びNORを含む他の論理関数を
実行することが可能である。
ば本発明の技術的範囲内に於て様々な変形・変更が可能
であることは容易に理解される。
的に示す回路図である。
す回路図である。
に示す回路図である。
を示す回路図である。
を示す回路図である。
を示す回路図である。
チを用いたデータ/アドレス・デマルチプレクサを概略
的に示す回路図である。
す回路図である。
の実施例を示す回路図である。
ルコネクタを概略的に示す回路図である。
論理回路を示す説明図である。
ログラマブルコネクタの実施例を示す回路図である。
該チップの内部にある論理要素との間に配置され、内部
及び外部の双方に接続されたプログラマブルコネクタの
レイアウトを示す回路図である。
Claims (23)
- 【請求項1】 プログラマブル論理デバイスのた
めのプログラマブルコネクタであって、少なくとも1本
の入出力線と、少なくとも1本の接続線と、1本の前記
入出力線及び1本の前記接続線に対応する少なくとも1
個のプログラマブル接続部とを備え、前記各プログラマ
ブル接続部が、前記接続線に第1電圧を印加するための
手段と、少なくとも第1状態と第2状態とにプログラム
可能であり、前記第1電圧印加手段を制御するためのプ
ログラマブル制御手段とを有し、前記第1状態に於て、
前記第1電圧印加手段が、対応する前記入出力線上の第
1信号に応答して対応する前記接続線に前記第1電圧を
供給し、かつ対応する前記入出力線上の第2信号に応答
して対応する前記接続線に高インピーダンスを供給する
と共に、前記第2状態に於て、前記第1電圧印加手段が
、前記入出力線上の前記第2信号に応答して対応する前
記接続線に前記第1電圧を供給し、かつ対応する前記入
力線上の前記第1信号に応答して対応する前記接続線に
高インピーダンスを供給するようになっており、いずれ
の前記第1電圧印加手段によっても前記第1電圧が供給
されない各前記接続線に第2電圧を供給するための手段
を備えることを特徴とするプログラマブルコネクタ。 - 【請求項2】 前記プログラマブル制御手段が、
更に対応する前記入出力線上の前記第1及び第2信号に
応答して前記第1電圧印加手段が対応する前記接続線に
高インピーダンスを供給する第3状態にプログラム可能
であることを特徴とする請求項1に記載のプログラマブ
ルコネクタ。 - 【請求項3】 前記入出力線が複数の入出力線で
あり、かつ1個のプログラマブル接続部が前記入出力線
のそれぞれに対応していることを特徴とする請求項1に
記載のプログラマブルコネクタ。 - 【請求項4】 前記プログラマブル接続部が、前
記接続線上に在る信号または前記接続線上に在る前記信
号の補数の一方を一本の前記入出力線にプログラム可能
に印加するための手段を更に備えることを特徴とする請
求項3の記載のプログラマブルコネクタ。 - 【請求項5】 前記プログラム可能な印加手段が
、前記接続線上に在る前記信号及びその補数のいずれも
が前記一本の入出力線に印加されないようにプログラム
可能であることを特徴とする請求項4に記載のプログラ
マブルコネクタ。 - 【請求項6】 前記接続線が複数の接続線であり
、かつ1個の前記プログラマブル接続部が前記接続線の
それぞれに対応していることを特徴とする請求項1に記
載のプログラマブルコネクタ。 - 【請求項7】 前記入出力線が複数の入出力線で
あり、前記接続線が複数の接続線であり、かつ少なくと
も1個の前記プログラマブル接続部が前記入出力線のそ
れぞれに対応すると共に、少なくとも1個の前記プログ
ラマブル接続部が前記接続線のそれぞれに対応している
ことを特徴とする請求項1に記載のプログラマブルコネ
クタ。 - 【請求項8】 プログラマブル論理デバイスのた
めのプログラマブルコネクタであって、少なくとも1本
の入出力線と、少なくとも1本の接続線と、それぞれに
1本の前記入出力線及び1本の前記接続線に対応する少
なくとも1個のプログラマブル接続部とを備え、前記各
プログラマブル接続部が、前記接続線に第1電圧を印加
するための手段と、前記入出力線のそれぞれについて、
前記入出力線上の選択信号または該信号の補数を選択し
、若しくは前記信号及び前記補数のいずれをも選択しな
い手段と、前記選択信号によって制御される前記第1電
圧印加手段を制御するための制御手段とを有し、かつ、
いずれの前記第1電圧印加手段によっても前記第1電圧
が供給されない各前記接続線に第2電圧を供給するため
の手段を備えることを特徴とするプログラマブルコネク
タ。 - 【請求項9】 プログラマブル論理デバイスのた
めのプログラマブルコネクタであって、複数の入力線と
、少なくとも1本の接続線と、それぞれに1本の前記接
続線に対応しかつ前記入力線のサブセットに対応する少
なくとも1個のプログラマブル接続部とを備え、前記各
プログラマブル接続部が、前記接続線に第1電圧を印加
するための手段と、前記第1電圧印加手段を制御するた
めのプログラマブル制御手段とを有し、該プログラマブ
ル制御手段が、前記入力線の前記サブセット上の信号の
選択した組合せに応答して前記第1電圧印加手段に前記
第1電圧を印加させることができるように、プログラム
可能な対応する前記入力線の組によって制御されるよう
になっており、かつ、いずれの前記第1電圧印加手段に
よっても前記第1電圧が供給されない前記接続線のそれ
ぞれに第2電圧を供給するための手段を更に備えること
を特徴とするプログラマブルコネクタ。 - 【請求項10】 集積回路のためのプログラマブ
ルコネクタであって、少なくとも1本の入出力線と、少
なくとも1本の接続線と、1本の前記入出力線及び1本
の前記接続線に対応する少なくとも1個のプログラマブ
ル接続部と、前記プログラマブル接続部を3つのモード
のいずれかに於て操作するための手段とを備え、前記操
作手段が、第1モードに於て、対応する前記入出力線上
の高レベル信号に応答して対応する前記接続線に高イン
ピーダンスを供給し、かつ対応する前記入出力線上の低
レベル信号に応答して対応する前記接続線に第1の一定
電圧を供給するための手段と、第2のモードに於て、対
応する前記入出力線上の低レベル信号に応答して対応す
る前記接続線に高インピーダンスを供給し、かつ対応す
る前記入出力線上の高レベル信号に応答して対応する前
記接続線に前記第1の一定電圧を供給するための手段と
、第3のモードに於て、対応する前記入出力線上の前記
信号と無関係に対応する前記接続線に高インピーダンス
を供給するための手段とを有し、かつ、いずれの前記プ
ログラマブル接続部によっても前記第1電圧が供給され
ない前記接続線のそれぞれに第2の一定電圧を供給する
ための手段を備えることを特徴とするプログラマブルコ
ネクタ。 - 【請求項11】 前記入出力線が複数の入出力線
であり、かつ1個の前記接続線上に在る信号を1本の前
記入出力線にプログラム可能に印加するための手段と、
前記接続線上に在る前記信号の補数を前記1本の入出力
線にプログラム可能に印加するための手段とを更に備え
ることを特徴とする請求項1、8または10のいずれか
に記載のプログラマブルコネクタ。 - 【請求項12】 少なくとも1本の前記入出力線
に接続された外部ピンを更に備えることを特徴とする請
求項1または8に記載のプログラマブルコネクタ。 - 【請求項13】 少なくとも1本の前記入力線に
接続された外部ピンを更に備えることを特徴とする請求
項9に記載のプログラマブルコネクタ。 - 【請求項14】 前記入出力線、前記接続線及び
前記プログラマブル接続部が、集積回路のエッジと前記
集積回路の内部にある論理回路との間に配置されている
ことを特徴とする請求項1または8に記載のプログラマ
ブルコネクタ。 - 【請求項15】 前記入力線、前記接続線及び前
記プログラマブル接続部が、集積回路のエッジと前記集
積回路の内部にある論理回路との間に配置されているこ
とを特徴とする請求項9に記載のプログラマブルコネク
タ。 - 【請求項16】 前記接続線に沿って配置された
少なくとも1個の制御可能なスイッチ手段からなる少な
くとも1本の前記接続線を区分するための手段を更に備
えることを特徴とする請求項1、8または9に記載のプ
ログラマブルコネクタ。 - 【請求項17】 集積回路の内部に発生した少な
くとも1個の信号を少なくとも1個の前記入出力線上に
送出するための手段を更に備えることを特徴とする請求
項1または8に記載のプログラマブルコネクタ。 - 【請求項18】 集積回路の内部に発生した少な
くとも1個の信号を少なくとも1個の前記入力線に送出
するための手段を更に備えることを特徴とする請求項9
に記載のプログラマブルコネクタ。 - 【請求項19】 前記入出力線と前記プログラマ
ブル接続部との間に挿入され、前記入出力線に接続され
たデータポートとイネーブルポートと前記プログラマブ
ル接続部に接続された出力ポートとを有するラッチを更
に備え、前記出力ポートが、前記イネーブルポート上の
信号が第1の状態を有すると前記入出力線に接続され、
かつ前記イネーブルポート上の信号が第2の状態を有す
ると前記入出力線から切断されるようになっており、前
記出力ポートが、最後の前記イネーブルポート上の前記
信号が前記第1の状態であった時に前記入出力線上に在
る信号に関連する信号を前記プログラマブル接続部に供
給するようになっていることを特徴とする請求項1また
は8に記載のプログラマブルコネクタ。 - 【請求項20】 少なくとも1本の前記入力線と
前記プログラマブル接続部との間に挿入され、前記入力
線に接続されたデータポートとイネーブルポートと前記
プログラマブル接続部に接続された出力ポートとを有す
るラッチを更に備え、前記出力ポートが、前記イネーブ
ルポート上の信号が第1の状態を有すると前記1本の入
力線に接続され、かつ前記イネーブルポート上の信号が
第2の状態を有すると前記1本の入力線から切断される
ようになっており、前記出力ポートが、最後の前記イネ
ーブルポート上の前記信号が前記第1の状態であった時
に前記1個の入力線に在る信号に関連する信号を前記プ
ログラマブル接続部に供給するようになっていることを
特徴とする請求項9に記載のプログラマブルコネクタ。 - 【請求項21】 前記印加手段が、前記第1電圧
の供給源に接続された第1の電流伝送端子と、前記接続
線に接続された第2の電流伝送端子と、前記プログラマ
ブル制御手段に接続された制御端子とを有するトランジ
スタであることを特徴とする請求項1、8または9のい
ずれかに記載のプログラマブルコネクタ。 - 【請求項22】 前記トランジスタがNチャネル
FETであり、かつ前記プログラマブル制御手段が、前
記トランジスタの前記制御端子に接続された出力端子を
有するNANDゲートと、それぞれにプログラマブル論
理ゲートの出力端子から入力を受け取る少なくとも2個
の入力端子とを備え、一方の前記プログラマブル論理ゲ
ートが、前記入出力線に接続された第1の入力端子と、
前記論理ゲートが前記入出力線からの信号を前記NAN
Dゲートに通過させるかどうかを決定するメモリセルに
接続された第2の入力端子とを有し、かつ他方の前記プ
ログラマブル論理ゲートが、前記入出力線上の信号の補
数を受け取るように接続された第1の入力端子と、前記
他方の論理ゲートが前記入出力線から前記信号の前記補
数を前記NANDゲートに通過させるかどうかを決定す
るメモリセルに接続された第2の入力端子とを有するこ
とを特徴とする請求項21に記載のプログラマブルコネ
クタ。 - 【請求項23】 対応する入出力線上の信号の状
態と、接続線に第1電圧を印加するための手段の状態を
制御するためのプログラマブル制御手段の状態との双方
に応答してプログラマブル回路内の前記接続線の状態を
制御するための構造であって、第1の入出力線と、前記
第1電圧を印加するための前記手段から前記第1電圧を
受け取るための第1の接続線と、少なくとも第1状態と
第2状態とをとることができ、かつ対応する前記入出力
線の前記信号を関知することができ、前記印加手段を制
御するためのプログラマブル制御手段とを備え、前記プ
ログラマブル制御手段が、前記第1状態に於て、前記入
出力線上の第2信号に応答して前記接続線に高インピー
ダンスを供給するために、かつ前記入力線上の第1信号
に応答して前記印加手段に第1電圧を前記接続線に印加
させ、前記プログラマブル制御手段が、前記第2状態に
於て、前記入出力線上の前記第1信号に応答して前記接
続線に前記高インピーダンスを供給するために、かつ前
記入出力線上の前記第2信号に応答して前記印加手段に
第1電圧を前記接続線に印加させるようになっており、
かつ、前記第1電圧が印加されない各前記接続線に第2
電圧を印加するための手段を備えることを特徴とするプ
ログラマブル回路内の接続線の状態制御構造。
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