JPH04223715A - プログラマブルコネクタとプログラマブル回路内の接続線の状態制御構造 - Google Patents
プログラマブルコネクタとプログラマブル回路内の接続線の状態制御構造Info
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- JPH04223715A JPH04223715A JP3087894A JP8789491A JPH04223715A JP H04223715 A JPH04223715 A JP H04223715A JP 3087894 A JP3087894 A JP 3087894A JP 8789491 A JP8789491 A JP 8789491A JP H04223715 A JPH04223715 A JP H04223715A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
- H03K19/1735—Controllable logic circuits by wiring, e.g. uncommitted logic arrays
- H03K19/1736—Controllable logic circuits by wiring, e.g. uncommitted logic arrays in which the wiring can be modified
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は大型集積回路に関し、よ
り詳細に言えばプログラマブル論理デバイスに関する。
り詳細に言えばプログラマブル論理デバイスに関する。
【０００２】
【従来の技術】従来よりプログラマブル論理デバイスは
様々な論理機能を実行することができる。これらの機能
には、ＡＮＤ、ＮＡＮＤ、ＸＯＲのような組合せ論理関
数の計算及びそれらの論理関数の記憶が含まれる。更に
、特定の入力を多数のチップへの入力から選択すること
ができる。米国特許第４，８７０，３０２号明細書には
、本発明の譲受人であるジリンクス・インコーポレイテ
ッド（Ｘｉｌｉｎｘ Ｉｎｃ． ）が所有するこのよう
な関数を実行するための発明が記載されている。米国特
許第４，７０６，２１６号明細書には、論理関数を生成
するためにジリンクス・インコーポレイテッドが使用す
る論理要素について説明している。これら２件の特許を
本願の参考例として参照することができる。上記２件の
特許に記載されるようにして製造された製品は汎用かつ
大電力用であり、多数の変数の選択可能な論理関数を実
行することができ、かつユーザによってどの論理関数が
生成されるかを変化させるように再プログラムすること
ができる。 ジリンクス・インコーポレイテッドによって製造される
デバイスが、米国カリフォルニア州 ９５１２４・サン
ノゼ・ロジックドライブ ２１００に所在するジリン
クス・インコーポレイテッドから入手可能な「ザ・プロ
グラマブル・ゲート・アレイ・データ・ブック」（Ｔｈ
ｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ
Ｄａｔａ Ｂｏｏｋ ）に記載されており、これを参
照することができる。
様々な論理機能を実行することができる。これらの機能
には、ＡＮＤ、ＮＡＮＤ、ＸＯＲのような組合せ論理関
数の計算及びそれらの論理関数の記憶が含まれる。更に
、特定の入力を多数のチップへの入力から選択すること
ができる。米国特許第４，８７０，３０２号明細書には
、本発明の譲受人であるジリンクス・インコーポレイテ
ッド（Ｘｉｌｉｎｘ Ｉｎｃ． ）が所有するこのよう
な関数を実行するための発明が記載されている。米国特
許第４，７０６，２１６号明細書には、論理関数を生成
するためにジリンクス・インコーポレイテッドが使用す
る論理要素について説明している。これら２件の特許を
本願の参考例として参照することができる。上記２件の
特許に記載されるようにして製造された製品は汎用かつ
大電力用であり、多数の変数の選択可能な論理関数を実
行することができ、かつユーザによってどの論理関数が
生成されるかを変化させるように再プログラムすること
ができる。 ジリンクス・インコーポレイテッドによって製造される
デバイスが、米国カリフォルニア州 ９５１２４・サン
ノゼ・ロジックドライブ ２１００に所在するジリン
クス・インコーポレイテッドから入手可能な「ザ・プロ
グラマブル・ゲート・アレイ・データ・ブック」（Ｔｈ
ｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ
Ｄａｔａ Ｂｏｏｋ ）に記載されており、これを参
照することができる。
【０００３】論理アレイチップの周辺にある信号を所望
の関数を実行する特定の論理素子に向けて送るためには
、信号を接続線上に送る前にバッファ即ち緩衝すること
が望ましい。これは、特にチップ外部から来る信号また
はチップ外部に出て行く信号について当てはまる。米国
特許第４，８５５，６９１号明細書には、線がバッファ
リングを必要とする程度に十分に高い容量を有する場合
に、バッファリングを行う複数の線から別の線への信号
の供給を制御するための構造が開示されている。この接
続線に供給される信号は、米国特許第４，７０６，２１
６号明細書に記載されるような型式の論理要素によって
生成することができる。
の関数を実行する特定の論理素子に向けて送るためには
、信号を接続線上に送る前にバッファ即ち緩衝すること
が望ましい。これは、特にチップ外部から来る信号また
はチップ外部に出て行く信号について当てはまる。米国
特許第４，８５５，６９１号明細書には、線がバッファ
リングを必要とする程度に十分に高い容量を有する場合
に、バッファリングを行う複数の線から別の線への信号
の供給を制御するための構造が開示されている。この接
続線に供給される信号は、米国特許第４，７０６，２１
６号明細書に記載されるような型式の論理要素によって
生成することができる。
【０００４】いくつかの簡単な論理関数は、米国特許第
４，７０６，２１６号明細書に記載されているようなコ
ンフィグラブル論理素子の汎用かつ大電力用の能力を必
要としない。更に、このような簡単な論理関数は、コン
フィグラブル論理アレイチップの全能力が必要とされる
ような他のより複雑な関数と共に使用することができる
。このような簡単な関数の１つがＡＮＤ関数である。 この関数を迅速に実行するために、図１に示されるよう
な幅広のワイヤード（結線）ＡＮＤゲートが提供されて
いる。各トランジスタがＮチャネルであり、かつ関数へ
の入力Ｉ１ 〜Ｉ３ がそれぞれインバータＩＮＶ１
〜ＩＮＶ３ を介してトランジスタＮ１ 〜Ｎ３ のゲ
ートに印加されると仮定する。トランジスタＮ１ 〜Ｎ
３ のいずれかが入力Ｉ１ 、Ｉ２ 、またはＩ３ 上
の低レベルの入力信号によってオン状態にされると、接
続線ＩＣが接地されて、論理０出力信号が発生する。全
入力Ｉ１ 〜Ｉ３が高い場合にのみ、全トランジスタＮ
１ 〜Ｎ３ がオフとなって、抵抗Ｒ１ が接続線ＩＣ
を高レベルに引き上げ、論理１出力信号を発生させるこ
とができる。このように、接続線ＩＣ上の信号が信号Ｉ
１ 〜Ｉ３ のＡＮＤ関数である。
４，７０６，２１６号明細書に記載されているようなコ
ンフィグラブル論理素子の汎用かつ大電力用の能力を必
要としない。更に、このような簡単な論理関数は、コン
フィグラブル論理アレイチップの全能力が必要とされる
ような他のより複雑な関数と共に使用することができる
。このような簡単な関数の１つがＡＮＤ関数である。 この関数を迅速に実行するために、図１に示されるよう
な幅広のワイヤード（結線）ＡＮＤゲートが提供されて
いる。各トランジスタがＮチャネルであり、かつ関数へ
の入力Ｉ１ 〜Ｉ３ がそれぞれインバータＩＮＶ１
〜ＩＮＶ３ を介してトランジスタＮ１ 〜Ｎ３ のゲ
ートに印加されると仮定する。トランジスタＮ１ 〜Ｎ
３ のいずれかが入力Ｉ１ 、Ｉ２ 、またはＩ３ 上
の低レベルの入力信号によってオン状態にされると、接
続線ＩＣが接地されて、論理０出力信号が発生する。全
入力Ｉ１ 〜Ｉ３が高い場合にのみ、全トランジスタＮ
１ 〜Ｎ３ がオフとなって、抵抗Ｒ１ が接続線ＩＣ
を高レベルに引き上げ、論理１出力信号を発生させるこ
とができる。このように、接続線ＩＣ上の信号が信号Ｉ
１ 〜Ｉ３ のＡＮＤ関数である。
【０００５】ジリンクス・インコーポレイテッドは、こ
のような関数をコンフィグラブル論理アレイチップ内で
実行する手段を提供している。このような目的に使用可
能なバッファは図２に示されるようなものであり、本明
細書の参考例として米国特許第４，８５５，６９１号明
細書に記載されている。図２の回路は、線Ｌ１ 上の値
が高い場合に線ＬＬ１ に高インピーダンスが与えられ
、かつ線Ｌ１ 上の値が低い場合に低電圧が与えれるよ
うにプログラムすることができる。メモリセルＭ６１内
の高い値がＮチャネルトランジスタＴ６１をオンにし、
線Ｌ１ から線Ｌ２ 上に信号が供給される。メモリセ
ルＭ４１内の低い値がトランジスタＴ４２をオンにしか
つトランジスタＴ４１をオフにして、信号が線Ｌ１ イ
ンバータＢ４１に供給され、該インバータが線Ｌ１ 上
の前記信号の補数をトランジスタＴ３２のゲートに送る
。このように、Ｌ１ の高い値がトランジスタＴ３２を
オフにして、線ＬＬ１ 上に高インピーダンスが与えら
れるのに対して、Ｌ１ 上の低レベル信号がトランジス
タＴ３２をオンにして、トランジスタＴ３２を介して線
ＬＬ１ に伝搬される。Ｌ１ 及びＬ３ のような複数
の線を、このようにして線Ｌ１ に接続することができ
、抵抗Ｒ６２との組合せでＡＮＤ関数を生成することが
できる。
のような関数をコンフィグラブル論理アレイチップ内で
実行する手段を提供している。このような目的に使用可
能なバッファは図２に示されるようなものであり、本明
細書の参考例として米国特許第４，８５５，６９１号明
細書に記載されている。図２の回路は、線Ｌ１ 上の値
が高い場合に線ＬＬ１ に高インピーダンスが与えられ
、かつ線Ｌ１ 上の値が低い場合に低電圧が与えれるよ
うにプログラムすることができる。メモリセルＭ６１内
の高い値がＮチャネルトランジスタＴ６１をオンにし、
線Ｌ１ から線Ｌ２ 上に信号が供給される。メモリセ
ルＭ４１内の低い値がトランジスタＴ４２をオンにしか
つトランジスタＴ４１をオフにして、信号が線Ｌ１ イ
ンバータＢ４１に供給され、該インバータが線Ｌ１ 上
の前記信号の補数をトランジスタＴ３２のゲートに送る
。このように、Ｌ１ の高い値がトランジスタＴ３２を
オフにして、線ＬＬ１ 上に高インピーダンスが与えら
れるのに対して、Ｌ１ 上の低レベル信号がトランジス
タＴ３２をオンにして、トランジスタＴ３２を介して線
ＬＬ１ に伝搬される。Ｌ１ 及びＬ３ のような複数
の線を、このようにして線Ｌ１ に接続することができ
、抵抗Ｒ６２との組合せでＡＮＤ関数を生成することが
できる。
【０００６】
【発明が解決しようとする課題】このより高度なワイア
ードＡＮＤゲートが多くの利点を有するにも拘らず、よ
り一層の柔軟性が要求される場合がある。例えば、複雑
な情報処理の用途に於ては、同時に使用可能な同じ変数
の集合について２つ以上の論理関数を有することが要求
される場合がある。更に、入力信号の補数の論理関数が
要求される場合には、その入力信号を最初にそれを反転
させる論理素子に送らなければならない。この場合に、
反転された信号は、該反転入力信号及び他の信号のＡＮ
Ｄ関数を生成する線Ｌ１ に送り返さなければならない
。 このようにして入力信号の補数を生成することには２つ
の欠点がある。第１に、情報処理の速度が遅くなること
である。第２に、さもなければより複雑な関数を実行す
るために使用可能なチップ内部の貴重な資源が使用され
ることである。
ードＡＮＤゲートが多くの利点を有するにも拘らず、よ
り一層の柔軟性が要求される場合がある。例えば、複雑
な情報処理の用途に於ては、同時に使用可能な同じ変数
の集合について２つ以上の論理関数を有することが要求
される場合がある。更に、入力信号の補数の論理関数が
要求される場合には、その入力信号を最初にそれを反転
させる論理素子に送らなければならない。この場合に、
反転された信号は、該反転入力信号及び他の信号のＡＮ
Ｄ関数を生成する線Ｌ１ に送り返さなければならない
。 このようにして入力信号の補数を生成することには２つ
の欠点がある。第１に、情報処理の速度が遅くなること
である。第２に、さもなければより複雑な関数を実行す
るために使用可能なチップ内部の貴重な資源が使用され
ることである。
【０００７】
【課題を解決するための手段】第１の信号のサブセット
と該第１のサブセットの信号の補数からなる第２の信号
のサブセットとからなる信号の集合から選択した信号か
ら少なくとも１個の論理関数が回路によって生成される
。この論理関数は、汎用論理資源を用いることなく生成
される。出力信号は、好適には論理アレイチップのその
エッジに近い物理的に小さい部分に於て迅速に生成され
る。
と該第１のサブセットの信号の補数からなる第２の信号
のサブセットとからなる信号の集合から選択した信号か
ら少なくとも１個の論理関数が回路によって生成される
。この論理関数は、汎用論理資源を用いることなく生成
される。出力信号は、好適には論理アレイチップのその
エッジに近い物理的に小さい部分に於て迅速に生成され
る。
【０００８】一群の入力信号のそれぞれについて、入力
信号、該入力信号の補数、またはそのどちらでもない値
を用いて、関数を保持する接続線に電圧または高インピ
ーダンスを印加するトランジスタを制御することができ
る。オンの時に第１電圧を接続線に印加するトランジス
タが、プログラマブル接続部によって制御される。この
プログラマブル接続部は、各トランジスタを高レベル入
力信号または低レベル入力信号に応答してオンにし、若
しくは前記入力信号のいずれかの値に応答してオフに維
持するようになっている。
信号、該入力信号の補数、またはそのどちらでもない値
を用いて、関数を保持する接続線に電圧または高インピ
ーダンスを印加するトランジスタを制御することができ
る。オンの時に第１電圧を接続線に印加するトランジス
タが、プログラマブル接続部によって制御される。この
プログラマブル接続部は、各トランジスタを高レベル入
力信号または低レベル入力信号に応答してオンにし、若
しくは前記入力信号のいずれかの値に応答してオフに維
持するようになっている。
【０００９】次に、前記トランジスタが、第１電圧例え
ば接地電圧、または高インピーダンスを関数が生成され
る接続線に加える。他のトランジスタ（または類似の制
御手段）が同様に前記第１電圧または高インピーダンス
を前記接続線に印加する。また、前記第１電圧を印加す
るトランジスタが存在しない場合にのみ前記接続線に第
２の電圧例えば正の供給電圧を印加するための手段、例
えば前記接続線をＶｃｃに接続するプルアップ抵抗を設
けられる。
ば接地電圧、または高インピーダンスを関数が生成され
る接続線に加える。他のトランジスタ（または類似の制
御手段）が同様に前記第１電圧または高インピーダンス
を前記接続線に印加する。また、前記第１電圧を印加す
るトランジスタが存在しない場合にのみ前記接続線に第
２の電圧例えば正の供給電圧を印加するための手段、例
えば前記接続線をＶｃｃに接続するプルアップ抵抗を設
けられる。
【００１０】従って、いずれかのトランジスタがオンに
なると接続線には第１電圧が存在し、かついずれのトラ
ンジスタもオンでない時には接続線上に第２電圧が存在
する。従って、前記接続線は、プログラム手段によって
選択された信号の集合の組合せ関数を伝送する。
なると接続線には第１電圧が存在し、かついずれのトラ
ンジスタもオンでない時には接続線上に第２電圧が存在
する。従って、前記接続線は、プログラム手段によって
選択された信号の集合の組合せ関数を伝送する。
【００１１】或る実施例では、各プログラマブル接続部
が信号、その補数またはそのいずれでもない値をそれら
に応答して選択するように別個にプログラムすることが
できる。
が信号、その補数またはそのいずれでもない値をそれら
に応答して選択するように別個にプログラムすることが
できる。
【００１２】幅広い関数の実施例では、プログラマブル
接続部が入力信号の集合の組合せ関数に応答して、対応
するトランジスタをオンにする。それぞれに入力信号の
集合によって制御される複数のトランジスタが、接続線
に第１電圧を印加するように制御される。このように、
多数の入力変数の関数が、接続線に対応する容量を追加
することなく提供される。
接続部が入力信号の集合の組合せ関数に応答して、対応
するトランジスタをオンにする。それぞれに入力信号の
集合によって制御される複数のトランジスタが、接続線
に第１電圧を印加するように制御される。このように、
多数の入力変数の関数が、接続線に対応する容量を追加
することなく提供される。
【００１３】接続線に生成される関数と生成された関数
の補数との選択は、生成された前記関数が出力線に印加
される前に反転されるかどうかを選択することによって
行うことができる。
の補数との選択は、生成された前記関数が出力線に印加
される前に反転されるかどうかを選択することによって
行うことができる。
【００１４】第１電圧源が大地でありかつ第２電圧源が
正の電圧供給源である場合には、各接続線によって入力
信号またはその補数から選択したもののＡＮＤ関数が供
給される。このＡＮＤ関数は、あらゆる特定の入力信号
またはその補数と別個にプログラムすることができる。 好適実施例では、前記入力線及び接続線が極めて接近さ
せて使用することができ、そのために入力線及び接続線
の長さが短くかつ容量が小さくなって、より速い動作速
度が可能になる。
正の電圧供給源である場合には、各接続線によって入力
信号またはその補数から選択したもののＡＮＤ関数が供
給される。このＡＮＤ関数は、あらゆる特定の入力信号
またはその補数と別個にプログラムすることができる。 好適実施例では、前記入力線及び接続線が極めて接近さ
せて使用することができ、そのために入力線及び接続線
の長さが短くかつ容量が小さくなって、より速い動作速
度が可能になる。
【００１５】
【実施例】本発明の一実施例が図３に示されている。２
個の入力端子ＩＴ１ 、ＩＴ２ 及び２個の接続線ＯＣ
、ＯＤ が図示されている。各接続線が、プルアップ
抵抗ＲＣ 、ＲＤ を介して電圧源Ｖｃｃに接続されて
いる。前記各入力線は、１個のプログラマブル接続部に
よって接続線ＯＣ 、ＯＤ にそれぞれ接続されている
。前記各プログラマブル接続部は、電圧が前記接続線に
印加されるかどうかを制御するために前記入力線上の信
号、または該信号の補数を使用することができ、または
そのいずれをも使用しないことができる。
個の入力端子ＩＴ１ 、ＩＴ２ 及び２個の接続線ＯＣ
、ＯＤ が図示されている。各接続線が、プルアップ
抵抗ＲＣ 、ＲＤ を介して電圧源Ｖｃｃに接続されて
いる。前記各入力線は、１個のプログラマブル接続部に
よって接続線ＯＣ 、ＯＤ にそれぞれ接続されている
。前記各プログラマブル接続部は、電圧が前記接続線に
印加されるかどうかを制御するために前記入力線上の信
号、または該信号の補数を使用することができ、または
そのいずれをも使用しないことができる。
【００１６】図４は、プログラマブルコネクタの一実施
例を示している。このプログラマブルコネクタによって
、入力線Ｉによって接続線ＩＣに搬送される信号を供給
するための手段が得られる。また、前記プログラマブル
コネクタによって、入力線Ｉを接続線ＩＣから、これら
２本の線間に高インピーダンスを供給することによって
効果的に切断するための手段が得られる。接続線ＩＣに
は、一定電圧に連結されたプルアップ抵抗が設けられて
いる。
例を示している。このプログラマブルコネクタによって
、入力線Ｉによって接続線ＩＣに搬送される信号を供給
するための手段が得られる。また、前記プログラマブル
コネクタによって、入力線Ｉを接続線ＩＣから、これら
２本の線間に高インピーダンスを供給することによって
効果的に切断するための手段が得られる。接続線ＩＣに
は、一定電圧に連結されたプルアップ抵抗が設けられて
いる。
【００１７】このようにして、図４の回路によってＡＮ
Ｄ関数を供給するプログラマブルコネクタが実現される
。即ち、接続線ＩＣが、それに供給される低レベル信号
がない場合に高レベルに引き上げられ、かつそれに供給
される低レベル信号が１個でもあれば低レベルに引き下
げられる。即ち、プログラマブル接続部ＰＲＯＧ．ＩＮ
Ｔ１ は、入力線Ｉ上に高レベル信号が存在するように
接続線ＩＣに高インピーダンスを供給し、かつ入力線Ｉ
上に低レベル信号が存在するように接続線ＩＣに低レベ
ル信号を供給するように設計されている。入力線Ｉ上に
伝送された前記信号がＡＮＤ関数に含まれるようになっ
ている場合には、メモリセルＭ１ が、ＮＯＲゲートＮ
ＯＲ１ の入力２に低レベル信号を供給するようにプロ
グラムされる。入力２が低レベルにされると、ＮＯＲゲ
ートＮＯＲ１が入力線Ｉ上に伝送された前記信号を反転
させることになる。
Ｄ関数を供給するプログラマブルコネクタが実現される
。即ち、接続線ＩＣが、それに供給される低レベル信号
がない場合に高レベルに引き上げられ、かつそれに供給
される低レベル信号が１個でもあれば低レベルに引き下
げられる。即ち、プログラマブル接続部ＰＲＯＧ．ＩＮ
Ｔ１ は、入力線Ｉ上に高レベル信号が存在するように
接続線ＩＣに高インピーダンスを供給し、かつ入力線Ｉ
上に低レベル信号が存在するように接続線ＩＣに低レベ
ル信号を供給するように設計されている。入力線Ｉ上に
伝送された前記信号がＡＮＤ関数に含まれるようになっ
ている場合には、メモリセルＭ１ が、ＮＯＲゲートＮ
ＯＲ１ の入力２に低レベル信号を供給するようにプロ
グラムされる。入力２が低レベルにされると、ＮＯＲゲ
ートＮＯＲ１が入力線Ｉ上に伝送された前記信号を反転
させることになる。
【００１８】入力線Ｉが低レベル信号を伝送するときに
、ＮＯＲゲートＮＯＲ１ がトランジスタＴ１ のゲー
トに高レベル信号を供給して該トランジスタをオンにし
、かつ接続線ＩＣを低レベルにする。入力線ＩがＮＯＲ
ゲートＮＯＲ１ の入力１上に高レベル信号を供給する
と、ＮＯＲゲートＮＯＲ１がトランジスタＴ１ の前記
ゲート上に低レベル信号を供給する。これによってトラ
ンジスタＴ１ がオフになり、かつ接続線ＩＣと入力線
Ｉとの間に高インピーダンスが供給される。
、ＮＯＲゲートＮＯＲ１ がトランジスタＴ１ のゲー
トに高レベル信号を供給して該トランジスタをオンにし
、かつ接続線ＩＣを低レベルにする。入力線ＩがＮＯＲ
ゲートＮＯＲ１ の入力１上に高レベル信号を供給する
と、ＮＯＲゲートＮＯＲ１がトランジスタＴ１ の前記
ゲート上に低レベル信号を供給する。これによってトラ
ンジスタＴ１ がオフになり、かつ接続線ＩＣと入力線
Ｉとの間に高インピーダンスが供給される。
【００１９】接続線ＩＣ上に生成された論理関数が入力
線Ｉ上の信号と無関係であるような場合には、メモリセ
ルＭ１ が。ＮＯＲゲートＮＯＲ１ の入力２に高レベ
ル信号を供給するようにプログラムされる。これによっ
てＮＯＲゲートＮＯＲ１ の出力が低レベルにされ、そ
れによってトランジスタＴ１ がオフにされる。トラン
ジスタＴ１ がオフになると、接続線ＩＣと入力線Ｉと
の間に高インピーダンスが供給され、それによって、接
続線ＩＣ上に供給される前記論理関数を入力線Ｉ上に伝
送される信号と無関係になるように、効果的に２本の前
記線を切断する。
線Ｉ上の信号と無関係であるような場合には、メモリセ
ルＭ１ が。ＮＯＲゲートＮＯＲ１ の入力２に高レベ
ル信号を供給するようにプログラムされる。これによっ
てＮＯＲゲートＮＯＲ１ の出力が低レベルにされ、そ
れによってトランジスタＴ１ がオフにされる。トラン
ジスタＴ１ がオフになると、接続線ＩＣと入力線Ｉと
の間に高インピーダンスが供給され、それによって、接
続線ＩＣ上に供給される前記論理関数を入力線Ｉ上に伝
送される信号と無関係になるように、効果的に２本の前
記線を切断する。
【００２０】図４のプログラマブル接続部１によって、
入力線Ｉ上に伝送された信号のみを、該信号の補数を除
外して接続線ＩＣ上に供給するための手段が提供される
。或る信号の補数と該信号自体とを接続線上に供給する
ための手段を提供するために、図５に示されるプログラ
マブル接続部ＰＲＯＧ．ＩＮＴ２ を使用することがで
きる。プログラマブル接続部ＰＲＯＧ．ＩＮＴ２ によ
って、図４に示されるような２個の単純なプログラマブ
ル接続部を一体的にカスケード接続（縦続接続）した構
成が得られ、入力信号が直接にＮＯＲゲートＮＯＲ２
に印加され、かつＮＯＲゲートＮＯＲ３ に印加される
前にインバータ１０を通過するようになっている。
入力線Ｉ上に伝送された信号のみを、該信号の補数を除
外して接続線ＩＣ上に供給するための手段が提供される
。或る信号の補数と該信号自体とを接続線上に供給する
ための手段を提供するために、図５に示されるプログラ
マブル接続部ＰＲＯＧ．ＩＮＴ２ を使用することがで
きる。プログラマブル接続部ＰＲＯＧ．ＩＮＴ２ によ
って、図４に示されるような２個の単純なプログラマブ
ル接続部を一体的にカスケード接続（縦続接続）した構
成が得られ、入力信号が直接にＮＯＲゲートＮＯＲ２
に印加され、かつＮＯＲゲートＮＯＲ３ に印加される
前にインバータ１０を通過するようになっている。
【００２１】入力線Ｉによって伝送される信号に応答し
て接続線ＩＣへの電圧の供給を制御するために、メモリ
セルＭ２ 、Ｍ３ が、確実に入力線Ｉ上の低レベル信
号に応答して部分５２がトランジスタＴ２ をオンにし
かつ入力線Ｉ上の信号と無関係に部分５３がトランジス
タＴ３ をオフ状態に維持するようにプログラムされる
。メモリセルＭ２ は、ＮＯＲゲートＮＯＲ２ に低レ
ベル信号を供給するようにプログラムされ、それによっ
てＮＯＲゲートＮＯＲ２ はトランジスタＴ２ に入力
Ｉの補数を供給することができる。また、このように入
力線Ｉに於ける高レベル信号が接続線ＩＣへの高インピ
ーダンスとなって入力線Ｉ上の高レベル信号を表わし、
かつ接続線ＩＣへの低レベル信号の場合には入力線Ｉ上
の低レベル信号が表わす。メモリセルＭ３ は、入力線
Ｉ上の信号と無関係にＮＯＲゲートＮＯＲ３ の出力を
低レベルにしかつトランジスタＴ３ をオフにするよう
に、ＮＯＲゲートＮＯＲ３ に高レベル信号を供給する
ようにプログラムしなければならない。これによって、
プログラマブル接続部ＰＲＯＧ．ＩＮＴ２ の部分５３
が接続線ＩＣから有効に切断される。
て接続線ＩＣへの電圧の供給を制御するために、メモリ
セルＭ２ 、Ｍ３ が、確実に入力線Ｉ上の低レベル信
号に応答して部分５２がトランジスタＴ２ をオンにし
かつ入力線Ｉ上の信号と無関係に部分５３がトランジス
タＴ３ をオフ状態に維持するようにプログラムされる
。メモリセルＭ２ は、ＮＯＲゲートＮＯＲ２ に低レ
ベル信号を供給するようにプログラムされ、それによっ
てＮＯＲゲートＮＯＲ２ はトランジスタＴ２ に入力
Ｉの補数を供給することができる。また、このように入
力線Ｉに於ける高レベル信号が接続線ＩＣへの高インピ
ーダンスとなって入力線Ｉ上の高レベル信号を表わし、
かつ接続線ＩＣへの低レベル信号の場合には入力線Ｉ上
の低レベル信号が表わす。メモリセルＭ３ は、入力線
Ｉ上の信号と無関係にＮＯＲゲートＮＯＲ３ の出力を
低レベルにしかつトランジスタＴ３ をオフにするよう
に、ＮＯＲゲートＮＯＲ３ に高レベル信号を供給する
ようにプログラムしなければならない。これによって、
プログラマブル接続部ＰＲＯＧ．ＩＮＴ２ の部分５３
が接続線ＩＣから有効に切断される。
【００２２】しかしながら、入力線Ｉ上に伝送される信
号の補数の論理関数が要求される場合には、メモリセル
Ｍ２ 及びＭ３ が部分５３をオンにしかつ部分５２を
オフにするようにプログラムされる。メモリセルＭ３
は、ＮＯＲゲートＮＯＲ３ に低レベル信号を供給する
ようにプログラムされ、それによってＮＯＲゲートＮＯ
Ｒ３ が入力線Ｉ上の低レベル信号に応答して低レベル
出力を供給することができ、それが次に入力線Ｉ上の低
レベル信号を表わすように、（トランジスタＴ３ をオ
フにすることによって）トランジスタＴ３ に高インピ
ーダンスを接続線ＩＣに供給させる。このモードでは、
ＮＯＲゲートＮＯＲ３ が、入力線Ｉ上の高レベル信号
を表わすように、（トランジスタＴ３ をオンにするこ
とによって）トランジスタＴ３ に低レベル信号を接続
線ＩＣに印加させる。 メモリセルＭ３ が低レベル信号を供給する場合には、
メモリセルＭ２ は、入力線Ｉの状態と無関係に高レベ
ル信号をＮＯＲゲートＮＯＲ２ に供給し、それによっ
てＮＯＲゲートＮＯＲ２ の出力が低レベルになりかつ
トランジスタＴ２ がオフになるようにプログラムしな
ければならない。これによって、プログラマブル接続部
ＰＲＯＧ．ＩＮＴ２ の部分５２が接続線ＩＣから有効
に切断される。
号の補数の論理関数が要求される場合には、メモリセル
Ｍ２ 及びＭ３ が部分５３をオンにしかつ部分５２を
オフにするようにプログラムされる。メモリセルＭ３
は、ＮＯＲゲートＮＯＲ３ に低レベル信号を供給する
ようにプログラムされ、それによってＮＯＲゲートＮＯ
Ｒ３ が入力線Ｉ上の低レベル信号に応答して低レベル
出力を供給することができ、それが次に入力線Ｉ上の低
レベル信号を表わすように、（トランジスタＴ３ をオ
フにすることによって）トランジスタＴ３ に高インピ
ーダンスを接続線ＩＣに供給させる。このモードでは、
ＮＯＲゲートＮＯＲ３ が、入力線Ｉ上の高レベル信号
を表わすように、（トランジスタＴ３ をオンにするこ
とによって）トランジスタＴ３ に低レベル信号を接続
線ＩＣに印加させる。 メモリセルＭ３ が低レベル信号を供給する場合には、
メモリセルＭ２ は、入力線Ｉの状態と無関係に高レベ
ル信号をＮＯＲゲートＮＯＲ２ に供給し、それによっ
てＮＯＲゲートＮＯＲ２ の出力が低レベルになりかつ
トランジスタＴ２ がオフになるようにプログラムしな
ければならない。これによって、プログラマブル接続部
ＰＲＯＧ．ＩＮＴ２ の部分５２が接続線ＩＣから有効
に切断される。
【００２３】接続線ＩＣ上の前記信号が入力信号Ｉと無
関係であることが必要な場合には、メモリセルＭ２ 及
びＭ３ の双方が高レベル信号を供給するようにプログ
ラムされ、それによってトランジスタＴ２ 及びＴ３
が入力信号Ｉの状態と無関係に接続線ＩＣに高インピー
ダンスを供給する。
関係であることが必要な場合には、メモリセルＭ２ 及
びＭ３ の双方が高レベル信号を供給するようにプログ
ラムされ、それによってトランジスタＴ２ 及びＴ３
が入力信号Ｉの状態と無関係に接続線ＩＣに高インピー
ダンスを供給する。
【００２４】第３のプログラマブル接続部が図６に示さ
れている。プログラマブル接続部２と同様に、プログラ
マブル接続部ＰＲＯＧ．ＩＮＴ３ によって或る信号ま
たはその補数を接続線ＩＣに供給するための手段が提供
される。また、プログラマブル接続部ＰＲＯＧ．ＩＮＴ
２ と同様に、プログラマブル接続部ＰＲＯＧ．ＩＮＴ
３ によって、入力線Ｉ上の高レベル信号（または高レ
ベル補数信号）を表わすように接続線ＩＣに高インピー
ダンスが供給され、かつ入力線Ｉ上の低レベル信号を表
わすように低レベル信号（または低レベル補数信号）が
供給される。しかしながら、プログラマブル接続部ＰＲ
ＯＧ．ＩＮＴ３ は、プログラマブル接続部ＰＲＯＧ．
ＩＮＴ２ よりも接続線ＩＣに追加される容量が小さい
ので好ましい。
れている。プログラマブル接続部２と同様に、プログラ
マブル接続部ＰＲＯＧ．ＩＮＴ３ によって或る信号ま
たはその補数を接続線ＩＣに供給するための手段が提供
される。また、プログラマブル接続部ＰＲＯＧ．ＩＮＴ
２ と同様に、プログラマブル接続部ＰＲＯＧ．ＩＮＴ
３ によって、入力線Ｉ上の高レベル信号（または高レ
ベル補数信号）を表わすように接続線ＩＣに高インピー
ダンスが供給され、かつ入力線Ｉ上の低レベル信号を表
わすように低レベル信号（または低レベル補数信号）が
供給される。しかしながら、プログラマブル接続部ＰＲ
ＯＧ．ＩＮＴ３ は、プログラマブル接続部ＰＲＯＧ．
ＩＮＴ２ よりも接続線ＩＣに追加される容量が小さい
ので好ましい。
【００２５】図６に示される実施例に関して、入力信号
ＩのＡＮＤ関数が要求される場合には、メモリセルＭ５
がＯＲゲートＯＲ５ の入力４に高レベル信号を送る
ようにプログラムされ、かつメモリセルＭ４ がＯＲゲ
ートＯＲ４ の入力１に低レベル信号を送るようにプロ
グラムされる。これによってＯＲゲートＯＲ５ の出力
が高レベルにされ、それによって次にＮＡＮＤゲートＮ
ＡＮＤ１ の入力２０が高レベルにされる。入力２０が
高レベルにされると、ＮＡＮＤゲートＮＡＮＤ１ の出
力がＯＲゲートＯＲ４ の出力を受け取る入力２１によ
って決定されることになる。
ＩのＡＮＤ関数が要求される場合には、メモリセルＭ５
がＯＲゲートＯＲ５ の入力４に高レベル信号を送る
ようにプログラムされ、かつメモリセルＭ４ がＯＲゲ
ートＯＲ４ の入力１に低レベル信号を送るようにプロ
グラムされる。これによってＯＲゲートＯＲ５ の出力
が高レベルにされ、それによって次にＮＡＮＤゲートＮ
ＡＮＤ１ の入力２０が高レベルにされる。入力２０が
高レベルにされると、ＮＡＮＤゲートＮＡＮＤ１ の出
力がＯＲゲートＯＲ４ の出力を受け取る入力２１によ
って決定されることになる。
【００２６】メモリセルＭ４ がＯＲゲートＯＲ４ の
入力１に低レベル信号を送るようにプログラムされてい
るので、ＯＲゲートＯＲ４ の前記出力は、入力線Ｉに
よってＯＲゲートＯＲ４ の入力２に送られた入力信号
に従う。 ＯＲゲートＯＲ４ の前記出力がＮＡＮＤゲートＮＡＮ
Ｄ１ の入力２１であるので、ＮＡＮＤゲートＮＡＮＤ
１ の前記出力は入力線Ｉ上の信号の補数となる。従っ
て、入力線Ｉの高レベル信号に対して、トランジスタＴ
４ がオフにされ、かつ高インピーダンスが接続線ＩＣ
に供給される。入力線Ｉの信号が低レベル信号の場合に
は、トランジスタＴ４ がオンになり、かつ接続線ＩＣ
が低レベルに下がる。
入力１に低レベル信号を送るようにプログラムされてい
るので、ＯＲゲートＯＲ４ の前記出力は、入力線Ｉに
よってＯＲゲートＯＲ４ の入力２に送られた入力信号
に従う。 ＯＲゲートＯＲ４ の前記出力がＮＡＮＤゲートＮＡＮ
Ｄ１ の入力２１であるので、ＮＡＮＤゲートＮＡＮＤ
１ の前記出力は入力線Ｉ上の信号の補数となる。従っ
て、入力線Ｉの高レベル信号に対して、トランジスタＴ
４ がオフにされ、かつ高インピーダンスが接続線ＩＣ
に供給される。入力線Ｉの信号が低レベル信号の場合に
は、トランジスタＴ４ がオンになり、かつ接続線ＩＣ
が低レベルに下がる。
【００２７】入力信号の補数のＡＮＤ関数が要求される
場合には、メモリセルＭ４がＯＲゲートＯＲ４ の入力
１に高レベル信号を送り、それがＯＲゲートＯＲ４ の
出力を高レベルにするようにプログラムされる。これが
次にＮＡＮＤゲートＮＡＮＤ１ の入力２１を高レベル
にする。入力２１が高レベルにされると、ＮＡＮＤゲー
トＮＡＮＤ１ の出力が前記ＮＡＮＤゲートの他方の入
力２０の信号の補数をトランジスタＴ４ のゲートに送
る。メモリセルＭ５ が、ＯＲゲートＯＲ５ の入力４
に低レベル信号を送るようにプログラムされ、それによ
ってＯＲゲートＯＲ５ の出力が、入力線Ｉによって伝
送されてインバータ２０によってＯＲゲートＯＲ５ の
入力３に送られる入力信号の補数に従う。
場合には、メモリセルＭ４がＯＲゲートＯＲ４ の入力
１に高レベル信号を送り、それがＯＲゲートＯＲ４ の
出力を高レベルにするようにプログラムされる。これが
次にＮＡＮＤゲートＮＡＮＤ１ の入力２１を高レベル
にする。入力２１が高レベルにされると、ＮＡＮＤゲー
トＮＡＮＤ１ の出力が前記ＮＡＮＤゲートの他方の入
力２０の信号の補数をトランジスタＴ４ のゲートに送
る。メモリセルＭ５ が、ＯＲゲートＯＲ５ の入力４
に低レベル信号を送るようにプログラムされ、それによ
ってＯＲゲートＯＲ５ の出力が、入力線Ｉによって伝
送されてインバータ２０によってＯＲゲートＯＲ５ の
入力３に送られる入力信号の補数に従う。
【００２８】ＯＲゲートＯＲ５ の前記出力がＮＡＮＤ
ゲートＮＡＮＤ１の入力２０であるので、ＮＡＮＤゲー
トＮＡＮＤ１ の出力は、入力信号Ｉが低レベルである
とトランジスタＴ４ をオフにし、それによって接続線
ＩＣに高インピーダンスを供給する。同様に、入力信号
が高レベルであるとＮＡＮＤゲートＮＡＮＤ１ がトラ
ンジスタＴ４ をオンにし、それによって接続線ＩＣを
低レベルに下げる。このようにして、接続線ＩＣによっ
て供給される論理関数が入力線Ｉの信号の補数の関数と
なる。
ゲートＮＡＮＤ１の入力２０であるので、ＮＡＮＤゲー
トＮＡＮＤ１ の出力は、入力信号Ｉが低レベルである
とトランジスタＴ４ をオフにし、それによって接続線
ＩＣに高インピーダンスを供給する。同様に、入力信号
が高レベルであるとＮＡＮＤゲートＮＡＮＤ１ がトラ
ンジスタＴ４ をオンにし、それによって接続線ＩＣを
低レベルに下げる。このようにして、接続線ＩＣによっ
て供給される論理関数が入力線Ｉの信号の補数の関数と
なる。
【００２９】最後に、接続線ＩＣ上の前記関数が入力信
号Ｉと無関係であるような場合には、メモリセルＭ４
及びＭ５ がそれぞれＯＲゲートＯＲ４ 及びＯＲゲー
トＯＲ５ のゲート１及び４に高レベル信号を供給する
ようにプログラムされ、それによってＮＡＮＤゲートＮ
ＡＮＤ１ の入力２０、２１の双方に高レベル信号が供
給され、入力信号Ｉの状態と無関係にトランジスタＴ４
をオフにする。
号Ｉと無関係であるような場合には、メモリセルＭ４
及びＭ５ がそれぞれＯＲゲートＯＲ４ 及びＯＲゲー
トＯＲ５ のゲート１及び４に高レベル信号を供給する
ようにプログラムされ、それによってＮＡＮＤゲートＮ
ＡＮＤ１ の入力２０、２１の双方に高レベル信号が供
給され、入力信号Ｉの状態と無関係にトランジスタＴ４
をオフにする。
【００３０】特定の論理関数の決定について図３を参照
しつつ説明する。入力端子ＩＴ１ に信号Ａがありかつ
入力端子ＩＴ２ に信号Ｂがあると仮定する。更に、接
続線ＯＣ が関数Ａアンド
しつつ説明する。入力端子ＩＴ１ に信号Ａがありかつ
入力端子ＩＴ２ に信号Ｂがあると仮定する。更に、接
続線ＯＣ が関数Ａアンド
【外１】
を伝送し、かつ接続線ＯＤ が関数
【外２】
を伝送するものと仮定する。
【００３１】接続線ＯＣ 上に関数Ａアンド
【外３】
を生成させるために、プログラマブル接続部Ｃ１ 及び
プログラマブル接続部Ｃ２ を適当にプログラムしなけ
ればならない。プログラマブル接続部Ｃ１ は、（上述
したように）入力端子ＩＴ１ によって送られる入力信
号が接続線ＯＣ に表れるようにプログラムされる（即
ち、高インピーダンスが高レベル入力信号を表し、かつ
低電圧が低レベル入力信号を表す）。プログラマブル接
続部Ｃ２ が、入力端子ＩＴ２ によって送られる入力
信号の補数が接続線ＯＣ に表れるようにプログラムさ
れる。このようにして、接続線ＯＣ が論理関数Ａアン
ド
プログラマブル接続部Ｃ２ を適当にプログラムしなけ
ればならない。プログラマブル接続部Ｃ１ は、（上述
したように）入力端子ＩＴ１ によって送られる入力信
号が接続線ＯＣ に表れるようにプログラムされる（即
ち、高インピーダンスが高レベル入力信号を表し、かつ
低電圧が低レベル入力信号を表す）。プログラマブル接
続部Ｃ２ が、入力端子ＩＴ２ によって送られる入力
信号の補数が接続線ＯＣ に表れるようにプログラムさ
れる。このようにして、接続線ＯＣ が論理関数Ａアン
ド
【外４】
を伝送する。
【００３２】接続線ＯＤ 上に関数
【外５】
を生成させるために、プログラマブル接続部Ｄ１ が入
力端子ＩＴ１ によって送られる信号の補数が接続線Ｏ
Ｄ に表れるようにプログラムされる。プログラマブル
接続部Ｄ２ は、接続線ＯＤ を入力端子ＩＴ２から有
効に切断し、それによって接続線ＯＤ 上の信号が入力
端子ＩＴ２ 上の信号及びその補数の双方と無関係であ
るようにプログラムされる。このようにして、接続線Ｏ
Ｄ が論理関数
力端子ＩＴ１ によって送られる信号の補数が接続線Ｏ
Ｄ に表れるようにプログラムされる。プログラマブル
接続部Ｄ２ は、接続線ＯＤ を入力端子ＩＴ２から有
効に切断し、それによって接続線ＯＤ 上の信号が入力
端子ＩＴ２ 上の信号及びその補数の双方と無関係であ
るようにプログラムされる。このようにして、接続線Ｏ
Ｄ が論理関数
【外６】
を伝送する。
【００３３】本発明のプログラマブルコネクタの１つの
用途は、図７に示されるデータ／アドレス・デマルチプ
レクサについての使用である。入力線Ｉは、その時間の
一部分がアドレスを表し、かつその時間の一部分がその
アドレスに存在するデータを表す時分割多重化信号を伝
送する。入力線Ｉはラッチ３１の入力ポートＤに接続さ
れている。一般にチップ外で生成されるイネーブル信号
が、ラッチ３１のイネーブルポートＥに供給される。ラ
ッチ３１の出力ポートＱがプログラマブル接続部Ａ１
に接続されている。
用途は、図７に示されるデータ／アドレス・デマルチプ
レクサについての使用である。入力線Ｉは、その時間の
一部分がアドレスを表し、かつその時間の一部分がその
アドレスに存在するデータを表す時分割多重化信号を伝
送する。入力線Ｉはラッチ３１の入力ポートＤに接続さ
れている。一般にチップ外で生成されるイネーブル信号
が、ラッチ３１のイネーブルポートＥに供給される。ラ
ッチ３１の出力ポートＱがプログラマブル接続部Ａ１
に接続されている。
【００３４】イネーブルポートＥに与えられた信号が高
い場合には、入力線Ｉによって入力ポートＤに供給され
た信号がラッチ３１の出力ポートに送られる。次に、プ
ログラマブル接続部Ａ１ が出力ポートＱに於ける信号
またはその補数を接続線ＩＣに通過させ、またはいずれ
をも通過させなかったりする。この信号は、接続線ＩＣ
が接続される接続回路によって適当な回路素子または回
路素子の組に送られるアドレスの一部分である。
い場合には、入力線Ｉによって入力ポートＤに供給され
た信号がラッチ３１の出力ポートに送られる。次に、プ
ログラマブル接続部Ａ１ が出力ポートＱに於ける信号
またはその補数を接続線ＩＣに通過させ、またはいずれ
をも通過させなかったりする。この信号は、接続線ＩＣ
が接続される接続回路によって適当な回路素子または回
路素子の組に送られるアドレスの一部分である。
【００３５】特定の値がラッチ３１（及び一般にアドレ
スの他の部分を伝送する図示されない他のラッチ）内に
保持される間、或るデバイスが前記アドレスによってイ
ネーブルにされる。次に、イネーブルポートＥに表れる
前記信号が低レベルになると、前記アドレスがラッチ３
１内に保持され、かつラッチ３１（及び図示されない他
のラッチ）に於て元の信号に分離される入力線Ｉ（及び
図示されない他の線）上の前記データを、線３２（及び
図示されない他のデータ線）によってアドレス指定され
たデバイス（または次に前記信号をアドレス指定された
前記デバイスに送る汎用接続回路）に送ることができる
。
スの他の部分を伝送する図示されない他のラッチ）内に
保持される間、或るデバイスが前記アドレスによってイ
ネーブルにされる。次に、イネーブルポートＥに表れる
前記信号が低レベルになると、前記アドレスがラッチ３
１内に保持され、かつラッチ３１（及び図示されない他
のラッチ）に於て元の信号に分離される入力線Ｉ（及び
図示されない他の線）上の前記データを、線３２（及び
図示されない他のデータ線）によってアドレス指定され
たデバイス（または次に前記信号をアドレス指定された
前記デバイスに送る汎用接続回路）に送ることができる
。
【００３６】双方向性プログラマブル接続部を使用する
別の実施例では、単一のピンを入力ピンまたは出力ピン
として使用することができる。
別の実施例では、単一のピンを入力ピンまたは出力ピン
として使用することができる。
【００３７】このような双方向性プログラマブル接続部
の２つの例が図８及び図９にそれぞれ示されている。図
８に示す双方向性プログラマブル接続部は、該プログラ
マブル接続部が追加のメモリセルＭ１０及び追加のトラ
ンジスタＴ１０を有する点を除いて、図４に関して上述
したプログラマブル接続部１と構造的に類似している。 この双方向性プログラマブル接続部の２個の追加コンポ
ーネントによって、信号を入出力線Ｉ／Ｏから接続線Ｉ
Ｃへ、または接続線ＩＣから入出力線Ｉ／Ｏへ送ること
、若しくは入出力線Ｉ／Ｏを接続線ＩＣから切断するこ
とが、従って互いに無関係に可能になる。
の２つの例が図８及び図９にそれぞれ示されている。図
８に示す双方向性プログラマブル接続部は、該プログラ
マブル接続部が追加のメモリセルＭ１０及び追加のトラ
ンジスタＴ１０を有する点を除いて、図４に関して上述
したプログラマブル接続部１と構造的に類似している。 この双方向性プログラマブル接続部の２個の追加コンポ
ーネントによって、信号を入出力線Ｉ／Ｏから接続線Ｉ
Ｃへ、または接続線ＩＣから入出力線Ｉ／Ｏへ送ること
、若しくは入出力線Ｉ／Ｏを接続線ＩＣから切断するこ
とが、従って互いに無関係に可能になる。
【００３８】従って、入出力線Ｉ／Ｏが出力線として機
能する場合には、ノードＡが、トランジスタＴ１０をオ
ンにするようにメモリセルＭ１０をプログラムすること
によって、入出力線Ｉ／Ｏに接続される。更に、ノード
Ｃが、トランジスタＴ１１をオフにすることによって入
出力線Ｉ／Ｏから有効に切断される。トランジスタＴ１
１は、ＮＯＲゲートＮＯＲ５０の出力を低レベルにする
高レベル信号を入力５１に送るようにメモリセルＭ１１
をプログラムすることによって、オフにすることができ
る。
能する場合には、ノードＡが、トランジスタＴ１０をオ
ンにするようにメモリセルＭ１０をプログラムすること
によって、入出力線Ｉ／Ｏに接続される。更に、ノード
Ｃが、トランジスタＴ１１をオフにすることによって入
出力線Ｉ／Ｏから有効に切断される。トランジスタＴ１
１は、ＮＯＲゲートＮＯＲ５０の出力を低レベルにする
高レベル信号を入力５１に送るようにメモリセルＭ１１
をプログラムすることによって、オフにすることができ
る。
【００３９】入出力線Ｉ／Ｏが入力線として機能してい
る時、ノードＣは上述したように使用される。ノードＡ
が、トランジスタＴ１０をオフにするようにメモリセル
Ｍ１０をプログラムすることによって、入出力線Ｉ／Ｏ
から切断される。更に、メモリセルＭ１１は、入力５１
に低レベル信号が表れるようにプログラムされ、それに
よってＮＯＲゲートＮＯＲ５０が、図４のプログラマブ
ル接続部のＮＯＲゲートＮＯＲ１ と全く同様に動作す
る。
る時、ノードＣは上述したように使用される。ノードＡ
が、トランジスタＴ１０をオフにするようにメモリセル
Ｍ１０をプログラムすることによって、入出力線Ｉ／Ｏ
から切断される。更に、メモリセルＭ１１は、入力５１
に低レベル信号が表れるようにプログラムされ、それに
よってＮＯＲゲートＮＯＲ５０が、図４のプログラマブ
ル接続部のＮＯＲゲートＮＯＲ１ と全く同様に動作す
る。
【００４０】図９に示されるより高性能な双方向性プロ
グラマブル接続部は、３つの動作モードを有する。第１
モードでは、入出力線Ｉ／Ｏが出力線として機能し、か
つ双方向性プログラマブル接続部が接続線上の信号また
は接続線上の補数を入出力線に送ることができる。第２
モードでは、入出力線Ｉ／Ｏが入力線として機能し、前
記双方向性プログラマブル接続部が入出力線上の信号ま
たは入出力線上の補数を接続線へと送ることができる。 第３モードでは、前記双方向性プログラマブル接続部が
、接続線と入出力線との間に高インピーダンスを供給す
ることによって、前記接続線を前記入出力線から有効に
切断することができる。
グラマブル接続部は、３つの動作モードを有する。第１
モードでは、入出力線Ｉ／Ｏが出力線として機能し、か
つ双方向性プログラマブル接続部が接続線上の信号また
は接続線上の補数を入出力線に送ることができる。第２
モードでは、入出力線Ｉ／Ｏが入力線として機能し、前
記双方向性プログラマブル接続部が入出力線上の信号ま
たは入出力線上の補数を接続線へと送ることができる。 第３モードでは、前記双方向性プログラマブル接続部が
、接続線と入出力線との間に高インピーダンスを供給す
ることによって、前記接続線を前記入出力線から有効に
切断することができる。
【００４１】前記第１モード、すなわち入出力線Ｉ／Ｏ
が出力線として機能する場合の動作は次の通りである。 ノードＥを接続線ＩＣから入出力線Ｉ／Ｏへ信号を送る
ために使用する。ノードＦが、接続線ＩＣ上の前記信号
の補数を入出力線Ｉ／Ｏに送るために使用される。ノー
ドＤは入力モードで使用される。出力モードの場合に、
ノードＤは、高レベル信号をＯＲゲート７１及び７２の
入力６１及び６２にそれぞれ送るように両方のメモリセ
ルＭ２１及びＭ２２をプログラムすることによって、前
記接続線から切断される。これによって、これらのＯＲ
ゲート７１、７２の出力が高レベルになり、それによっ
てＮＡＮＤゲート７３の出力が低レベルになり、それが
トランジスタＴ２０をオフにする。
が出力線として機能する場合の動作は次の通りである。 ノードＥを接続線ＩＣから入出力線Ｉ／Ｏへ信号を送る
ために使用する。ノードＦが、接続線ＩＣ上の前記信号
の補数を入出力線Ｉ／Ｏに送るために使用される。ノー
ドＤは入力モードで使用される。出力モードの場合に、
ノードＤは、高レベル信号をＯＲゲート７１及び７２の
入力６１及び６２にそれぞれ送るように両方のメモリセ
ルＭ２１及びＭ２２をプログラムすることによって、前
記接続線から切断される。これによって、これらのＯＲ
ゲート７１、７２の出力が高レベルになり、それによっ
てＮＡＮＤゲート７３の出力が低レベルになり、それが
トランジスタＴ２０をオフにする。
【００４２】接続線ＩＣ上の信号が入出力線Ｉ／Ｏ上に
送られるようになっている場合には、トランジスタＴ２
１をメモリセルＭ２３によってオンにし、かつトランジ
スタＴ２２をメモリセルＭ２４によってオフにする。こ
れによって、接続線ＩＣ上の前記信号をトランジスタＴ
２１を介して入出力線Ｉ／Ｃに送ることができる。接続
線ＩＣ上の信号の補数が入出力線Ｉ／Ｏ上に送られるよ
うになっている場合には、トランジスタＴ２２をメモリ
セルＭ２４によってオンにし、かつトランジスタＴ２１
をメモリセルＭ２３によってオフにする。これによって
、接続線ＩＣ上の前記信号を、入出力線Ｉ／Ｏに送られ
る前にインバータ１０によって反転させることができる
。
送られるようになっている場合には、トランジスタＴ２
１をメモリセルＭ２３によってオンにし、かつトランジ
スタＴ２２をメモリセルＭ２４によってオフにする。こ
れによって、接続線ＩＣ上の前記信号をトランジスタＴ
２１を介して入出力線Ｉ／Ｃに送ることができる。接続
線ＩＣ上の信号の補数が入出力線Ｉ／Ｏ上に送られるよ
うになっている場合には、トランジスタＴ２２をメモリ
セルＭ２４によってオンにし、かつトランジスタＴ２１
をメモリセルＭ２３によってオフにする。これによって
、接続線ＩＣ上の前記信号を、入出力線Ｉ／Ｏに送られ
る前にインバータ１０によって反転させることができる
。
【００４３】入出力線Ｉ／Ｏが入力線として機能する前
記第２モードでの動作は、両ノードＥ及びＦを前記接続
線から切断することによって行なわれる。これは、トラ
ンジスタＴ２１及びＴ２２を、それぞれそれらのゲート
に低レベル信号を送ることによってオフにするようにメ
モリセルＭ２３及びＭ２４をプログラムすることによっ
て行なわれる。この場合、メモリセルＭ２１及びＭ２２
は、図６に於けるメモリセルＭ４ 及びＭ５ と同様に
プログラムされる。
記第２モードでの動作は、両ノードＥ及びＦを前記接続
線から切断することによって行なわれる。これは、トラ
ンジスタＴ２１及びＴ２２を、それぞれそれらのゲート
に低レベル信号を送ることによってオフにするようにメ
モリセルＭ２３及びＭ２４をプログラムすることによっ
て行なわれる。この場合、メモリセルＭ２１及びＭ２２
は、図６に於けるメモリセルＭ４ 及びＭ５ と同様に
プログラムされる。
【００４４】入出力線Ｉ／Ｏが接続線ＩＣと無関係であ
る前記第３モードでの動作は、ＯＲゲート７１、７２の
入力に高レベル信号を送るようにメモリセルＭ２１及び
Ｍ２２をプログラムすると同時に、トランジスタＴ２１
及びＴ２２のゲートに低レベル信号を送るようにメモリ
セルＭ２３及びＭ２４をプログラムすることによって行
なわれる。３個のトランジスタＴ２０、Ｔ２１、Ｔ２２
全部がオフになると、図９の前記プログラマブル接続部
が入出力線Ｉ／Ｏを接続線ＩＣから切断する。
る前記第３モードでの動作は、ＯＲゲート７１、７２の
入力に高レベル信号を送るようにメモリセルＭ２１及び
Ｍ２２をプログラムすると同時に、トランジスタＴ２１
及びＴ２２のゲートに低レベル信号を送るようにメモリ
セルＭ２３及びＭ２４をプログラムすることによって行
なわれる。３個のトランジスタＴ２０、Ｔ２１、Ｔ２２
全部がオフになると、図９の前記プログラマブル接続部
が入出力線Ｉ／Ｏを接続線ＩＣから切断する。
【００４５】更に、図９の前記双方向性プログラマブル
接続部によって、プログラマブルコネクタが別の論理関
数を生成することも可能になる。これは、入出力線Ｉ／
Ｏが出力線として機能する際に、図９の前記双方向性プ
ログラマブル接続部によって、接続線ＩＣによって伝送
される信号または該信号の補数のいずれかを入出力線Ｉ
／Ｏに送る手段が提供されるからである。これによって
、入力線によって伝送される信号または該信号の補数を
前記接続線上に送ることができる通常のプログラマブル
接続部と並列な構造が確保される。
接続部によって、プログラマブルコネクタが別の論理関
数を生成することも可能になる。これは、入出力線Ｉ／
Ｏが出力線として機能する際に、図９の前記双方向性プ
ログラマブル接続部によって、接続線ＩＣによって伝送
される信号または該信号の補数のいずれかを入出力線Ｉ
／Ｏに送る手段が提供されるからである。これによって
、入力線によって伝送される信号または該信号の補数を
前記接続線上に送ることができる通常のプログラマブル
接続部と並列な構造が確保される。
【００４６】図１０ａは、入力信号Ａ及びＢの関数を生
成し、かつ出力線ＯＵＴ上に入力信号Ａ及びＢの関数を
送るための回路を概略的に示している。プログラマブル
接続部ＰＩＡ 及びＰＩＢ は、図５及び図６に示され
るような入力接続部または図９に示されるような双方向
接続部とすることができる。同様に、プログラマブル接
続部ＰＩＯ は図９に示されるような双方向性とするこ
とができ、または図９の右側に示されるような出力回路
素子のみから構成することができる。
成し、かつ出力線ＯＵＴ上に入力信号Ａ及びＢの関数を
送るための回路を概略的に示している。プログラマブル
接続部ＰＩＡ 及びＰＩＢ は、図５及び図６に示され
るような入力接続部または図９に示されるような双方向
接続部とすることができる。同様に、プログラマブル接
続部ＰＩＯ は図９に示されるような双方向性とするこ
とができ、または図９の右側に示されるような出力回路
素子のみから構成することができる。
【００４７】図１０ｂは、接続線ＩＣ上に在る前記信号
を出力線ＯＵＴに供給する前に反転させることができる
場合に生成し得る関数の組を示している。接続線ＩＣ上
の信号が入力信号Ａ及びＢから生成されるような場合に
は、出力信号を反転させることによって次のような追加
の関数、即ち（Ａ＋
を出力線ＯＵＴに供給する前に反転させることができる
場合に生成し得る関数の組を示している。接続線ＩＣ上
の信号が入力信号Ａ及びＢから生成されるような場合に
は、出力信号を反転させることによって次のような追加
の関数、即ち（Ａ＋
【外７】
）、（
【外８】
＋Ｂ）、（
【外９】
＋
【外１０】
）及び（Ａ＋Ｂ）を供給することができる。更に、これ
らの追加の論理関数は、チップ内に配設された比較的汎
用の論理資源を全く用いることなく生成される。
らの追加の論理関数は、チップ内に配設された比較的汎
用の論理資源を全く用いることなく生成される。
【００４８】図１１に示される別の実施例によって、接
続線ＩＣに対応する容量を追加することなく一層幅広い
ＡＮＤゲートを実現することが可能になる。
続線ＩＣに対応する容量を追加することなく一層幅広い
ＡＮＤゲートを実現することが可能になる。
【００４９】図４、図６及び図９のプログラマブルコネ
クタの実施例では、各入力線にそれぞれ専用のプログラ
マブル接続部が必要であった。各プログラマブル接続部
によって、接続線ＩＣに相当の既成容量が付加される。 図１１のより幅広のデコーダでは、入力信号及びその補
数のいずれかのサブセットのＡＮＤ関数がＮＡＮＤゲー
トに使用されて、接続線ＩＣに到達する前に別のＡＮＤ
ゲート入力を生成することから、同じプログラマブル接
続部を用いた幾つかの入力線を設けることができる。必
要なプログラマブル接続部が少なくなることから、接続
線ＩＣに付加される容量が少なくなる。
クタの実施例では、各入力線にそれぞれ専用のプログラ
マブル接続部が必要であった。各プログラマブル接続部
によって、接続線ＩＣに相当の既成容量が付加される。 図１１のより幅広のデコーダでは、入力信号及びその補
数のいずれかのサブセットのＡＮＤ関数がＮＡＮＤゲー
トに使用されて、接続線ＩＣに到達する前に別のＡＮＤ
ゲート入力を生成することから、同じプログラマブル接
続部を用いた幾つかの入力線を設けることができる。必
要なプログラマブル接続部が少なくなることから、接続
線ＩＣに付加される容量が少なくなる。
【００５０】図１１に示されるように、入力信号を接続
線ＩＣに供給するために様々な手段が使用されている。 入力線Ｉ１ 〜Ｉｎ は、それぞれにユニットＵ４１内
に示されるように配置された２個のメモリセル、４個の
パストランジスタ及び１個のインバータによって、図中
のＮＡＮＤゲート１１のようなあるＮＡＮＤゲートの入
力に接続されている。ＮＡＮＤゲート１１がトランジス
タＴ４１を制御する。
線ＩＣに供給するために様々な手段が使用されている。 入力線Ｉ１ 〜Ｉｎ は、それぞれにユニットＵ４１内
に示されるように配置された２個のメモリセル、４個の
パストランジスタ及び１個のインバータによって、図中
のＮＡＮＤゲート１１のようなあるＮＡＮＤゲートの入
力に接続されている。ＮＡＮＤゲート１１がトランジス
タＴ４１を制御する。
【００５１】メモリセルＭ５１及びＭ５２がどのように
プログラムされるかによって、入力線Ｉ１ 上の前記信
号またはその補数をＮＡＮＤゲート入力端子４１に入力
することができ、または入力線Ｉ１ をＮＡＮＤゲート
１１から有効に切断することができる。入力線Ｉ１ の
切断は、論理０をメモリセルＭ５１及びＭ５２内にロー
ドし、それによってトランジスタＴ６３及びＴ６４双方
をオフにしかつトランジスタＴ６１及びＴ６２をオンに
して、高レベル信号がトランジスタＴ６１及びＴ６２を
介してＮＡＮＤゲート１１に送られるようにすることに
よって達成される。このようにして、線Ｌ１ 上の信号
を、入力線Ｉ１ 〜Ｉｎ 上の信号またはその補数の様
々な組合せのＡＮＤ関数とすることができる。
プログラムされるかによって、入力線Ｉ１ 上の前記信
号またはその補数をＮＡＮＤゲート入力端子４１に入力
することができ、または入力線Ｉ１ をＮＡＮＤゲート
１１から有効に切断することができる。入力線Ｉ１ の
切断は、論理０をメモリセルＭ５１及びＭ５２内にロー
ドし、それによってトランジスタＴ６３及びＴ６４双方
をオフにしかつトランジスタＴ６１及びＴ６２をオンに
して、高レベル信号がトランジスタＴ６１及びＴ６２を
介してＮＡＮＤゲート１１に送られるようにすることに
よって達成される。このようにして、線Ｌ１ 上の信号
を、入力線Ｉ１ 〜Ｉｎ 上の信号またはその補数の様
々な組合せのＡＮＤ関数とすることができる。
【００５２】更に、それぞれに専用の入力線（図示せず
）の組を有する線Ｌｎのような追加の線を接続線ＩＣに
接続することができる。接続線ＩＣは、Ｉ１ 〜Ｉｎ
のような全入力線上の信号またはその補数の様々な組合
せのＡＮＤ関数を供給し、それが次に線Ｌ１ 〜Ｌｎ
を制御するためにＮＡＮＤゲートに入力を供給する。
）の組を有する線Ｌｎのような追加の線を接続線ＩＣに
接続することができる。接続線ＩＣは、Ｉ１ 〜Ｉｎ
のような全入力線上の信号またはその補数の様々な組合
せのＡＮＤ関数を供給し、それが次に線Ｌ１ 〜Ｌｎ
を制御するためにＮＡＮＤゲートに入力を供給する。
【００５３】図１２に示される実施例には、本発明の更
に幾つかの特徴が示されている。図１２に示されるよう
に、入力線及び接続線が、チップのエッジＥと該チップ
の内部にあるＬＯＧＩＣ１ 及びＬＯＧＩＣ２ のよう
な論理ブロックとの間に配置されている。このようにし
て、例えば入力ピンＩＰ１ 及びＩＰ２ から入出力バ
ッファＩＯＢ１ 、ＩＯＢ２ 及びＡ１ のようなプロ
グラマブル接続部を介して接続線ＯＡ２に伝送される間
に信号が経験する遅れが最小となり、それによって回路
の容量が最小になりかつ速度が増大する。更に、接続線
ＯＡ 、ＯＢ 、ＯＣ またはＯＤ 上の信号は、単に
それらをＯＵＴのような適当な出力線に送り、かつＩＯ
Ｂ３ のような入出力バッファを介してＯＰ１ のよう
な出力ピンに送ることによって、前記チップの外部に容
易に送ることができる。
に幾つかの特徴が示されている。図１２に示されるよう
に、入力線及び接続線が、チップのエッジＥと該チップ
の内部にあるＬＯＧＩＣ１ 及びＬＯＧＩＣ２ のよう
な論理ブロックとの間に配置されている。このようにし
て、例えば入力ピンＩＰ１ 及びＩＰ２ から入出力バ
ッファＩＯＢ１ 、ＩＯＢ２ 及びＡ１ のようなプロ
グラマブル接続部を介して接続線ＯＡ２に伝送される間
に信号が経験する遅れが最小となり、それによって回路
の容量が最小になりかつ速度が増大する。更に、接続線
ＯＡ 、ＯＢ 、ＯＣ またはＯＤ 上の信号は、単に
それらをＯＵＴのような適当な出力線に送り、かつＩＯ
Ｂ３ のような入出力バッファを介してＯＰ１ のよう
な出力ピンに送ることによって、前記チップの外部に容
易に送ることができる。
【００５４】また、前記回路の速度は、接続線ＯＡ 、
ＯＢ 、ＯＣ及びＯＤ に沿ってパストランジスタまた
は伝送ゲートを配設することによって改善することがで
きる。 例えば、ピンＩＰ１ 及びＩＰ２ 上の前記信号の論理
関数が論理ブロックＬＯＧＩＣ２ に於て使用される場
合には、選択された接続線ＯＡ２〜ＯＤ２上の信号が論
理ブロックＬＯＧＩＣ２ に続くスイッチマトリックス
１ 接続部に使用可能となるようにメモリセルＭ５ 〜
Ｍ８ で制御されたパストランジスタまたは伝送ゲート
Ｔ５ 〜Ｔ８ をオンにする。この場合、パストランジ
スタまたは伝送ゲートＴ１ 〜Ｔ４ がオフになり、接
続線部分ＯＡ１、ＯＢ１、ＯＣ１及びＯＤ１を接続線部
分ＯＡ２、ＯＢ２、ＯＣ２及びＯＤ２からそれぞれ有効
に分離する。
ＯＢ 、ＯＣ及びＯＤ に沿ってパストランジスタまた
は伝送ゲートを配設することによって改善することがで
きる。 例えば、ピンＩＰ１ 及びＩＰ２ 上の前記信号の論理
関数が論理ブロックＬＯＧＩＣ２ に於て使用される場
合には、選択された接続線ＯＡ２〜ＯＤ２上の信号が論
理ブロックＬＯＧＩＣ２ に続くスイッチマトリックス
１ 接続部に使用可能となるようにメモリセルＭ５ 〜
Ｍ８ で制御されたパストランジスタまたは伝送ゲート
Ｔ５ 〜Ｔ８ をオンにする。この場合、パストランジ
スタまたは伝送ゲートＴ１ 〜Ｔ４ がオフになり、接
続線部分ＯＡ１、ＯＢ１、ＯＣ１及びＯＤ１を接続線部
分ＯＡ２、ＯＢ２、ＯＣ２及びＯＤ２からそれぞれ有効
に分離する。
【００５５】接続線上の信号が入力線に非常に近い位置
、例えば論理ブロックＬＯＧＩＣ１または出力線ＯＵＴ
にあることが必要な場合には、メモリセルＭ５〜Ｍ８
によって制御されるパストランジスタ即ち伝送ゲートＴ
５ 〜Ｔ８ をオフにすることもでき、更に長さが短く
なって接続線ＯＡ２〜ＯＤ２の容量が小さくなり、結果
的に信号スイッチング時間を短縮することができる。
、例えば論理ブロックＬＯＧＩＣ１または出力線ＯＵＴ
にあることが必要な場合には、メモリセルＭ５〜Ｍ８
によって制御されるパストランジスタ即ち伝送ゲートＴ
５ 〜Ｔ８ をオフにすることもでき、更に長さが短く
なって接続線ＯＡ２〜ＯＤ２の容量が小さくなり、結果
的に信号スイッチング時間を短縮することができる。
【００５６】前記接続線を区分するＴ１ 〜Ｔ８ のよ
うなパストランジスタ即ち伝送ゲートを設けることによ
って、１個のチップが、その周囲に配設された選択可能
な数の別個のデコーダまたは他のプログラマブルコネク
タを有することができる。分離可能な各区分が上述した
ように動作するためには、各区分が要求されるような高
電圧及び低電圧双方を供給し得るように、図示されるよ
うにプルアップ抵抗を各接続線の各区分に接続する。例
えば、抵抗ＲＤ１が区分ＯＤ１に接続され、抵抗ＲＤ２
が区分ＯＤ２に接続され、かつ抵抗ＲＤ３が区分ＯＤ３
に接続されている。
うなパストランジスタ即ち伝送ゲートを設けることによ
って、１個のチップが、その周囲に配設された選択可能
な数の別個のデコーダまたは他のプログラマブルコネク
タを有することができる。分離可能な各区分が上述した
ように動作するためには、各区分が要求されるような高
電圧及び低電圧双方を供給し得るように、図示されるよ
うにプルアップ抵抗を各接続線の各区分に接続する。例
えば、抵抗ＲＤ１が区分ＯＤ１に接続され、抵抗ＲＤ２
が区分ＯＤ２に接続され、かつ抵抗ＲＤ３が区分ＯＤ３
に接続されている。
【００５７】或る区分が、関数発生機として機能するの
ではなく、接続線に接続された入出力線間に信号を伝送
するための接続線として機能するためには、幾つかの前
記抵抗、本実施例では図１２に示される抵抗ＲＡ１、Ｒ
Ｂ１、ＲＣ１及びＲＤ１をそれぞれパストランジスタＴ
Ａ１、ＴＢ１、ＴＣ１及びＴＤ１と直列に形成する。パ
ストランジスタがオフの時、対応するプルアップ抵抗が
切断され、前記接続線は信号を或る入出力線から別の入
出力線に送ることが可能になる。例えば、トランジスタ
ＴＡ１及びＴ４ をオフにすることによって、接続線区
分ＯＡ１が該接続線区分に接続された入出力線（図示せ
ず）のための接続線として機能することが可能になる。 また、幾つかの区分が一体的に接続されている場合には
、電力を節約するために接続されている前記線区分の組
に唯１個の抵抗を接続し、または逆に速度を高くするた
めに２個以上の抵抗を接続することが望ましい。
ではなく、接続線に接続された入出力線間に信号を伝送
するための接続線として機能するためには、幾つかの前
記抵抗、本実施例では図１２に示される抵抗ＲＡ１、Ｒ
Ｂ１、ＲＣ１及びＲＤ１をそれぞれパストランジスタＴ
Ａ１、ＴＢ１、ＴＣ１及びＴＤ１と直列に形成する。パ
ストランジスタがオフの時、対応するプルアップ抵抗が
切断され、前記接続線は信号を或る入出力線から別の入
出力線に送ることが可能になる。例えば、トランジスタ
ＴＡ１及びＴ４ をオフにすることによって、接続線区
分ＯＡ１が該接続線区分に接続された入出力線（図示せ
ず）のための接続線として機能することが可能になる。 また、幾つかの区分が一体的に接続されている場合には
、電力を節約するために接続されている前記線区分の組
に唯１個の抵抗を接続し、または逆に速度を高くするた
めに２個以上の抵抗を接続することが望ましい。
【００５８】更に、入力信号には、ＩＰ１ またはＩＰ
２ のような入力ピンから、若しくは例えばスイッチマ
トリックス１または論理デバイスＬＯＧＩＣ１のような
前記チップの内部の回路から到来する信号が可能である
。同様に、生成された論理関数は、直接にＯＰ１ のよ
うな出力ピンに送ることができ、または前記チップの内
部にある通常の接続回路に送ることができる。
２ のような入力ピンから、若しくは例えばスイッチマ
トリックス１または論理デバイスＬＯＧＩＣ１のような
前記チップの内部の回路から到来する信号が可能である
。同様に、生成された論理関数は、直接にＯＰ１ のよ
うな出力ピンに送ることができ、または前記チップの内
部にある通常の接続回路に送ることができる。
【００５９】本発明の技術的範囲内に於て、チップの周
辺に沿って走る線を様々な線の区分に分割することが、
パストランジスタ即ち伝送ゲートを用いて前記区分を分
離することによって可能である。同様に、本発明によれ
ば、前記チップの全周には及ばない区分を設けることが
でき、またはチップ内部の範囲内に区分を設けることが
でき、若しくは前記チップの周縁から内部に延在する区
分を設けることができる。また、様々な数の接続線を設
けることができる。
辺に沿って走る線を様々な線の区分に分割することが、
パストランジスタ即ち伝送ゲートを用いて前記区分を分
離することによって可能である。同様に、本発明によれ
ば、前記チップの全周には及ばない区分を設けることが
でき、またはチップ内部の範囲内に区分を設けることが
でき、若しくは前記チップの周縁から内部に延在する区
分を設けることができる。また、様々な数の接続線を設
けることができる。
【００６０】更に本発明の技術的範囲内に於て、交差す
る全ての線に接続されない入力線を設けることができる
。また、全ての入力線が接続線にとって容易に使用でき
る補数信号を有する必要はない。更に、本発明の技術的
範囲内に於て、バッファが接続される入力ピンを入力ピ
ンまたは出力ピンとして使用できるように双方向性のバ
ッファを設けることができる。また、接続線に印加され
る電圧の極性を変えることによってまたはインバータを
追加することによって、上述したようなＡＮＤ関数と同
様にＯＲ、ＮＡＮＤ、及びＮＯＲを含む他の論理関数を
実行することが可能である。
る全ての線に接続されない入力線を設けることができる
。また、全ての入力線が接続線にとって容易に使用でき
る補数信号を有する必要はない。更に、本発明の技術的
範囲内に於て、バッファが接続される入力ピンを入力ピ
ンまたは出力ピンとして使用できるように双方向性のバ
ッファを設けることができる。また、接続線に印加され
る電圧の極性を変えることによってまたはインバータを
追加することによって、上述したようなＡＮＤ関数と同
様にＯＲ、ＮＡＮＤ、及びＮＯＲを含む他の論理関数を
実行することが可能である。
【００６１】また、上述した開示事項から当業者であれ
ば本発明の技術的範囲内に於て様々な変形・変更が可能
であることは容易に理解される。
ば本発明の技術的範囲内に於て様々な変形・変更が可能
であることは容易に理解される。
【図１】従来技術によるプログラマブルデコーダを概略
的に示す回路図である。
的に示す回路図である。
【図２】従来技術によるワイヤード・ＡＮＤゲートを示
す回路図である。
す回路図である。
【図３】本発明によるプログラマブルコネクタを概略的
に示す回路図である。
に示す回路図である。
【図４】本発明のプログラマブルコネクタの第１実施例
を示す回路図である。
を示す回路図である。
【図５】本発明のプログラマブルコネクタの第２実施例
を示す回路図である。
を示す回路図である。
【図６】本発明のプログラマブルコネクタの第３実施例
を示す回路図である。
を示す回路図である。
【図７】本発明のプログラマブルコネクタを有するラッ
チを用いたデータ／アドレス・デマルチプレクサを概略
的に示す回路図である。
チを用いたデータ／アドレス・デマルチプレクサを概略
的に示す回路図である。
【図８】本発明の双方向性プログラマブルコネクタを示
す回路図である。
す回路図である。
【図９】本発明の双方向性プログラマブルコネクタの別
の実施例を示す回路図である。
の実施例を示す回路図である。
【図１０】入力線及び出力線が設けられたプログラマブ
ルコネクタを概略的に示す回路図である。
ルコネクタを概略的に示す回路図である。
【図１１】図１０の回路によって生成することができる
論理回路を示す説明図である。
論理回路を示す説明図である。
【図１２】特に高速度の幅広いＡＮＤゲートに有用なプ
ログラマブルコネクタの実施例を示す回路図である。
ログラマブルコネクタの実施例を示す回路図である。
【図１３】集積回路チップ内に於て該チップのエッジと
該チップの内部にある論理要素との間に配置され、内部
及び外部の双方に接続されたプログラマブルコネクタの
レイアウトを示す回路図である。
該チップの内部にある論理要素との間に配置され、内部
及び外部の双方に接続されたプログラマブルコネクタの
レイアウトを示す回路図である。
１〜４ 入力
１０ インバータ
１１ ＮＡＮＤゲート
２０、２１ 入力
３１ ラッチ
３２ 線
５１ 入力
５２、５３ 部分
６１、６２ 入力
７１、７２ ＯＲゲート
７３ ＮＡＮＤゲート
Claims (23)
- 【請求項１】 プログラマブル論理デバイスのた
めのプログラマブルコネクタであって、少なくとも１本
の入出力線と、少なくとも１本の接続線と、１本の前記
入出力線及び１本の前記接続線に対応する少なくとも１
個のプログラマブル接続部とを備え、前記各プログラマ
ブル接続部が、前記接続線に第１電圧を印加するための
手段と、少なくとも第１状態と第２状態とにプログラム
可能であり、前記第１電圧印加手段を制御するためのプ
ログラマブル制御手段とを有し、前記第１状態に於て、
前記第１電圧印加手段が、対応する前記入出力線上の第
１信号に応答して対応する前記接続線に前記第１電圧を
供給し、かつ対応する前記入出力線上の第２信号に応答
して対応する前記接続線に高インピーダンスを供給する
と共に、前記第２状態に於て、前記第１電圧印加手段が
、前記入出力線上の前記第２信号に応答して対応する前
記接続線に前記第１電圧を供給し、かつ対応する前記入
力線上の前記第１信号に応答して対応する前記接続線に
高インピーダンスを供給するようになっており、いずれ
の前記第１電圧印加手段によっても前記第１電圧が供給
されない各前記接続線に第２電圧を供給するための手段
を備えることを特徴とするプログラマブルコネクタ。 - 【請求項２】 前記プログラマブル制御手段が、
更に対応する前記入出力線上の前記第１及び第２信号に
応答して前記第１電圧印加手段が対応する前記接続線に
高インピーダンスを供給する第３状態にプログラム可能
であることを特徴とする請求項１に記載のプログラマブ
ルコネクタ。 - 【請求項３】 前記入出力線が複数の入出力線で
あり、かつ１個のプログラマブル接続部が前記入出力線
のそれぞれに対応していることを特徴とする請求項１に
記載のプログラマブルコネクタ。 - 【請求項４】 前記プログラマブル接続部が、前
記接続線上に在る信号または前記接続線上に在る前記信
号の補数の一方を一本の前記入出力線にプログラム可能
に印加するための手段を更に備えることを特徴とする請
求項３の記載のプログラマブルコネクタ。 - 【請求項５】 前記プログラム可能な印加手段が
、前記接続線上に在る前記信号及びその補数のいずれも
が前記一本の入出力線に印加されないようにプログラム
可能であることを特徴とする請求項４に記載のプログラ
マブルコネクタ。 - 【請求項６】 前記接続線が複数の接続線であり
、かつ１個の前記プログラマブル接続部が前記接続線の
それぞれに対応していることを特徴とする請求項１に記
載のプログラマブルコネクタ。 - 【請求項７】 前記入出力線が複数の入出力線で
あり、前記接続線が複数の接続線であり、かつ少なくと
も１個の前記プログラマブル接続部が前記入出力線のそ
れぞれに対応すると共に、少なくとも１個の前記プログ
ラマブル接続部が前記接続線のそれぞれに対応している
ことを特徴とする請求項１に記載のプログラマブルコネ
クタ。 - 【請求項８】 プログラマブル論理デバイスのた
めのプログラマブルコネクタであって、少なくとも１本
の入出力線と、少なくとも１本の接続線と、それぞれに
１本の前記入出力線及び１本の前記接続線に対応する少
なくとも１個のプログラマブル接続部とを備え、前記各
プログラマブル接続部が、前記接続線に第１電圧を印加
するための手段と、前記入出力線のそれぞれについて、
前記入出力線上の選択信号または該信号の補数を選択し
、若しくは前記信号及び前記補数のいずれをも選択しな
い手段と、前記選択信号によって制御される前記第１電
圧印加手段を制御するための制御手段とを有し、かつ、
いずれの前記第１電圧印加手段によっても前記第１電圧
が供給されない各前記接続線に第２電圧を供給するため
の手段を備えることを特徴とするプログラマブルコネク
タ。 - 【請求項９】 プログラマブル論理デバイスのた
めのプログラマブルコネクタであって、複数の入力線と
、少なくとも１本の接続線と、それぞれに１本の前記接
続線に対応しかつ前記入力線のサブセットに対応する少
なくとも１個のプログラマブル接続部とを備え、前記各
プログラマブル接続部が、前記接続線に第１電圧を印加
するための手段と、前記第１電圧印加手段を制御するた
めのプログラマブル制御手段とを有し、該プログラマブ
ル制御手段が、前記入力線の前記サブセット上の信号の
選択した組合せに応答して前記第１電圧印加手段に前記
第１電圧を印加させることができるように、プログラム
可能な対応する前記入力線の組によって制御されるよう
になっており、かつ、いずれの前記第１電圧印加手段に
よっても前記第１電圧が供給されない前記接続線のそれ
ぞれに第２電圧を供給するための手段を更に備えること
を特徴とするプログラマブルコネクタ。 - 【請求項１０】 集積回路のためのプログラマブ
ルコネクタであって、少なくとも１本の入出力線と、少
なくとも１本の接続線と、１本の前記入出力線及び１本
の前記接続線に対応する少なくとも１個のプログラマブ
ル接続部と、前記プログラマブル接続部を３つのモード
のいずれかに於て操作するための手段とを備え、前記操
作手段が、第１モードに於て、対応する前記入出力線上
の高レベル信号に応答して対応する前記接続線に高イン
ピーダンスを供給し、かつ対応する前記入出力線上の低
レベル信号に応答して対応する前記接続線に第１の一定
電圧を供給するための手段と、第２のモードに於て、対
応する前記入出力線上の低レベル信号に応答して対応す
る前記接続線に高インピーダンスを供給し、かつ対応す
る前記入出力線上の高レベル信号に応答して対応する前
記接続線に前記第１の一定電圧を供給するための手段と
、第３のモードに於て、対応する前記入出力線上の前記
信号と無関係に対応する前記接続線に高インピーダンス
を供給するための手段とを有し、かつ、いずれの前記プ
ログラマブル接続部によっても前記第１電圧が供給され
ない前記接続線のそれぞれに第２の一定電圧を供給する
ための手段を備えることを特徴とするプログラマブルコ
ネクタ。 - 【請求項１１】 前記入出力線が複数の入出力線
であり、かつ１個の前記接続線上に在る信号を１本の前
記入出力線にプログラム可能に印加するための手段と、
前記接続線上に在る前記信号の補数を前記１本の入出力
線にプログラム可能に印加するための手段とを更に備え
ることを特徴とする請求項１、８または１０のいずれか
に記載のプログラマブルコネクタ。 - 【請求項１２】 少なくとも１本の前記入出力線
に接続された外部ピンを更に備えることを特徴とする請
求項１または８に記載のプログラマブルコネクタ。 - 【請求項１３】 少なくとも１本の前記入力線に
接続された外部ピンを更に備えることを特徴とする請求
項９に記載のプログラマブルコネクタ。 - 【請求項１４】 前記入出力線、前記接続線及び
前記プログラマブル接続部が、集積回路のエッジと前記
集積回路の内部にある論理回路との間に配置されている
ことを特徴とする請求項１または８に記載のプログラマ
ブルコネクタ。 - 【請求項１５】 前記入力線、前記接続線及び前
記プログラマブル接続部が、集積回路のエッジと前記集
積回路の内部にある論理回路との間に配置されているこ
とを特徴とする請求項９に記載のプログラマブルコネク
タ。 - 【請求項１６】 前記接続線に沿って配置された
少なくとも１個の制御可能なスイッチ手段からなる少な
くとも１本の前記接続線を区分するための手段を更に備
えることを特徴とする請求項１、８または９に記載のプ
ログラマブルコネクタ。 - 【請求項１７】 集積回路の内部に発生した少な
くとも１個の信号を少なくとも１個の前記入出力線上に
送出するための手段を更に備えることを特徴とする請求
項１または８に記載のプログラマブルコネクタ。 - 【請求項１８】 集積回路の内部に発生した少な
くとも１個の信号を少なくとも１個の前記入力線に送出
するための手段を更に備えることを特徴とする請求項９
に記載のプログラマブルコネクタ。 - 【請求項１９】 前記入出力線と前記プログラマ
ブル接続部との間に挿入され、前記入出力線に接続され
たデータポートとイネーブルポートと前記プログラマブ
ル接続部に接続された出力ポートとを有するラッチを更
に備え、前記出力ポートが、前記イネーブルポート上の
信号が第１の状態を有すると前記入出力線に接続され、
かつ前記イネーブルポート上の信号が第２の状態を有す
ると前記入出力線から切断されるようになっており、前
記出力ポートが、最後の前記イネーブルポート上の前記
信号が前記第１の状態であった時に前記入出力線上に在
る信号に関連する信号を前記プログラマブル接続部に供
給するようになっていることを特徴とする請求項１また
は８に記載のプログラマブルコネクタ。 - 【請求項２０】 少なくとも１本の前記入力線と
前記プログラマブル接続部との間に挿入され、前記入力
線に接続されたデータポートとイネーブルポートと前記
プログラマブル接続部に接続された出力ポートとを有す
るラッチを更に備え、前記出力ポートが、前記イネーブ
ルポート上の信号が第１の状態を有すると前記１本の入
力線に接続され、かつ前記イネーブルポート上の信号が
第２の状態を有すると前記１本の入力線から切断される
ようになっており、前記出力ポートが、最後の前記イネ
ーブルポート上の前記信号が前記第１の状態であった時
に前記１個の入力線に在る信号に関連する信号を前記プ
ログラマブル接続部に供給するようになっていることを
特徴とする請求項９に記載のプログラマブルコネクタ。 - 【請求項２１】 前記印加手段が、前記第１電圧
の供給源に接続された第１の電流伝送端子と、前記接続
線に接続された第２の電流伝送端子と、前記プログラマ
ブル制御手段に接続された制御端子とを有するトランジ
スタであることを特徴とする請求項１、８または９のい
ずれかに記載のプログラマブルコネクタ。 - 【請求項２２】 前記トランジスタがＮチャネル
ＦＥＴであり、かつ前記プログラマブル制御手段が、前
記トランジスタの前記制御端子に接続された出力端子を
有するＮＡＮＤゲートと、それぞれにプログラマブル論
理ゲートの出力端子から入力を受け取る少なくとも２個
の入力端子とを備え、一方の前記プログラマブル論理ゲ
ートが、前記入出力線に接続された第１の入力端子と、
前記論理ゲートが前記入出力線からの信号を前記ＮＡＮ
Ｄゲートに通過させるかどうかを決定するメモリセルに
接続された第２の入力端子とを有し、かつ他方の前記プ
ログラマブル論理ゲートが、前記入出力線上の信号の補
数を受け取るように接続された第１の入力端子と、前記
他方の論理ゲートが前記入出力線から前記信号の前記補
数を前記ＮＡＮＤゲートに通過させるかどうかを決定す
るメモリセルに接続された第２の入力端子とを有するこ
とを特徴とする請求項２１に記載のプログラマブルコネ
クタ。 - 【請求項２３】 対応する入出力線上の信号の状
態と、接続線に第１電圧を印加するための手段の状態を
制御するためのプログラマブル制御手段の状態との双方
に応答してプログラマブル回路内の前記接続線の状態を
制御するための構造であって、第１の入出力線と、前記
第１電圧を印加するための前記手段から前記第１電圧を
受け取るための第１の接続線と、少なくとも第１状態と
第２状態とをとることができ、かつ対応する前記入出力
線の前記信号を関知することができ、前記印加手段を制
御するためのプログラマブル制御手段とを備え、前記プ
ログラマブル制御手段が、前記第１状態に於て、前記入
出力線上の第２信号に応答して前記接続線に高インピー
ダンスを供給するために、かつ前記入力線上の第１信号
に応答して前記印加手段に第１電圧を前記接続線に印加
させ、前記プログラマブル制御手段が、前記第２状態に
於て、前記入出力線上の前記第１信号に応答して前記接
続線に前記高インピーダンスを供給するために、かつ前
記入出力線上の前記第２信号に応答して前記印加手段に
第１電圧を前記接続線に印加させるようになっており、
かつ、前記第１電圧が印加されない各前記接続線に第２
電圧を印加するための手段を備えることを特徴とするプ
ログラマブル回路内の接続線の状態制御構造。
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| US07/499,759 US5140193A (en) | 1990-03-27 | 1990-03-27 | Programmable connector for programmable logic device |
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