JPH0422214A - コンパレータ回路 - Google Patents
コンパレータ回路Info
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- JPH0422214A JPH0422214A JP2127471A JP12747190A JPH0422214A JP H0422214 A JPH0422214 A JP H0422214A JP 2127471 A JP2127471 A JP 2127471A JP 12747190 A JP12747190 A JP 12747190A JP H0422214 A JPH0422214 A JP H0422214A
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- 238000010586 diagram Methods 0.000 description 18
- 101150101515 tbpl2 gene Proteins 0.000 description 2
- ZSDSQXJSNMTJDA-UHFFFAOYSA-N trifluralin Chemical compound CCCN(CCC)C1=C([N+]([O-])=O)C=C(C(F)(F)F)C=C1[N+]([O-])=O ZSDSQXJSNMTJDA-UHFFFAOYSA-N 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- UYXTWWCETRIEDR-UHFFFAOYSA-N glycerol tributanoate Natural products CCCC(=O)OCC(OC(=O)CCC)COC(=O)CCC UYXTWWCETRIEDR-UHFFFAOYSA-N 0.000 description 1
- JLKIGFTWXXRPMT-UHFFFAOYSA-N sulphamethoxazole Chemical compound O1C(C)=CC(NS(=O)(=O)C=2C=CC(N)=CC=2)=N1 JLKIGFTWXXRPMT-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/40—Monitoring; Error detection; Preventing or correcting improper counter operation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/2893—Bistables with hysteresis, e.g. Schmitt trigger
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Measurement Of Current Or Voltage (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
この発明は特に比較的精度を厳密に必要としないコンパ
レータ回路に関する。
レータ回路に関する。
(従来の技術)
第8図は従来のコンパレータ回路の構成を示す回路図で
ある。比較対照となる入力信号INはNPN )ランジ
スタTrllのベースに入力される。
ある。比較対照となる入力信号INはNPN )ランジ
スタTrllのベースに入力される。
この入力信号INは、対のNPNトランジスタTr12
のベースに印加される電圧V2と比較される。Trll
、12それぞれのエミッタ電流は、ベスが共通接続され
たPNP トランジスタT r 13゜14の各エミッ
タに供給される。マルチコレクタのTr13.14それ
ぞれの第1コレクタは、このTr13、14の共通ベー
スに接続されると共に抵抗RILでバイアス回路を構成
し、第2コレクタの電流をNPN )ランジスタTr1
5,16からなるカレントミラー回路に供給する。
のベースに印加される電圧V2と比較される。Trll
、12それぞれのエミッタ電流は、ベスが共通接続され
たPNP トランジスタT r 13゜14の各エミッ
タに供給される。マルチコレクタのTr13.14それ
ぞれの第1コレクタは、このTr13、14の共通ベー
スに接続されると共に抵抗RILでバイアス回路を構成
し、第2コレクタの電流をNPN )ランジスタTr1
5,16からなるカレントミラー回路に供給する。
入力信号INがV2より高いと、カレントミラー回路を
構成するTri5,16には、このTrlBのコレクタ
にベースが接続されたNPN )ランジスタTr17を
オフ状態にするように電流が流れる。
構成するTri5,16には、このTrlBのコレクタ
にベースが接続されたNPN )ランジスタTr17を
オフ状態にするように電流が流れる。
つまり、Tri4のコレクタ電流よりT「16のコレク
タ電流か大きくなる。従って、Tri7のオフ状態によ
り、Tri7のコレクタに接続された抵抗R12、さら
にR13,R14を介して電流が流れ、この電流はNP
N )ランジスタTr18.19それぞれのベース電流
となる。従って、TrlB及び、コレクタから出力信号
OUTを得るTri9が共にオン状態になる。TrNl
のオンにより、V2は抵抗R15とRIBの分割抵抗に
よる分圧比により決定される。
タ電流か大きくなる。従って、Tri7のオフ状態によ
り、Tri7のコレクタに接続された抵抗R12、さら
にR13,R14を介して電流が流れ、この電流はNP
N )ランジスタTr18.19それぞれのベース電流
となる。従って、TrlB及び、コレクタから出力信号
OUTを得るTri9が共にオン状態になる。TrNl
のオンにより、V2は抵抗R15とRIBの分割抵抗に
よる分圧比により決定される。
入力信号INがv2より低いと、カレントミラー回路を
構成するTri5,1Bには、このTrlBのコレクタ
にベースが接続されたNPN )ランジスタTr17を
オン状態にするように電流が流れる。
構成するTri5,1Bには、このTrlBのコレクタ
にベースが接続されたNPN )ランジスタTr17を
オン状態にするように電流が流れる。
つまり、Tri4のコレクタ電流よりT r 16のコ
レクタ電流が小さくなる。従って、Tri7のオン状態
により、Trlg、19は共にオフ状態となる。
レクタ電流が小さくなる。従って、Tri7のオン状態
により、Trlg、19は共にオフ状態となる。
Tri8のオフによりv2は電源電圧VCCとなる。
上述したようにこの構成の回路では、出力OUTを得る
T r 18がオンするための入力信号INにおけるス
レッシュホールド電圧V thoNは、V thoN−
V ec −(1)で
あり、出力OUTを得るTri8がオフするための入力
信号INにおけるスレッシュホールド電圧V thop
pは V thopp→Vec−R1G/ (R15+R1B
) −・(z)である。
T r 18がオンするための入力信号INにおけるス
レッシュホールド電圧V thoNは、V thoN−
V ec −(1)で
あり、出力OUTを得るTri8がオフするための入力
信号INにおけるスレッシュホールド電圧V thop
pは V thopp→Vec−R1G/ (R15+R1B
) −・(z)である。
このように、ある程度ヒステリシス(不感帯幅)を持ち
、比較的vthの精度を必要としない構成であるにもか
かわらず、IC化する際、上記コンパレータ回路を構成
するのに第8図のごとく15素子はど必要となる。
、比較的vthの精度を必要としない構成であるにもか
かわらず、IC化する際、上記コンパレータ回路を構成
するのに第8図のごとく15素子はど必要となる。
(発明が解決しようとする課題)
このように、従来ではヒステリシスを持つコンパレータ
回路をIC化する際、素子数が多く、チップサイズが大
きくなり、コストアップになるという欠点がある。
回路をIC化する際、素子数が多く、チップサイズが大
きくなり、コストアップになるという欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、必要かつ最小限の機能を確保した上
で回路の簡素化を図り、ICチップサイズの縮小に寄与
するコンパレータ回路を提供することにある。
あり、その目的は、必要かつ最小限の機能を確保した上
で回路の簡素化を図り、ICチップサイズの縮小に寄与
するコンパレータ回路を提供することにある。
[発明の構成コ
(課題を解決するための手段)
この発明のコンパレータ回路は、第1極性の第1のトラ
ンジスタ及び第2極性の第2のトランジスタが互いに正
帰還方向に接続される第1の回路手段と、前記第1の回
路手段における接続経路内における前記第2のトランジ
スタの一端に制御端子が接続される第2極性の第3のト
ランジスタと、前記第1のトランジスタの制御端子に基
準電位が与えられる第2の回路手段とを具備し、前記第
1のトランジスタの一端に入力信号が供給され、前記第
1のトランジスタの制御端子における基準電位と比較さ
れることにより第3のトランジスタの一端に出力信号が
得られることを特徴としている。
ンジスタ及び第2極性の第2のトランジスタが互いに正
帰還方向に接続される第1の回路手段と、前記第1の回
路手段における接続経路内における前記第2のトランジ
スタの一端に制御端子が接続される第2極性の第3のト
ランジスタと、前記第1のトランジスタの制御端子に基
準電位が与えられる第2の回路手段とを具備し、前記第
1のトランジスタの一端に入力信号が供給され、前記第
1のトランジスタの制御端子における基準電位と比較さ
れることにより第3のトランジスタの一端に出力信号が
得られることを特徴としている。
(作用)
この発明では、相異なる極性の第1のトランジスタ及び
第2のトランジスタを互いに正帰還方向に接続した第1
の回路手段により素子数か大幅に削減される。
第2のトランジスタを互いに正帰還方向に接続した第1
の回路手段により素子数か大幅に削減される。
(実施例)
以下、図面を参照してこの発明を実施例により説明する
。
。
第1図はこの発明の一実施例による構成を示す回路図で
ある。
ある。
PNP )ランジスタTriのエミッタは入力信号IN
の入力端になっている。Triはマルチコレクタを有し
ており、第1コレクタは抵抗R1を介して接地電圧GN
Dに接続され、第2コレクタは抵抗R2の一端に接続さ
れると共にベースに接続されている。このTriのベー
スは抵抗R3を介して電源電圧Vccに接続されている
。抵抗R2の他端はNPN )ランジスタTr2のコレ
クタ及びNPNトランジスタTr3のベースに接続され
ている。Tr2のベースは上d己Trlのコレクタと抵
抗R1との接続点に接続され、エミッタはGNDに接続
されている。Tr3のエミッタはGNDに接続され、コ
レクタは出力信号OUTの出力端になっている。
の入力端になっている。Triはマルチコレクタを有し
ており、第1コレクタは抵抗R1を介して接地電圧GN
Dに接続され、第2コレクタは抵抗R2の一端に接続さ
れると共にベースに接続されている。このTriのベー
スは抵抗R3を介して電源電圧Vccに接続されている
。抵抗R2の他端はNPN )ランジスタTr2のコレ
クタ及びNPNトランジスタTr3のベースに接続され
ている。Tr2のベースは上d己Trlのコレクタと抵
抗R1との接続点に接続され、エミッタはGNDに接続
されている。Tr3のエミッタはGNDに接続され、コ
レクタは出力信号OUTの出力端になっている。
基準電圧V1はTriのベース電位であり、抵抗R2と
R3の分割抵抗による分圧比により決定される。以下、
上記構成の回路の動作について説明する。
R3の分割抵抗による分圧比により決定される。以下、
上記構成の回路の動作について説明する。
人力信号INがVlより高く、Triのベース。
エミッタ間電圧■BE1以上の電位差があるとTrlが
オン状態になる。これにより、Tr2がオン状態となり
、Tr3がオフ状態になる。
オン状態になる。これにより、Tr2がオン状態となり
、Tr3がオフ状態になる。
Tr2のコレクタに抵抗R2を介して接続されているT
riには正帰還がかかることになる。
riには正帰還がかかることになる。
入力信号INがvlより低いとTriがオフ状態になる
。これにより、Tr2がオフ状態となり、Tr3がオン
状態になる。
。これにより、Tr2がオフ状態となり、Tr3がオン
状態になる。
ここで、出力OUTを得るTr3がオフするための人力
信号INにおけるスレッシュホールド電圧V thop
pは、 V thopr −R2/ (R2+ R3)
・■CC+R3/ (R2+R3) ” V(lE3
+ V BEI ・・
・(3)また、出力OUTを得るTri8かオンするた
めの入力信号INにおけるスレッシュホールド電圧Vt
hoNは、 VthoN→R2/ (R2+R3) ・V cc
+V IIEI・・・(4) で表される。
信号INにおけるスレッシュホールド電圧V thop
pは、 V thopr −R2/ (R2+ R3)
・■CC+R3/ (R2+R3) ” V(lE3
+ V BEI ・・
・(3)また、出力OUTを得るTri8かオンするた
めの入力信号INにおけるスレッシュホールド電圧Vt
hoNは、 VthoN→R2/ (R2+R3) ・V cc
+V IIEI・・・(4) で表される。
上記構成の回路によれば、6素子という少ない素子数で
ヒステリシス(不感帯幅)を有するコンパレータ回路が
構成される。すなわち、上記(3)式におけるR3 /
(R2+R3)・■BE3かヒステリシス分となる。
ヒステリシス(不感帯幅)を有するコンパレータ回路が
構成される。すなわち、上記(3)式におけるR3 /
(R2+R3)・■BE3かヒステリシス分となる。
第2図はこの発明の第2の実施例の構成を示す回路図で
ある。第1図の回路における抵抗R3とTriのベース
との間にカソード、アノード間が接続されたダイオード
DIが挿入されている。このダイオードD1のVF (
立ち上がり電圧)により、Trlのベース、エミッタ間
電圧V8.■の温度特性変化かキャンセルされるように
構成されている。
ある。第1図の回路における抵抗R3とTriのベース
との間にカソード、アノード間が接続されたダイオード
DIが挿入されている。このダイオードD1のVF (
立ち上がり電圧)により、Trlのベース、エミッタ間
電圧V8.■の温度特性変化かキャンセルされるように
構成されている。
第3図はこの発明の第3の実施例の構成を示す回路図で
ある。第1図の回路において、Triをシングルコレク
タとし、TriのコレクタとTr2のベースとの間に抵
抗R4を挿入している。
ある。第1図の回路において、Triをシングルコレク
タとし、TriのコレクタとTr2のベースとの間に抵
抗R4を挿入している。
この抵抗R4はTr2へのベース電流を制限し、Tr2
の破壊防止用として構成されている。
の破壊防止用として構成されている。
第4図はこの発明の第4の実施例の構成を示す回路図で
ある。第1図の回路において、入力信号INが供給され
るPNP )ランジスタTriのエミッタとVccとの
間に新たに設けたNPNトランジスタTr4のコレクタ
、エミッタ間を接続し、このTr4のベースに入力信号
INが供給されるようになっている。エミッタフォロワ
のTr4を入力トランジスタとしたことにより、第1図
の構成の回路より入力インピーダンスが高くなり、入力
電流を小さくすることができる。
ある。第1図の回路において、入力信号INが供給され
るPNP )ランジスタTriのエミッタとVccとの
間に新たに設けたNPNトランジスタTr4のコレクタ
、エミッタ間を接続し、このTr4のベースに入力信号
INが供給されるようになっている。エミッタフォロワ
のTr4を入力トランジスタとしたことにより、第1図
の構成の回路より入力インピーダンスが高くなり、入力
電流を小さくすることができる。
第5図はこの発明の第5の実施例の構成を示す回路図で
ある。第1図の回路において、Tr2のベースとGND
との間に新たに設けたNPN l−ランジスタTr5の
コレクタ、エミッタ間を接続し、このTr5のベースに
制御信号LINか供給されるようになっている。この制
御信号LINをH”レベルにすることにより、入力信号
INのレベルに関係なくTr3をオン状態にすることが
できる。
ある。第1図の回路において、Tr2のベースとGND
との間に新たに設けたNPN l−ランジスタTr5の
コレクタ、エミッタ間を接続し、このTr5のベースに
制御信号LINか供給されるようになっている。この制
御信号LINをH”レベルにすることにより、入力信号
INのレベルに関係なくTr3をオン状態にすることが
できる。
第6図はこの発明の第6の実施例の構成を示す回路図で
ある。第1図の回路において、Tr3のベースとGND
との間に新たに設けたNPNトランジスタTrf3のコ
レクタ、エミッタ間を接続し、このTr6のベースに制
御信号HINが供給されるようになっている。この制御
信号HINを“H″レベルすることにより、入力信号I
Nのレベルに関係なくTr3をオフ状態にすることがで
きる。
ある。第1図の回路において、Tr3のベースとGND
との間に新たに設けたNPNトランジスタTrf3のコ
レクタ、エミッタ間を接続し、このTr6のベースに制
御信号HINが供給されるようになっている。この制御
信号HINを“H″レベルすることにより、入力信号I
Nのレベルに関係なくTr3をオフ状態にすることがで
きる。
第7図はこの発明の第6の実施例の構成を示す回路図で
あり、上記第2図〜第6図の回路構成をすべて設けた構
成の回路図である。
あり、上記第2図〜第6図の回路構成をすべて設けた構
成の回路図である。
このような種々の機能を設けた実施例回路でも素子数は
1〕素子であり、これにより素子数の大幅な削減が期待
できる。
1〕素子であり、これにより素子数の大幅な削減が期待
できる。
[発明の効果]
以上説明したようにこの発明によれば、必要かつ最小限
の機能を確保した上で回路の簡素化を図り、ICチップ
サイズの縮小に寄与するコンパレータ回路が提供できる
。
の機能を確保した上で回路の簡素化を図り、ICチップ
サイズの縮小に寄与するコンパレータ回路が提供できる
。
第1図はこの発明の一実施例による構成を示す回路図、
第2図はこの発明の第一2の実施例による構成を示す回
路図、第3図はこの発明の第3の実施例による構成を示
す回路図、第4図はこの発明の第4の実施例による構成
を示す回路図、第5図はこの発明の第5の実施例による
構成を示す回路図、第6図はこの発明の第6の実施例に
よる構成を示す回路図、第7図はこの発明の第7の実施
例による構成を示す回路図、第8図は従来のコンパレー
タ回路の構成を示す回路図である。 Trl−PNPトランジスタ、Tr2.Tr3・・・N
PN トランジスタ、R1,R2,R3・・・抵抗。 出願人代理人 弁理士 鈴江武彦 第 図 第 図 第 図 第 図 館 図 第 図
第2図はこの発明の第一2の実施例による構成を示す回
路図、第3図はこの発明の第3の実施例による構成を示
す回路図、第4図はこの発明の第4の実施例による構成
を示す回路図、第5図はこの発明の第5の実施例による
構成を示す回路図、第6図はこの発明の第6の実施例に
よる構成を示す回路図、第7図はこの発明の第7の実施
例による構成を示す回路図、第8図は従来のコンパレー
タ回路の構成を示す回路図である。 Trl−PNPトランジスタ、Tr2.Tr3・・・N
PN トランジスタ、R1,R2,R3・・・抵抗。 出願人代理人 弁理士 鈴江武彦 第 図 第 図 第 図 第 図 館 図 第 図
Claims (1)
- 【特許請求の範囲】 第1極性の第1のトランジスタ及び第2極性の第2のト
ランジスタが互いに正帰還方向に接続される第1の回路
手段と、 前記第1の回路手段における接続経路内における前記第
2のトランジスタの一端に制御端子が接続される第2極
性の第3のトランジスタと、前記第1のトランジスタの
制御端子に基準電位が与えられる第2の回路手段とを具
備し、 前記第1のトランジスタの一端に入力信号が供給され、
前記第1のトランジスタの制御端子における基準電位と
比較されることにより第3のトランジスタの一端に出力
信号が得られることを特徴とするコンパレータ回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2127471A JP2573393B2 (ja) | 1990-05-17 | 1990-05-17 | コンパレータ回路 |
KR1019910007841A KR950005811B1 (ko) | 1990-05-17 | 1991-05-15 | 비교기 회로 |
US07/700,415 US5206542A (en) | 1990-05-17 | 1991-05-15 | Comparator having a reduced number of elements |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2127471A JP2573393B2 (ja) | 1990-05-17 | 1990-05-17 | コンパレータ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0422214A true JPH0422214A (ja) | 1992-01-27 |
JP2573393B2 JP2573393B2 (ja) | 1997-01-22 |
Family
ID=14960749
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2127471A Expired - Fee Related JP2573393B2 (ja) | 1990-05-17 | 1990-05-17 | コンパレータ回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5206542A (ja) |
JP (1) | JP2573393B2 (ja) |
KR (1) | KR950005811B1 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4018372B2 (ja) * | 2001-11-14 | 2007-12-05 | シャープ株式会社 | コンパレータ回路および赤外線信号受信装置 |
DE102006040832B4 (de) * | 2005-09-30 | 2010-04-08 | Texas Instruments Deutschland Gmbh | Niedrigstleistungs-CMOS-Oszillator zur Niederfrequenztakterzeugung |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50113163A (ja) * | 1974-02-14 | 1975-09-05 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3733498A (en) * | 1971-09-27 | 1973-05-15 | Telex Computer Products | Dual-voltage feedback comparator for simultaneously monitoring a positive and negative voltage |
FR2309084A1 (fr) * | 1975-04-22 | 1976-11-19 | Radiotechnique Compelec | Dispositif a seuils pour circuits logiques integres |
JPS601980B2 (ja) * | 1979-05-23 | 1985-01-18 | 富士通株式会社 | 自動リセット回路 |
US4613768A (en) * | 1984-11-13 | 1986-09-23 | Gte Communication Systems Corp. | Temperature dependent, voltage reference comparator/diode |
US4701639A (en) * | 1985-12-09 | 1987-10-20 | National Semiconductor Corporation | Threshold detector circuit and method |
US5057709A (en) * | 1990-11-01 | 1991-10-15 | Motorola Inc. | Current threshold detector circuit |
-
1990
- 1990-05-17 JP JP2127471A patent/JP2573393B2/ja not_active Expired - Fee Related
-
1991
- 1991-05-15 US US07/700,415 patent/US5206542A/en not_active Expired - Lifetime
- 1991-05-15 KR KR1019910007841A patent/KR950005811B1/ko not_active IP Right Cessation
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50113163A (ja) * | 1974-02-14 | 1975-09-05 |
Also Published As
Publication number | Publication date |
---|---|
KR910021036A (ko) | 1991-12-20 |
KR950005811B1 (ko) | 1995-05-31 |
US5206542A (en) | 1993-04-27 |
JP2573393B2 (ja) | 1997-01-22 |
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