JPH0421991A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH0421991A JPH0421991A JP2126015A JP12601590A JPH0421991A JP H0421991 A JPH0421991 A JP H0421991A JP 2126015 A JP2126015 A JP 2126015A JP 12601590 A JP12601590 A JP 12601590A JP H0421991 A JPH0421991 A JP H0421991A
- Authority
- JP
- Japan
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- signal
- refresh
- logic
- normal operation
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 5
- 230000005856 abnormality Effects 0.000 claims description 3
- 238000003708 edge detection Methods 0.000 abstract description 11
- 238000012544 monitoring process Methods 0.000 abstract description 3
- 230000000295 complement effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は記憶装置に関し、特にＣＡ Ｓ （Ｃｏｌｕｏ
＋ｎＡｄｄｒｅｓｓ ５ｔｒｏｂｅ ）ビフォアＲＡ
Ｓ （Ｒｏｗ Ａｄｄｒｃｓｓ ５ｔｒｏｂｅ）リフレ
ッシュ方式によりリフレッシュを行う記憶装置における
リフレッシュ回路の異常終了検出方式に関する。
＋ｎＡｄｄｒｅｓｓ ５ｔｒｏｂｅ ）ビフォアＲＡ
Ｓ （Ｒｏｗ Ａｄｄｒｃｓｓ ５ｔｒｏｂｅ）リフレ
ッシュ方式によりリフレッシュを行う記憶装置における
リフレッシュ回路の異常終了検出方式に関する。
従来技術
従来、この種の記憶装置においては、データ読出し動作
時にデータのエラーを検出しており、リフレッシュ動作
が正常に終了したかあるいは異常に終了したかの検出を
行っていなかった。
時にデータのエラーを検出しており、リフレッシュ動作
が正常に終了したかあるいは異常に終了したかの検出を
行っていなかった。
このような従来の記憶装置では、データ読出し動作時の
データエラーの検出でのみエラー発生を検出しているの
で、そのデータエラーがリフレッシュ制御系の故障によ
るものか、あるいは記憶部制御系および記憶部系の故障
によるものかを判別するのが難しいという欠点がある。
データエラーの検出でのみエラー発生を検出しているの
で、そのデータエラーがリフレッシュ制御系の故障によ
るものか、あるいは記憶部制御系および記憶部系の故障
によるものかを判別するのが難しいという欠点がある。
発明の目的
本発明は上記のような従来のものの欠点を除去すべくな
されたもので、リフレッシュ制御系の故陣を検出するこ
とができ、データエラーがリフレッシュ制御系の故障に
よるものかあるいは記憶部制御系および記憶部系の故障
によるものかの判別を可能とする記憶装置の提供を目的
とする。
されたもので、リフレッシュ制御系の故陣を検出するこ
とができ、データエラーがリフレッシュ制御系の故障に
よるものかあるいは記憶部制御系および記憶部系の故障
によるものかの判別を可能とする記憶装置の提供を目的
とする。
発明の構成
本発明による記憶装置は、予め設定されたタイミングで
有効および無効となるカラムアドレスストローブ信号お
よびローアドレスストローブ信号によりリフレッシュ動
作を行う記憶装置であって、前記ローアドレスストロー
ブ信号の有効および無効のタイミングと、前記リフレッ
シュ動作が行われていることを示すリフレッシュ中信号
の有効および無効のタイミングとにより前記リフレッシ
ュ動作が終了してから予め設定された所定時間経過後に
通常動作が開始されたか否かを検出する検出手段と、前
記検出手段により前記所定時間経過前に前記通常動作が
開始されたことが検出されたときに前記リフレッシュ動
作の異常を通知する手段とを設けたことを特徴とする。
有効および無効となるカラムアドレスストローブ信号お
よびローアドレスストローブ信号によりリフレッシュ動
作を行う記憶装置であって、前記ローアドレスストロー
ブ信号の有効および無効のタイミングと、前記リフレッ
シュ動作が行われていることを示すリフレッシュ中信号
の有効および無効のタイミングとにより前記リフレッシ
ュ動作が終了してから予め設定された所定時間経過後に
通常動作が開始されたか否かを検出する検出手段と、前
記検出手段により前記所定時間経過前に前記通常動作が
開始されたことが検出されたときに前記リフレッシュ動
作の異常を通知する手段とを設けたことを特徴とする。
実施例
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、エツジ検出回路１はＲＡ Ｓ （Ｒｏ
ｗ Ａｄｄｒｅｓｓ ５ｔｒｏｂｅ）信号ｉｏｏと、Ｃ
ＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ ５ｔｒｏｂｅ
）信号１０１ と、リフレッシュ動作が行われているこ
とを示すリフレッシュ中信号１０２とを入力し、リフレ
ッシュ動作の終了を示すリフレッシュ終了信号１０３と
、通常動作の起動を示す通常動作起動信号１０４とを出
力する。
る。図において、エツジ検出回路１はＲＡ Ｓ （Ｒｏ
ｗ Ａｄｄｒｅｓｓ ５ｔｒｏｂｅ）信号ｉｏｏと、Ｃ
ＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ ５ｔｒｏｂｅ
）信号１０１ と、リフレッシュ動作が行われているこ
とを示すリフレッシュ中信号１０２とを入力し、リフレ
ッシュ動作の終了を示すリフレッシュ終了信号１０３と
、通常動作の起動を示す通常動作起動信号１０４とを出
力する。
フリップフロップ（以下Ｆ／Ｆとする）２はエツジ検出
回路１からのリフレッシュ終了信号１０３によりセット
され、通常動作起動信号１０４によりリセットされる。
回路１からのリフレッシュ終了信号１０３によりセット
され、通常動作起動信号１０４によりリセットされる。
また、Ｆ／Ｆ２はその内容の反転値をコンブリメント出
力信号１０５としてアンドゲート４に出力する。
力信号１０５としてアンドゲート４に出力する。
カウンタ３はエツジ検出回路１からのリフレッシュ終了
信号１０３によりカウントを開始し、カウント値が所定
値となったときにＲＡＳ間隔チエツク信号１０Ｂをアン
ドゲート４に出力するとともに、該ＲＡＳ間隔チエツク
信号１０Ｂによりカウントを停止してそのカウント値を
リセットする。
信号１０３によりカウントを開始し、カウント値が所定
値となったときにＲＡＳ間隔チエツク信号１０Ｂをアン
ドゲート４に出力するとともに、該ＲＡＳ間隔チエツク
信号１０Ｂによりカウントを停止してそのカウント値を
リセットする。
尚、カウンタ３からのＲＡＳ間隔チエツク信号１０８は
該記憶装置に使用されるＤＲＡＭ （図示せず）の特性
により出力タイミング、すなわちカウンタ３における所
定値は任意に設定することかできる。
該記憶装置に使用されるＤＲＡＭ （図示せず）の特性
により出力タイミング、すなわちカウンタ３における所
定値は任意に設定することかできる。
アンドゲート４はＦ／Ｆ２からのコンブリメント出力信
号１’０５とカウンタ３からのＲＡＳ間隔チエツク信号
１０８とのアンドをとり、その結果をエラー検出信号１
０７として出力する。
号１’０５とカウンタ３からのＲＡＳ間隔チエツク信号
１０８とのアンドをとり、その結果をエラー検出信号１
０７として出力する。
エツジ検出回路１はリフレッシュ終了信号１０３として
通常論理“０“を出力しており、ＲＡＳ信号＋００が論
理“１”から論理“０”に変化し、かつりフレッシュ中
信号１０２がリフレッシュ動作中を示す論理“１”をと
ったときに論理“１”を出力する。
通常論理“０“を出力しており、ＲＡＳ信号＋００が論
理“１”から論理“０”に変化し、かつりフレッシュ中
信号１０２がリフレッシュ動作中を示す論理“１”をと
ったときに論理“１”を出力する。
また、エツジ検出回路１は通常動作起動信号ＩＯ４とし
て通常論理“Ｏ”を出力しており、ＲＡＳ信号１０１が
論理“０”から論理“１”に変化し、かつリフレッシュ
中信号１０２がリフレッシュ動作中でないことを示す論
理“０″をとったときに論理“１”を出力する。
て通常論理“Ｏ”を出力しており、ＲＡＳ信号１０１が
論理“０”から論理“１”に変化し、かつリフレッシュ
中信号１０２がリフレッシュ動作中でないことを示す論
理“０″をとったときに論理“１”を出力する。
第２図および第３図は本発明の一実施例の動作を示すタ
イミングチャートである。第２図はリフレッシュ動作か
ら通常動作への移行が正常に行われた場合のタイミング
チャートを示し、第３図はリフレッシュ動作終了後の通
常動作が規定時間より早く始まった場合のタイミングチ
ャートを示している。
イミングチャートである。第２図はリフレッシュ動作か
ら通常動作への移行が正常に行われた場合のタイミング
チャートを示し、第３図はリフレッシュ動作終了後の通
常動作が規定時間より早く始まった場合のタイミングチ
ャートを示している。
これら第１図〜第３図を用いて本発明の一実施例の動作
について説明する。
について説明する。
まず、リフレッシュ中信号１０２が論理“１゜”で、Ｒ
ＡＳ信号ＪＯＯが論理″１″から論理“０”に変化する
と、エツジ検出回路１はリフレッシュ終了信号Ｉ０３を
論理“１”とするので、Ｆ／Ｆ２に論理“１″がセット
されるとともに、カウンタ３がカウントアツプを開始す
る。
ＡＳ信号ＪＯＯが論理″１″から論理“０”に変化する
と、エツジ検出回路１はリフレッシュ終了信号Ｉ０３を
論理“１”とするので、Ｆ／Ｆ２に論理“１″がセット
されるとともに、カウンタ３がカウントアツプを開始す
る。
ＲＡＳ信号１００が論理“０”に変化してから、次に論
理“Ｏ“から論理″１＃に変化するまで、つまりリフレ
ッシュ動作が終了してから通常動作が開始されるまでの
間隔が十分に広い場合、すなわちリフレッシュ動作から
通常動作への移行が正常に行われた場合には、エツジ検
出回路１からの通常動作起動信号１０４が論理“１”と
なってＦ／Ｆ２がリセットされる前に、カウンタ３のカ
ウント値が所定値となってＲＡＳ間隔チエツク信号１０
Ｂが論理“１”となるので、カウンタ３のカウント値が
リセットされる。
理“Ｏ“から論理″１＃に変化するまで、つまりリフレ
ッシュ動作が終了してから通常動作が開始されるまでの
間隔が十分に広い場合、すなわちリフレッシュ動作から
通常動作への移行が正常に行われた場合には、エツジ検
出回路１からの通常動作起動信号１０４が論理“１”と
なってＦ／Ｆ２がリセットされる前に、カウンタ３のカ
ウント値が所定値となってＲＡＳ間隔チエツク信号１０
Ｂが論理“１”となるので、カウンタ３のカウント値が
リセットされる。
よって、Ｆ／Ｆ ２がリセットされてコンブリメント出
力信号１０５が論理“１”になっても、カウンタ３での
カウントが停止されているのでＲＡＳ間隔チエツク信号
１０Ｂが論理“１″となることはなく、アンドゲート４
からはアントゲ−１・出力信号１０７として論理“Ｏ”
が出力され、エラーの発生は検出されない（第２図参照
）。
力信号１０５が論理“１”になっても、カウンタ３での
カウントが停止されているのでＲＡＳ間隔チエツク信号
１０Ｂが論理“１″となることはなく、アンドゲート４
からはアントゲ−１・出力信号１０７として論理“Ｏ”
が出力され、エラーの発生は検出されない（第２図参照
）。
尚、カウンタ３からのＲＡＳ間隔チエツク信号１０６が
論理“１”となったときには、Ｆ／Ｆ２からのコンブリ
メント出力信号１０５が論理“０”なので、アンドゲー
ト４からアンドゲート出力信号１０７として論理“Ｏ”
が出力される。
論理“１”となったときには、Ｆ／Ｆ２からのコンブリ
メント出力信号１０５が論理“０”なので、アンドゲー
ト４からアンドゲート出力信号１０７として論理“Ｏ”
が出力される。
ここで、リフレッシュ動作終了後の通常動作が規定時間
より早く始まった場合、カウンタ３のカウント値が所定
値となってＲＡＳ間隔チエツク信号１０６が論理“１”
となる前に、エツジ検出回路１からの通常動作起動信号
１０４が論理“１”となってＦ／Ｆ２がリセットされ、
アンドゲート４へのコンブリメント出力信号１０５が論
理“１“となる。
より早く始まった場合、カウンタ３のカウント値が所定
値となってＲＡＳ間隔チエツク信号１０６が論理“１”
となる前に、エツジ検出回路１からの通常動作起動信号
１０４が論理“１”となってＦ／Ｆ２がリセットされ、
アンドゲート４へのコンブリメント出力信号１０５が論
理“１“となる。
この状態で、カウンタ３のカウント値が所定値となって
ＲＡＳ間隔チエツク信号１０１１が論理“１”となると
、アンドゲート４からエラー検出信号１０７として論理
“１”が出力され、リフレッシュ動作異常終了のエラー
が通知される（第３図参照）。
ＲＡＳ間隔チエツク信号１０１１が論理“１”となると
、アンドゲート４からエラー検出信号１０７として論理
“１”が出力され、リフレッシュ動作異常終了のエラー
が通知される（第３図参照）。
このときのリフレッシュ動作はＤＲＡＭのプリチャージ
時間、つまりＤＲＡＭのコンデンサがチャージされなお
されるのに必要な時間が不足となり、ＤＲＡＭに記憶さ
れたデータが破壊される可能性がある。
時間、つまりＤＲＡＭのコンデンサがチャージされなお
されるのに必要な時間が不足となり、ＤＲＡＭに記憶さ
れたデータが破壊される可能性がある。
このように、エツジ検出回路１とＦ／Ｆ ２とカウンタ
３とアンドゲート４とによりリフレッシュ動作から通常
動作に移行するときの時間間隔を監視するようにするこ
とによって、リフレッシュ動作の終了状態の異常を検出
することができる。
３とアンドゲート４とによりリフレッシュ動作から通常
動作に移行するときの時間間隔を監視するようにするこ
とによって、リフレッシュ動作の終了状態の異常を検出
することができる。
よって、記憶部（図示せず）からデータを続出すときの
データエラーの原因が、リフレッシュ制御系の故障によ
るものかあるいは記憶部制御系および記憶部系の故障に
よるものかを判別することができる。
データエラーの原因が、リフレッシュ制御系の故障によ
るものかあるいは記憶部制御系および記憶部系の故障に
よるものかを判別することができる。
また、カウンタ３における所定値、つまりＲＡＳ間隔チ
エツク信号１０６の出力タイミングはＤＲＡＭの特性に
応じて設定することができるので、どのようなりＲＡＭ
においても本発明を対応させることかできる。
エツク信号１０６の出力タイミングはＤＲＡＭの特性に
応じて設定することができるので、どのようなりＲＡＭ
においても本発明を対応させることかできる。
発明の効果
以」−説明したように本発明によれば、リフレッシュ制
御系のＲＡＳ信号およびリフレッシコ中信号によりリフ
レッシュ動作から通常動作に移行するときの時間間隔を
監視するようにすることにより って、リフレッシュ制御系の故障を検出することができ
、データエラーがリフレッシュ制御系の故障によるもの
かあるいは記憶部制御系および記憶部系の故障によるも
のかの判別を可能とすることができるという効果がある
。
御系のＲＡＳ信号およびリフレッシコ中信号によりリフ
レッシュ動作から通常動作に移行するときの時間間隔を
監視するようにすることにより って、リフレッシュ制御系の故障を検出することができ
、データエラーがリフレッシュ制御系の故障によるもの
かあるいは記憶部制御系および記憶部系の故障によるも
のかの判別を可能とすることができるという効果がある
。
第１図は本発明の一実施例の構成を示すブロック図、第
２図および第３図は本発明の一実施例の動作を示すタイ
ミングチャートである。 主要部分の符号の説明 １・・・・・・エツジ検出回路 ２・・・・・・フリップフロップ ３・・・・・・カウンタ ４・・・・・・アンドゲート
２図および第３図は本発明の一実施例の動作を示すタイ
ミングチャートである。 主要部分の符号の説明 １・・・・・・エツジ検出回路 ２・・・・・・フリップフロップ ３・・・・・・カウンタ ４・・・・・・アンドゲート
Claims (1)
- （１）予め設定されたタイミングで有効および無効とな
るカラムアドレスストローブ信号およびローアドレスス
トローブ信号によりリフレッシュ動作を行う記憶装置で
あって、前記ローアドレスストローブ信号の有効および
無効のタイミングと、前記リフレッシュ動作が行われて
いることを示すリフレッシュ中信号の有効および無効の
タイミングとにより前記リフレッシュ動作が終了してか
ら予め設定された所定時間経過後に通常動作が開始され
たか否かを検出する検出手段と、前記検出手段により前
記所定時間経過前に前記通常動作が開始されたことが検
出されたときに前記リフレッシュ動作の異常を通知する
手段とを設けたことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2126015A JPH0421991A (ja) | 1990-05-16 | 1990-05-16 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2126015A JPH0421991A (ja) | 1990-05-16 | 1990-05-16 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0421991A true JPH0421991A (ja) | 1992-01-24 |
Family
ID=14924616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2126015A Pending JPH0421991A (ja) | 1990-05-16 | 1990-05-16 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0421991A (ja) |
-
1990
- 1990-05-16 JP JP2126015A patent/JPH0421991A/ja active Pending
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