JPH04217372A - 絶縁ゲート形トランジスタ及びその製造方法 - Google Patents
絶縁ゲート形トランジスタ及びその製造方法Info
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- JPH04217372A JPH04217372A JP2403382A JP40338290A JPH04217372A JP H04217372 A JPH04217372 A JP H04217372A JP 2403382 A JP2403382 A JP 2403382A JP 40338290 A JP40338290 A JP 40338290A JP H04217372 A JPH04217372 A JP H04217372A
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は絶縁ゲート形トランジス
タ、特に二重拡散形絶縁ゲート形トランジスタに関する
ものである。
タ、特に二重拡散形絶縁ゲート形トランジスタに関する
ものである。
【0002】
【従来の技術】従来、電力用半導体装置として有効利用
できる二重拡散形MOSトランジスタ(以下、「DMO
S」という)が報告されている。従来のN形チャネルD
MOSは、図11及び図12に示すような構造となって
いる。図11はその平面図であり、図12は図11のC
−C切断線の断面図である。又、図13に図11,図1
2に対応する電気的な等価回路図を示す。各図面におい
て同一符号は同一構成であることを示す。
できる二重拡散形MOSトランジスタ(以下、「DMO
S」という)が報告されている。従来のN形チャネルD
MOSは、図11及び図12に示すような構造となって
いる。図11はその平面図であり、図12は図11のC
−C切断線の断面図である。又、図13に図11,図1
2に対応する電気的な等価回路図を示す。各図面におい
て同一符号は同一構成であることを示す。
【0003】このDMOSにおいては、寄生NPN形バ
イポーラトランジスタが存在する構造となる。ソース層
13の直下のベース層12内の拡散抵抗をRD とすれ
ば図11,図12の構造図に対応する電気的な等価回路
図は図13に示すようになる。即ち該寄生トランジスタ
のエミッタはN形ソース層13、ベースはP形ベース層
12、コレクタはN形ドレイン層11にそれぞれに対応
している。又ベースとエミッタはソースコンタクト開孔
領域14にて短絡している。
イポーラトランジスタが存在する構造となる。ソース層
13の直下のベース層12内の拡散抵抗をRD とすれ
ば図11,図12の構造図に対応する電気的な等価回路
図は図13に示すようになる。即ち該寄生トランジスタ
のエミッタはN形ソース層13、ベースはP形ベース層
12、コレクタはN形ドレイン層11にそれぞれに対応
している。又ベースとエミッタはソースコンタクト開孔
領域14にて短絡している。
【0004】
【発明が解決しようとする課題】しかしながら従来のD
MOSにおいて、ドレイン電極15,ソースコンタクト
開孔領域14間にノイズ等の電圧パルスが印加されると
、そのノイズ電流iB は、ドレイン層11とベース層
12間の接合容量C1 、ゲート電極17とドレイン層
11間の寄生容量C2 、ゲート電極17とベース層1
2間の寄生容量C3 を介してベース層12に流れ込み
ソース層13直下を通ってソースコンタクト開孔領域1
4へ至る。その際、ベース層12内部の拡散抵抗RD
によりベース層12とドレイン層11との近傍部16の
電位はソースコンタクト開孔領域14より
MOSにおいて、ドレイン電極15,ソースコンタクト
開孔領域14間にノイズ等の電圧パルスが印加されると
、そのノイズ電流iB は、ドレイン層11とベース層
12間の接合容量C1 、ゲート電極17とドレイン層
11間の寄生容量C2 、ゲート電極17とベース層1
2間の寄生容量C3 を介してベース層12に流れ込み
ソース層13直下を通ってソースコンタクト開孔領域1
4へ至る。その際、ベース層12内部の拡散抵抗RD
によりベース層12とドレイン層11との近傍部16の
電位はソースコンタクト開孔領域14より
【0005】
【数1】VB =iB ×RD
だけ高くなる。そしてVB がPN接合の順方向電圧よ
り大きくなるとベース層のドレイン層との近傍部16に
てベース層12へ流れ込んだノイズ電流ib は、その
ままソース層13へ流れ込み、寄生トランジスタのベー
ス電流となる。するとこの寄生トランジスタはオン状態
となり、寄生トランジスタが作動することになる。
り大きくなるとベース層のドレイン層との近傍部16に
てベース層12へ流れ込んだノイズ電流ib は、その
ままソース層13へ流れ込み、寄生トランジスタのベー
ス電流となる。するとこの寄生トランジスタはオン状態
となり、寄生トランジスタが作動することになる。
【0006】寄生トランジスタに電流が流れることによ
り寄生トランジスタの温度が上昇する。バイポーラトラ
ンジスタにおいては、素子自身の温度上昇は素子自身の
抵抗値を減らすため、電流を増す方向に働く。そのため
基板の他の部分に流れていた電流が寄生トランジスタ1
ヵ所に集まってしまうホットスポットを生じ、果てには
半導体装置の破壊に至ることがある。破壊耐量向上の為
には、寄生トランジスタの動作の抑制が必要であり、そ
の為にはベース領域12内部の拡散抵抗RD の低下が
有効である。
り寄生トランジスタの温度が上昇する。バイポーラトラ
ンジスタにおいては、素子自身の温度上昇は素子自身の
抵抗値を減らすため、電流を増す方向に働く。そのため
基板の他の部分に流れていた電流が寄生トランジスタ1
ヵ所に集まってしまうホットスポットを生じ、果てには
半導体装置の破壊に至ることがある。破壊耐量向上の為
には、寄生トランジスタの動作の抑制が必要であり、そ
の為にはベース領域12内部の拡散抵抗RD の低下が
有効である。
【0007】そこで上記問題を解決するために、例えば
特開昭59−231860号公報に示される如く、ベー
ス層内のソース層直下距離を短くして、ベース層内部の
拡散抵抗の値を小さくし、寄生トランジスタをオンし難
くする方法が報告されている。しかしながら、例えば自
動車のトランジスタ式点火装置等に用いられるDMOS
においては、DMOSがイグニションコイルに接続され
て使用されるため、振幅が大きいノイズ、あるいは立ち
上がりが急峻なノイズがDMOSに入ってしまい、上記
方法を用いても寄生トランジスタがオンしてDMOSが
破壊してしまう可能性がある。また容量放電試験、即ち
図10に示すような回路において、スイッチ4がa側接
続の状態において、500Vの直流電源2を用いて容量
0.25μF のコンデンサ1を充電し、その後スイッ
チ4をb側接続に切り替えてコンデンサ1を放電させ従
来のDMOS3に電流を流すとそのDMOS3は破壊し
てしまうということが判明した。以上の理由から上記方
法においては、未だ問題を本質的には解決したとは言い
難く、さらに破壊耐量を向上した装置が望まれている。
特開昭59−231860号公報に示される如く、ベー
ス層内のソース層直下距離を短くして、ベース層内部の
拡散抵抗の値を小さくし、寄生トランジスタをオンし難
くする方法が報告されている。しかしながら、例えば自
動車のトランジスタ式点火装置等に用いられるDMOS
においては、DMOSがイグニションコイルに接続され
て使用されるため、振幅が大きいノイズ、あるいは立ち
上がりが急峻なノイズがDMOSに入ってしまい、上記
方法を用いても寄生トランジスタがオンしてDMOSが
破壊してしまう可能性がある。また容量放電試験、即ち
図10に示すような回路において、スイッチ4がa側接
続の状態において、500Vの直流電源2を用いて容量
0.25μF のコンデンサ1を充電し、その後スイッ
チ4をb側接続に切り替えてコンデンサ1を放電させ従
来のDMOS3に電流を流すとそのDMOS3は破壊し
てしまうということが判明した。以上の理由から上記方
法においては、未だ問題を本質的には解決したとは言い
難く、さらに破壊耐量を向上した装置が望まれている。
【0008】そこで、本発明は上記問題を鑑みたもので
あり、ベース層内部に適切な拡散抵抗を形成させること
により寄生トランジスタの動作を抑制し、半導体装置の
破壊耐量をさらに向上させることが出来る絶縁ゲート形
トランジスタを提供することを目的とする。
あり、ベース層内部に適切な拡散抵抗を形成させること
により寄生トランジスタの動作を抑制し、半導体装置の
破壊耐量をさらに向上させることが出来る絶縁ゲート形
トランジスタを提供することを目的とする。
【0009】
【課題を解決するための手段】本発明は上記目的を達成
するために、その主表面側が第1導電形である半導体基
板と、前記主表面側に形成された第2導電形のベース層
と、このベース層内に形成された第1導電形であるソー
ス層と、前記ベース内において前記ソース層と前記半導
体層の間に形成されるチャネル領域上にゲート絶縁膜を
介して形成されたゲート電極と、前記ソース層、及び前
記ベース層と電気接続するソース電極と、前記半導体基
板の他表面側に配設されるドレイン電極を備える絶縁ゲ
ート形トランジスタにおいて、前記ソース電極と接触す
る部分のベース層と前記チャネル領域におけるベース層
の間に存在するソース層が、少なくともそのソース層の
底部において分離されるように形成されているという技
術的手段を採用する。
するために、その主表面側が第1導電形である半導体基
板と、前記主表面側に形成された第2導電形のベース層
と、このベース層内に形成された第1導電形であるソー
ス層と、前記ベース内において前記ソース層と前記半導
体層の間に形成されるチャネル領域上にゲート絶縁膜を
介して形成されたゲート電極と、前記ソース層、及び前
記ベース層と電気接続するソース電極と、前記半導体基
板の他表面側に配設されるドレイン電極を備える絶縁ゲ
ート形トランジスタにおいて、前記ソース電極と接触す
る部分のベース層と前記チャネル領域におけるベース層
の間に存在するソース層が、少なくともそのソース層の
底部において分離されるように形成されているという技
術的手段を採用する。
【0010】さらに本発明においては、ドレイン層であ
る第1導電形の半導体基板の主表面側に絶縁層を形成し
た後、該絶縁層上の所定領域にゲート電極層を形成する
工程と、前記ドレイン層内に不純物を導入することによ
り、第2導電形であるベース層を形成する工程と、前記
ゲート電極上から前記ゲート電極間の前記絶縁層上の所
定領域に一部延在する形状のマスク体を形成する工程と
、このマスク体をマスクとして前記ベース層内に不純物
を導入することにより、第1導電形であるソース層を形
成する工程と、前記マスク体を除去する工程と、前記マ
スク体が存在していた領域に少なくとも一部存在し、前
記ベース層、及び前記ソース層に電気接続するソース電
極を形成する工程と、前記半導体基板 他表面側にド
レイン電極を形成する工程と、を備えることを特徴とす
る絶縁ゲート形トランジスタの製造方法という技術的手
段を採用する。
る第1導電形の半導体基板の主表面側に絶縁層を形成し
た後、該絶縁層上の所定領域にゲート電極層を形成する
工程と、前記ドレイン層内に不純物を導入することによ
り、第2導電形であるベース層を形成する工程と、前記
ゲート電極上から前記ゲート電極間の前記絶縁層上の所
定領域に一部延在する形状のマスク体を形成する工程と
、このマスク体をマスクとして前記ベース層内に不純物
を導入することにより、第1導電形であるソース層を形
成する工程と、前記マスク体を除去する工程と、前記マ
スク体が存在していた領域に少なくとも一部存在し、前
記ベース層、及び前記ソース層に電気接続するソース電
極を形成する工程と、前記半導体基板 他表面側にド
レイン電極を形成する工程と、を備えることを特徴とす
る絶縁ゲート形トランジスタの製造方法という技術的手
段を採用する。
【0011】
【作用】上記技術的手段を採用することにより、ベース
層に形成される拡散抵抗の値を小さくでき、半導1装置
内にノイズが入力されても、ベース層とソース層との間
に構成されたPN接合が導通するのを阻止し、半導体装
置自身の破壊耐量を向上させることが出来る。
層に形成される拡散抵抗の値を小さくでき、半導1装置
内にノイズが入力されても、ベース層とソース層との間
に構成されたPN接合が導通するのを阻止し、半導体装
置自身の破壊耐量を向上させることが出来る。
【0012】
【実施例】以下、本発明を図に示す実施例に基づいて詳
細に説明する。図1〜図3は本発明の第1実施例のDM
OSを示しており、図1はその平面図、図2は図1にお
けるA−A切断線の断面図、図3は図1におけるB−B
切断線の断面図である。なお、図11,図12と対応す
る部分には同一符号が付してある。
細に説明する。図1〜図3は本発明の第1実施例のDM
OSを示しており、図1はその平面図、図2は図1にお
けるA−A切断線の断面図、図3は図1におけるB−B
切断線の断面図である。なお、図11,図12と対応す
る部分には同一符号が付してある。
【0013】本実施例のDMOSの構造は、図2に示す
ようにシリコン基板内においては、ドレイン層11、ド
レイン層11の主表面側にベース層12、ベース層12
内にソース層13がそれぞれ形成されている。そして、
シリコン基板の主表面上にゲート酸化膜5を介してゲー
ト電極17が形成されている。ゲート電極17の上には
層間絶縁膜6が形成されており、さらにこの層間絶縁膜
6の上にソース電極19がベース層12とソース層13
に電気接続されている。一方シリコン基板の他表面上に
はドレイン電極15が形成されている。又、図1に示す
ようにソースコンタクト開孔領域14におけるP形ベー
ス層12とチャネル領域18におけるP形ベース層12
が、半導体基板であるN形シリコン基板表面上において
、半導体基板表面近傍部9を介して一部連続となる形状
になっている。この構造のため図3に示すように、P形
ベース層12内部の半導体基板表面近傍部9において拡
散抵抗が形成される。
ようにシリコン基板内においては、ドレイン層11、ド
レイン層11の主表面側にベース層12、ベース層12
内にソース層13がそれぞれ形成されている。そして、
シリコン基板の主表面上にゲート酸化膜5を介してゲー
ト電極17が形成されている。ゲート電極17の上には
層間絶縁膜6が形成されており、さらにこの層間絶縁膜
6の上にソース電極19がベース層12とソース層13
に電気接続されている。一方シリコン基板の他表面上に
はドレイン電極15が形成されている。又、図1に示す
ようにソースコンタクト開孔領域14におけるP形ベー
ス層12とチャネル領域18におけるP形ベース層12
が、半導体基板であるN形シリコン基板表面上において
、半導体基板表面近傍部9を介して一部連続となる形状
になっている。この構造のため図3に示すように、P形
ベース層12内部の半導体基板表面近傍部9において拡
散抵抗が形成される。
【0014】以下、これを図14〜図16に示す製造工
程に従って説明する。なお、図14〜図16において(
a)は断面構造,(b)はマスクパターン、(c)は拡
散パターンである。まず、図14(a)に示すように半
導体基板であるN形シリコン基板を用意する。このN形
シリコン基板は、DMOSのドレイン層として作用する
。次に、このN形ドレイン層11の表面を酸化してゲー
ト酸化膜5を形成する。その上にゲート電極17となる
ポリシリコン膜をCVD法で形成し、リソグラフィ技術
でポリシリコン膜を選択的に残すことによりゲート電極
17を形成する。この後、同図(b)に示すようにゲー
ト電極17をマスクとしてボロンを拡散して同図(c)
に示すようにP形ベース層12を形成する。
程に従って説明する。なお、図14〜図16において(
a)は断面構造,(b)はマスクパターン、(c)は拡
散パターンである。まず、図14(a)に示すように半
導体基板であるN形シリコン基板を用意する。このN形
シリコン基板は、DMOSのドレイン層として作用する
。次に、このN形ドレイン層11の表面を酸化してゲー
ト酸化膜5を形成する。その上にゲート電極17となる
ポリシリコン膜をCVD法で形成し、リソグラフィ技術
でポリシリコン膜を選択的に残すことによりゲート電極
17を形成する。この後、同図(b)に示すようにゲー
ト電極17をマスクとしてボロンを拡散して同図(c)
に示すようにP形ベース層12を形成する。
【0015】次いで、図15(a)に示すようにゲート
電極17間をマスク体としてレジスト膜20で覆う。こ
のレジスト膜20は、同図(b)に示すように、ゲート
電極17の四隅からゲート電極17間の中央部に向かっ
てパターニングされている。このレジスト膜20とゲー
ト電極17をマスクとしてN形ソース層の形成のための
リンイオン注入を行い、その後充分な熱処理を施して同
図(a)に示すようにN形ソース層13を形成する。熱
処理することによりN形ソース層13は、P形ベース層
12内においてゲート電極17の直下にも拡散が及ぶ。 よって、ゲート電極17の直下にはP形ベース層12と
N形ソース層13が存在することになる。この際、P型
ベース層12とN形ソース層13がゲート電極17によ
る共通のマスクにより位置決めされる、いわゆるDSA
技術(Diffusion Self Alignme
nt) により同図(c)に示すようにチャネル領域1
8を形成する。
電極17間をマスク体としてレジスト膜20で覆う。こ
のレジスト膜20は、同図(b)に示すように、ゲート
電極17の四隅からゲート電極17間の中央部に向かっ
てパターニングされている。このレジスト膜20とゲー
ト電極17をマスクとしてN形ソース層の形成のための
リンイオン注入を行い、その後充分な熱処理を施して同
図(a)に示すようにN形ソース層13を形成する。熱
処理することによりN形ソース層13は、P形ベース層
12内においてゲート電極17の直下にも拡散が及ぶ。 よって、ゲート電極17の直下にはP形ベース層12と
N形ソース層13が存在することになる。この際、P型
ベース層12とN形ソース層13がゲート電極17によ
る共通のマスクにより位置決めされる、いわゆるDSA
技術(Diffusion Self Alignme
nt) により同図(c)に示すようにチャネル領域1
8を形成する。
【0016】その後、レジスト膜20をエッチング除去
した後、図16(a)に示すようにCVD法によりBP
SG膜を堆積し層間絶縁膜6が形成される。そして、同
図(b)に示すようにP形ベース層12及びN形ソース
層13に開孔する形状にエッチングすることにより、所
定のパターンのソースコンタクト開孔領域14を形成す
る。同図(c)に示すように、ソースコンタクト開孔領
域14におけるP形ベース層12とチャネル領域18に
おけるP形ベース層12が、N形シリコン基板表面及び
内部において、半導体基板表面近傍部9を介して一部連
続となる形状になっている。
した後、図16(a)に示すようにCVD法によりBP
SG膜を堆積し層間絶縁膜6が形成される。そして、同
図(b)に示すようにP形ベース層12及びN形ソース
層13に開孔する形状にエッチングすることにより、所
定のパターンのソースコンタクト開孔領域14を形成す
る。同図(c)に示すように、ソースコンタクト開孔領
域14におけるP形ベース層12とチャネル領域18に
おけるP形ベース層12が、N形シリコン基板表面及び
内部において、半導体基板表面近傍部9を介して一部連
続となる形状になっている。
【0017】さらに図1に示すようにアルミ膜の蒸着、
パターニングによりソース電極19を形成する。このと
き、ソース電極19はP形ベース層12及びN形ソース
層13と各々ソースコンタクト開孔領域14にて電気接
続される。最後に基板の裏面,即ちN型ドレイン層11
の背面に金属膜の蒸着によりドレイン電極15を形成し
て、本実施例のDMOSが製造される。
パターニングによりソース電極19を形成する。このと
き、ソース電極19はP形ベース層12及びN形ソース
層13と各々ソースコンタクト開孔領域14にて電気接
続される。最後に基板の裏面,即ちN型ドレイン層11
の背面に金属膜の蒸着によりドレイン電極15を形成し
て、本実施例のDMOSが製造される。
【0018】本発明の構造により、前記したようにチャ
ネル領域18のP形ベース層とソースコンタクト開孔領
域14におけるP形ベース層は、図3,図16(c)に
示す半導体基板表面近傍部9を介して連続な平面を半導
体基板表面及び内部に形成する。上記構造により半導体
基板表面近傍部9に抵抗RC を形成する。よって、P
形ベース層12内部に形成される拡散抵抗Rは、従来の
抵抗RD に加え半導体基板表面近傍部9の抵抗RC
が並列接続される為、次式で表される。
ネル領域18のP形ベース層とソースコンタクト開孔領
域14におけるP形ベース層は、図3,図16(c)に
示す半導体基板表面近傍部9を介して連続な平面を半導
体基板表面及び内部に形成する。上記構造により半導体
基板表面近傍部9に抵抗RC を形成する。よって、P
形ベース層12内部に形成される拡散抵抗Rは、従来の
抵抗RD に加え半導体基板表面近傍部9の抵抗RC
が並列接続される為、次式で表される。
【0019】
【数2】R=( RC ×RD ) ÷( RC+RD
) 従って、従来の構造に比べベース層12内部の拡
散抵抗Rの値は小さくなる。
) 従って、従来の構造に比べベース層12内部の拡
散抵抗Rの値は小さくなる。
【0020】本実施例では、N形ソース層13のパター
ン設計により数2を満足する最適の拡散抵抗Rの値を与
えることができ、その値は従来に比べて小さくすること
ができる。拡散抵抗Rの値を小さくすることによりDM
OS中に形成される寄生トランジスタにベース電流が流
れにくくなり、寄生トランジスタをオンし難くする効果
がある。
ン設計により数2を満足する最適の拡散抵抗Rの値を与
えることができ、その値は従来に比べて小さくすること
ができる。拡散抵抗Rの値を小さくすることによりDM
OS中に形成される寄生トランジスタにベース電流が流
れにくくなり、寄生トランジスタをオンし難くする効果
がある。
【0021】尚、図10に示した容量放電印加試験にお
いても、本発明によるDMOSは破壊しないことを確認
した。次に、本発明の第2実施例を図4,図5を用いて
説明する。図4は第2実施例のDMOSの平面図、図5
は図4におけるC−C切断線の断面図である。なお、図
1〜図3、図11,図12と対応する部分には同一符号
が付してある。第2実施例の製造方法は第1実施例とほ
ぼ同じである。但しこの第2実施例においては図5の断
面図に示すように、ソース層13a,13bが半導体基
板表面近傍部9で接触した構造となっている。この構造
は、ソース層を拡散して形成する工程において、拡散に
おける熱処理温度が高かったり、拡散時間が長かったり
、マスクパターン上の半導体基板表面近傍部9を形成し
ようとする幅がソース層の横方向に拡散する限界幅より
短い場合この構造となる。この構造においては、半導体
基板表面近傍部9における拡散抵抗RC は無くなるが
、ソース層13a,13bの間の領域7において拡散抵
抗Re が存在する構造となる。上記構造により、P形
ベース層12内に形成される拡散抵抗Rは、従来の抵抗
RD に加えソース層13a,13bの間の領域7の抵
抗Re が並列接続される為、次式で表される。
いても、本発明によるDMOSは破壊しないことを確認
した。次に、本発明の第2実施例を図4,図5を用いて
説明する。図4は第2実施例のDMOSの平面図、図5
は図4におけるC−C切断線の断面図である。なお、図
1〜図3、図11,図12と対応する部分には同一符号
が付してある。第2実施例の製造方法は第1実施例とほ
ぼ同じである。但しこの第2実施例においては図5の断
面図に示すように、ソース層13a,13bが半導体基
板表面近傍部9で接触した構造となっている。この構造
は、ソース層を拡散して形成する工程において、拡散に
おける熱処理温度が高かったり、拡散時間が長かったり
、マスクパターン上の半導体基板表面近傍部9を形成し
ようとする幅がソース層の横方向に拡散する限界幅より
短い場合この構造となる。この構造においては、半導体
基板表面近傍部9における拡散抵抗RC は無くなるが
、ソース層13a,13bの間の領域7において拡散抵
抗Re が存在する構造となる。上記構造により、P形
ベース層12内に形成される拡散抵抗Rは、従来の抵抗
RD に加えソース層13a,13bの間の領域7の抵
抗Re が並列接続される為、次式で表される。
【0022】
【数3】R=( Re ×RD ) ÷( Re+RD
) 従って、従来の構造に比べベース層12における
拡散抵抗Rは小さくなり、第1実施例と同様DMOS内
に形成される寄生トランジスタをオンし難くする効果が
ある。
) 従って、従来の構造に比べベース層12における
拡散抵抗Rは小さくなり、第1実施例と同様DMOS内
に形成される寄生トランジスタをオンし難くする効果が
ある。
【0023】なお本発明は上記実施例に限定されること
なく、その主旨を逸脱しない限り、例えば以下に示す如
く種々変形可能である。■上記実施例においては正方形
のセルを用いていたが、セル形状は正方形に限ることな
く図6、図7に示すようなストライプ状や、図8、図9
に示す六角形でも構わない。第6図はストライプ状セル
DMOSの平面図、図7は図6におけるF−F切断線の
断面図である。第8図は六角形セルDMOSの平面図、
図9は第8図におけるG−G切断線の断面図である。な
お、図1〜図3,図4,図5,図11,図12と対応す
る部分には同一符号が付してある。図6、図8において
ソースコンタクト開孔領域14におけるP形ベース層1
2とチャネル領域18におけるP形ベース層12は、N
形シリコン基板表面及び内部の半導体基板表面近傍部9
において連続となっている。
なく、その主旨を逸脱しない限り、例えば以下に示す如
く種々変形可能である。■上記実施例においては正方形
のセルを用いていたが、セル形状は正方形に限ることな
く図6、図7に示すようなストライプ状や、図8、図9
に示す六角形でも構わない。第6図はストライプ状セル
DMOSの平面図、図7は図6におけるF−F切断線の
断面図である。第8図は六角形セルDMOSの平面図、
図9は第8図におけるG−G切断線の断面図である。な
お、図1〜図3,図4,図5,図11,図12と対応す
る部分には同一符号が付してある。図6、図8において
ソースコンタクト開孔領域14におけるP形ベース層1
2とチャネル領域18におけるP形ベース層12は、N
形シリコン基板表面及び内部の半導体基板表面近傍部9
において連続となっている。
【0024】■本発明で言う半導体装置としては、上記
したDMOSの他に縦方向(半導体基板の厚さ方向)に
電流経路をもつ半導体装置で、それらの基板電位を共有
するものであれば何でもよく、例えばVMOS、あるい
はアノード電位を共有する絶縁ゲート形バイポーラトラ
ンジスタ(IGBT)等をN形チャネル,P形チャネル
を問わず採用できる。
したDMOSの他に縦方向(半導体基板の厚さ方向)に
電流経路をもつ半導体装置で、それらの基板電位を共有
するものであれば何でもよく、例えばVMOS、あるい
はアノード電位を共有する絶縁ゲート形バイポーラトラ
ンジスタ(IGBT)等をN形チャネル,P形チャネル
を問わず採用できる。
【0025】■図15(a)に示す隣合うゲート電極1
7間を覆うマスク体として、レジスト膜の他に酸化膜を
使用してもよい。
7間を覆うマスク体として、レジスト膜の他に酸化膜を
使用してもよい。
【0026】
【発明の効果】本発明の半導体装置によれば、ベース層
に形成される拡散抵抗の値を小さくし、ベース層とソー
ス層との間に構成されたPN接合が導通するのを阻止し
、半導体装置自身の破壊耐量を向上させることが出来る
という優れた効果がある。
に形成される拡散抵抗の値を小さくし、ベース層とソー
ス層との間に構成されたPN接合が導通するのを阻止し
、半導体装置自身の破壊耐量を向上させることが出来る
という優れた効果がある。
【図1】本発明第1実施例のDMOSの平面図である。
【図2】図1に示すもののA−A断面図である。
【図3】図1に示すもののB−B断面図である。
【図4】本発明第2実施例のDMOSの平面図である。
【図5】図4に示すもののE−E断面図である。
【図6】本発明においてセルがストライプ状であるDM
OSの平面図である。
OSの平面図である。
【図7】図6に示すもののF−F断面図である。
【図8】本発明においてセルが六角形であるDMOSの
平面図である。
平面図である。
【図9】図8に示すもののG−G断面図である。
【図10】放電印加試験の回路図である。
【図11】従来のDMOSの平面図である。
【図12】図11に示すもののC−C断面図である。
【図13】図11,図12に示すものの等価回路図であ
る。
る。
【図14】本発明の第1実施例を工程順に説明する為の
説明図である。
説明図である。
【図15】本発明の第1実施例を工程順に説明する為の
説明図である。
説明図である。
【図16】本発明の第1実施例を工程順に説明する為の
説明図である。
説明図である。
1 コンデンサ
2 直流電源
3 DMOS
4 スイッチ
5 ゲート酸化膜
6 層間絶縁層
7 ソース層13a,13bの間の領域9
半導体基板表面近傍部 11 N形ドレイン層 12 P形ベース層 13 N形ソース層 14 ソースコンタクト開孔領域 15 ドレイン電極 16 ベース層のドレイン層との近傍部17 ゲー
ト電極 18 チャネル領域 19 ソース電極 20 レジスト膜
半導体基板表面近傍部 11 N形ドレイン層 12 P形ベース層 13 N形ソース層 14 ソースコンタクト開孔領域 15 ドレイン電極 16 ベース層のドレイン層との近傍部17 ゲー
ト電極 18 チャネル領域 19 ソース電極 20 レジスト膜
Claims (2)
- 【請求項1】その主表面側が第1導電形である半導体基
板と、前記主表面側に形成された第2導電形のベース層
と、このベース層内に形成された第1導電形であるソー
ス層と、前記ベース内において前記ソース層と前記半導
体層の間に形成されるチャネル領域上にゲート絶縁膜を
介して形成されたゲート電極と、前記ソース層、及び前
記ベース層と電気接続するソース電極と、前記半導体基
板の他表面側に配設されるドレイン電極を備え、前記ソ
ース電極と接触する部分のベース層と前記チャネル領域
におけるベース層の間に存在するソース層が、少なくと
もそのソース層の底部において分離されるように形成さ
れていることを特徴とする絶縁ゲート形トランジスタ。 - 【請求項2】ドレイン層である第1導電形の半導体基板
の主表面側に絶縁層を形成した後、該絶縁層上の所定領
域にゲート電極層を形成する工程と、前記ドレイン層内
に不純物を導入することにより、第2導電形であるベー
ス層を形成する工程と、前記ゲート電極上から前記ゲー
ト電極間の前記絶縁層上の所定領域に一部延在する形状
のマスク体を形成する工程と、このマスク体をマスクと
して前記ベース層内に不純物を導入することにより、第
1導電形であるソース層を形成する工程と、前記マスク
体を除去する工程と、前記マスク体が存在していた領域
に少なくとも一部存在し、前記ベース層、及び前記ソー
ス層に電気接続するソース電極を形成する工程と、前記
半導体基板の他表面側にドレイン電極を形成する工程と
、を備えることを特徴とする絶縁ゲート形トランジスタ
の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2403382A JPH04217372A (ja) | 1990-12-18 | 1990-12-18 | 絶縁ゲート形トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2403382A JPH04217372A (ja) | 1990-12-18 | 1990-12-18 | 絶縁ゲート形トランジスタ及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04217372A true JPH04217372A (ja) | 1992-08-07 |
Family
ID=18513118
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2403382A Pending JPH04217372A (ja) | 1990-12-18 | 1990-12-18 | 絶縁ゲート形トランジスタ及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04217372A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108155240A (zh) * | 2017-12-22 | 2018-06-12 | 电子科技大学 | 一种SiC VDMOS器件 |
-
1990
- 1990-12-18 JP JP2403382A patent/JPH04217372A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108155240A (zh) * | 2017-12-22 | 2018-06-12 | 电子科技大学 | 一种SiC VDMOS器件 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981222 |