JPH04217344A - 側壁ドーピングを有するトレンチ絶縁領域の形成方法 - Google Patents
側壁ドーピングを有するトレンチ絶縁領域の形成方法Info
- Publication number
- JPH04217344A JPH04217344A JP3057623A JP5762391A JPH04217344A JP H04217344 A JPH04217344 A JP H04217344A JP 3057623 A JP3057623 A JP 3057623A JP 5762391 A JP5762391 A JP 5762391A JP H04217344 A JPH04217344 A JP H04217344A
- Authority
- JP
- Japan
- Prior art keywords
- trench
- forming
- silicon
- type
- silicon layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 32
- 230000015572 biosynthetic process Effects 0.000 title description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 76
- 239000010703 silicon Substances 0.000 claims abstract description 75
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 74
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 239000002019 doping agent Substances 0.000 claims abstract description 26
- 239000003989 dielectric material Substances 0.000 claims abstract description 7
- 238000000137 annealing Methods 0.000 claims abstract description 4
- 238000009413 insulation Methods 0.000 claims abstract description 4
- 238000002955 isolation Methods 0.000 claims description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 12
- 229920005591 polysilicon Polymers 0.000 claims description 12
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 claims description 8
- 238000011049 filling Methods 0.000 claims description 8
- 229910000041 hydrogen chloride Inorganic materials 0.000 claims description 8
- IXCSERBJSXMMFS-UHFFFAOYSA-N hydrogen chloride Substances Cl.Cl IXCSERBJSXMMFS-UHFFFAOYSA-N 0.000 claims description 8
- 238000004519 manufacturing process Methods 0.000 claims description 7
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 claims description 6
- 239000007789 gas Substances 0.000 claims description 6
- 239000000203 mixture Substances 0.000 claims description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 3
- 239000012535 impurity Substances 0.000 claims description 3
- 238000012546 transfer Methods 0.000 claims description 3
- 239000001257 hydrogen Substances 0.000 claims description 2
- 229910052739 hydrogen Inorganic materials 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 abstract description 6
- 235000012431 wafers Nutrition 0.000 description 26
- 230000003647 oxidation Effects 0.000 description 9
- 238000007254 oxidation reaction Methods 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 6
- 230000000903 blocking effect Effects 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 230000015654 memory Effects 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 2
- 230000005465 channeling Effects 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 230000006911 nucleation Effects 0.000 description 2
- 238000010899 nucleation Methods 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000000889 atomisation Methods 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 239000005388 borosilicate glass Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- ZOCHARZZJNPSEU-UHFFFAOYSA-N diboron Chemical compound B#B ZOCHARZZJNPSEU-UHFFFAOYSA-N 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000005755 formation reaction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000005204 segregation Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-IGMARMGPSA-N silicon-28 atom Chemical compound [28Si] XUIMIQQOPSSXEZ-IGMARMGPSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
- H01L21/2251—Diffusion into or out of group IV semiconductors
- H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
- H01L21/2257—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は浅い半導体デバイス絶縁
トレンチの形成方法に関するものである。
トレンチの形成方法に関するものである。
【０００２】
【従来の技術】高密度メモリ製品、例えばダイナミック
ランダム アクセス メモリのような半導体集
積回路デバイス、特に超ＬＳＩ （“ＶＬＳＩ”）回路
の分野ではその稠密度、すなわち所定領域内のトランジ
スタの数がますます増大する傾向にあり、これらの製品
は絶えずより小さいトランジスタを必要としている。ま
た、高密度ＶＬＳＩにおいては、隣接するトランジスタ
を電気的に絶縁することが必要で、隣接するトランジス
タおよび絶縁を必要とする他のデバイスを絶縁するには
、通常二酸化シリコンのような誘電材料を充填した絶縁
トレンチが現在使用されている。ＶＬＳＩの技術の現況
では最小の特性サイズはサブミクロンのレベルに到達し
ており、したがって、絶縁トレンチをできる限り小さく
、かつ確実に形成することが特に望まれている。
ランダム アクセス メモリのような半導体集
積回路デバイス、特に超ＬＳＩ （“ＶＬＳＩ”）回路
の分野ではその稠密度、すなわち所定領域内のトランジ
スタの数がますます増大する傾向にあり、これらの製品
は絶えずより小さいトランジスタを必要としている。ま
た、高密度ＶＬＳＩにおいては、隣接するトランジスタ
を電気的に絶縁することが必要で、隣接するトランジス
タおよび絶縁を必要とする他のデバイスを絶縁するには
、通常二酸化シリコンのような誘電材料を充填した絶縁
トレンチが現在使用されている。ＶＬＳＩの技術の現況
では最小の特性サイズはサブミクロンのレベルに到達し
ており、したがって、絶縁トレンチをできる限り小さく
、かつ確実に形成することが特に望まれている。
【０００３】高信頼度のサブ ミクロン絶縁トレンチ
を得るための一手段として浅いトレンチ絶縁が提案され
ている。ＣＭＯＳ技術において、トレンチ絶縁を使用し
て適当なＮチャネルＭＯＳＦＥＴの作動を得るに当たっ
ての固有の難点はトレンチ側壁に沿う導電性の制御の可
能性である。 トレンチ上部、もしくはトレンチ底部に比しトレンチ側
壁上のドーピング濃度を高くした場合は寄生的（ｐａｒ
ａｓｉｔｉｃ ）縁部トランジスタのスレショールド電
圧を増加させることにより、通常早期のトランジスタ
ターン オンを抑制することができる。
を得るための一手段として浅いトレンチ絶縁が提案され
ている。ＣＭＯＳ技術において、トレンチ絶縁を使用し
て適当なＮチャネルＭＯＳＦＥＴの作動を得るに当たっ
ての固有の難点はトレンチ側壁に沿う導電性の制御の可
能性である。 トレンチ上部、もしくはトレンチ底部に比しトレンチ側
壁上のドーピング濃度を高くした場合は寄生的（ｐａｒ
ａｓｉｔｉｃ ）縁部トランジスタのスレショールド電
圧を増加させることにより、通常早期のトランジスタ
ターン オンを抑制することができる。
【０００４】ＣＭＯＳ技術においては、一般に、その中
にＮ形井戸（Ｎ−ｗｅｌｌ）を含むＰ形基板が使用され
ており、Ｐ形基板内にＮＭＯＳＦＥＴを形成し、Ｎ形井
戸内にＰＭＯＳＦＥＴ を形成している。ＣＭＯＳデバ
イスにおいては、ＮＭＯＳＦＥＴ およびＰＭＯＳＦＥ
Ｔ はＰ形基板とＮ形井戸を絶縁する浅いトレンチによ
り相互に絶縁し、同様に絶縁トレンチにより同一基板上
でＮＭＯＳＦＥＴ からＮＭＯＳＦＥＴ をＰＭＯＳＦ
ＥＴ からＰＭＯＳＦＥＴ を絶縁するようにしている
が、使用される任意の側壁ドーパント（ドーピング剤）
はＮ形壁部内にあるトレンチの部分には存在しないよう
にしなければならない。ＭＯＳＦＥＴの幅の寸法を限定
する２つのトレンチ側壁は、通常のプレーナ トラン
ジスタと電気的に並列に接続された寄生トランジスタと
しても作動し、ＮＭＯＳＦＥＴ の場合、これらの寄生
側壁トランジスタはプレーナ形トランジスタより低いス
レショールド電圧（ Ｖｔ ）を有する。この Ｖｔ
の差は不都合なＰドーパント（通常はボロン）の凝離定
数（ｓｅｇｒｅｇａｔｉｏｎ ｃｏｎｓｔａｎｔ）、も
しくはシリコン基板および二酸化シリコン側壁インタフ
ェースに生成される高い固定正電荷による。前記ファク
タは表面のＰ形ドーピング剤濃度をトレンチ酸化ステッ
プの間その大きな値以下に低下させる働きをする。ＰＭ
ＯＳＦＥＴ に対しては、側壁寄生デバイスは、高い固
定正電荷の結果としてプレーナ形デバイスより高い Ｖ
ｔ （より大きい負の値）を有し、燐の好都合な凝離定
数がスレショールド電圧を増加させるよう機能する。
にＮ形井戸（Ｎ−ｗｅｌｌ）を含むＰ形基板が使用され
ており、Ｐ形基板内にＮＭＯＳＦＥＴを形成し、Ｎ形井
戸内にＰＭＯＳＦＥＴ を形成している。ＣＭＯＳデバ
イスにおいては、ＮＭＯＳＦＥＴ およびＰＭＯＳＦＥ
Ｔ はＰ形基板とＮ形井戸を絶縁する浅いトレンチによ
り相互に絶縁し、同様に絶縁トレンチにより同一基板上
でＮＭＯＳＦＥＴ からＮＭＯＳＦＥＴ をＰＭＯＳＦ
ＥＴ からＰＭＯＳＦＥＴ を絶縁するようにしている
が、使用される任意の側壁ドーパント（ドーピング剤）
はＮ形壁部内にあるトレンチの部分には存在しないよう
にしなければならない。ＭＯＳＦＥＴの幅の寸法を限定
する２つのトレンチ側壁は、通常のプレーナ トラン
ジスタと電気的に並列に接続された寄生トランジスタと
しても作動し、ＮＭＯＳＦＥＴ の場合、これらの寄生
側壁トランジスタはプレーナ形トランジスタより低いス
レショールド電圧（ Ｖｔ ）を有する。この Ｖｔ
の差は不都合なＰドーパント（通常はボロン）の凝離定
数（ｓｅｇｒｅｇａｔｉｏｎ ｃｏｎｓｔａｎｔ）、も
しくはシリコン基板および二酸化シリコン側壁インタフ
ェースに生成される高い固定正電荷による。前記ファク
タは表面のＰ形ドーピング剤濃度をトレンチ酸化ステッ
プの間その大きな値以下に低下させる働きをする。ＰＭ
ＯＳＦＥＴ に対しては、側壁寄生デバイスは、高い固
定正電荷の結果としてプレーナ形デバイスより高い Ｖ
ｔ （より大きい負の値）を有し、燐の好都合な凝離定
数がスレショールド電圧を増加させるよう機能する。
【０００５】側壁ドーピングのない形状は、 Ｖｔ 以
下のゲート電圧でデバイスされたとき、ＮＭＯＳＦＥＴ
のオフ状態を混乱（ｕｐｓｅｔ）させる。寄生側壁ト
ランジスタの低い Ｖｔ の値はこのオフ状態にソース
端子からドレイン端子に不所望の過電流が流れることを
可能にする並列導電路を与える。この問題を緩和するた
めには、寄生側壁ＮＭＯＳＦＥＴ の Ｖｔ を増加さ
せる必要があり、これを達成する実際的手段はなんらか
の手段を用いてトレンチ側壁をＰ形ドーパントでドープ
することである。
下のゲート電圧でデバイスされたとき、ＮＭＯＳＦＥＴ
のオフ状態を混乱（ｕｐｓｅｔ）させる。寄生側壁ト
ランジスタの低い Ｖｔ の値はこのオフ状態にソース
端子からドレイン端子に不所望の過電流が流れることを
可能にする並列導電路を与える。この問題を緩和するた
めには、寄生側壁ＮＭＯＳＦＥＴ の Ｖｔ を増加さ
せる必要があり、これを達成する実際的手段はなんらか
の手段を用いてトレンチ側壁をＰ形ドーパントでドープ
することである。
【０００６】トランジスタ オフ電流のレベルはダイ
ナミック デザインを含む回路において特に重要であ
り、側壁ドーピングを含む場合は、オフ電流漏洩のレベ
ルを２オーダーの大きさ（２桁）だけ減少させることが
できる。さらに、側壁ドーピングは浅いトレンチ絶縁に
おいて、しばしば観察されるスレショールド電圧の逆細
幅特性（ｉｎｖｅｒｓｅ ｎａｒｒｏｗ ｗｉｄｔｈ
ｂｅｈａｖｉｏｒ ）を抑制するのに有効である。
ナミック デザインを含む回路において特に重要であ
り、側壁ドーピングを含む場合は、オフ電流漏洩のレベ
ルを２オーダーの大きさ（２桁）だけ減少させることが
できる。さらに、側壁ドーピングは浅いトレンチ絶縁に
おいて、しばしば観察されるスレショールド電圧の逆細
幅特性（ｉｎｖｅｒｓｅ ｎａｒｒｏｗ ｗｉｄｔｈ
ｂｅｈａｖｉｏｒ ）を抑制するのに有効である。
【０００７】また、トレンチ縁部（トレンチ コーナ
）の形状も薄いゲート オキサイドの信頼性に関係を
有する。これらのコーナにおけるオキサイドの薄さもし
くは電界の強さを最小にするには丸味のある活性領域コ
ーナが望まれる。これらの現象の双方は狭いトレンチ絶
縁により造成されるトランジスタの高いオキサイド漏洩
電流に寄与する。トレンチ コーナの丸味づけは通常
付加的熱酸化ステップにより行われるが、本発明におい
ては、任意の付加的酸化ステップなしに所望の大きさの
丸味を得ることを可能にする。
）の形状も薄いゲート オキサイドの信頼性に関係を
有する。これらのコーナにおけるオキサイドの薄さもし
くは電界の強さを最小にするには丸味のある活性領域コ
ーナが望まれる。これらの現象の双方は狭いトレンチ絶
縁により造成されるトランジスタの高いオキサイド漏洩
電流に寄与する。トレンチ コーナの丸味づけは通常
付加的熱酸化ステップにより行われるが、本発明におい
ては、任意の付加的酸化ステップなしに所望の大きさの
丸味を得ることを可能にする。
【０００８】前述の理由にため、半導体デバイスの製造
技術においては、浅いトレンチを製作することが特に望
まれており、浅いトレンチに対する種々のトレンチ側壁
ドーピング方法が提案されているが、これらの方法の各
々は特殊な装置を要することにより製造コストの増大あ
るいはドーパントの制御の可能性に関し難点を有する。 例えば、ＩＥＥＥ トランザクション エレクトロ
ン デバイセス（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ ）、１９８７年
２月、に掲載のフセ（Ｆｕｓｅ）ほかによる論文“細幅
効果を制御するためのボロン注入側壁による新しい絶縁
方法（Ａ Ｎｅｗ Ｉｓｏｌａｔｉｏｎ Ｍｅｔｈｏｄ
ｗｉｔｈ Ｂｏｒｏｎ Ｉｍｐｌａｎｔｅｄ Ｓｉｄ
ｅｗａｌｌｓ ｆｏｒ ＣｏｎｔｒｏｌｌｉｎｇＮａｒ
ｒｏｗ ＷｉｄｔｈＥｆｆｅｃｔ ）”には大傾斜角の
イオン ビームを使用した注入トレンチ側壁につき記
載されているが、商用に供されている注入機械の場合は
通常イオン チャンネリング（ｉｏｎ ｃｈａｎｎｅ
ｌｉｎｇ）を減らすため、シリコン ウエハ表面に入
射するビーム角を５〜９度にプリセットしているため、
大傾斜角を実現するのは容易ではない。この小さいビー
ム角でなされる垂直トレンチ側壁の注入はトレンチ側壁
のより低い部分のみしかドーパントを受容しないという
結果をもたらす。また、対称的なデバイス特性を確保す
るため、トレンチの４つのすべての側に所望の角度で注
入するようにしなければならなず、ウエハを三度回転さ
せることが必要となり、製造期間中の生産量の低下をき
たす。また最近は傾斜角を変えられるイオン注入機が商
用に供されるようになっているが、それらは従来の固定
傾斜角イオン注入機に比し高価であり、トレンチ側壁の
ような領域へのイオン注入中にウエハの回転または再位
置決めを必要とする。また、ＩＥＤＭテクニカル ダ
イジェスト（ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅ
ｓｔ ）、１９８３年に記載のシバタ（Ｓｈｉｂａｔａ
）ほかによる論文“メガビット ダイナミックス
メモリの簡単なＢＯＸ 絶縁技術（Ａ Ｓｉｍｐｌｉ
ｆｉｅｄ Ｂｏｘ（Ｂｕｒｉｅｄ−Ｏｘｉｄｅ） Ｉｓ
ｏｌａｔｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ ｏｆ Ｍｅｇ
ａｂｉｔ Ｄｙｎａｍｉｃ Ｍｅｍｏｒｉｅｓ ）”に
おいては、一般の低入射角のイオン ビームがトレン
チ側壁の大部分に注入することを許容するような先細（
テーパ状）のトレンチ側壁プロフィルを使用しているが
、テーパ状トレンチ側壁を使用するときは、後続のレジ
スト蝕刻処理ステップの間両立しうるようなトレンチ効
果を保持することは困難であり、さらに幅の狭いトレン
チを可能にし、したがって密度を向上させうるような垂
直なトレンチ側壁が所望される。
技術においては、浅いトレンチを製作することが特に望
まれており、浅いトレンチに対する種々のトレンチ側壁
ドーピング方法が提案されているが、これらの方法の各
々は特殊な装置を要することにより製造コストの増大あ
るいはドーパントの制御の可能性に関し難点を有する。 例えば、ＩＥＥＥ トランザクション エレクトロ
ン デバイセス（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ ）、１９８７年
２月、に掲載のフセ（Ｆｕｓｅ）ほかによる論文“細幅
効果を制御するためのボロン注入側壁による新しい絶縁
方法（Ａ Ｎｅｗ Ｉｓｏｌａｔｉｏｎ Ｍｅｔｈｏｄ
ｗｉｔｈ Ｂｏｒｏｎ Ｉｍｐｌａｎｔｅｄ Ｓｉｄ
ｅｗａｌｌｓ ｆｏｒ ＣｏｎｔｒｏｌｌｉｎｇＮａｒ
ｒｏｗ ＷｉｄｔｈＥｆｆｅｃｔ ）”には大傾斜角の
イオン ビームを使用した注入トレンチ側壁につき記
載されているが、商用に供されている注入機械の場合は
通常イオン チャンネリング（ｉｏｎ ｃｈａｎｎｅ
ｌｉｎｇ）を減らすため、シリコン ウエハ表面に入
射するビーム角を５〜９度にプリセットしているため、
大傾斜角を実現するのは容易ではない。この小さいビー
ム角でなされる垂直トレンチ側壁の注入はトレンチ側壁
のより低い部分のみしかドーパントを受容しないという
結果をもたらす。また、対称的なデバイス特性を確保す
るため、トレンチの４つのすべての側に所望の角度で注
入するようにしなければならなず、ウエハを三度回転さ
せることが必要となり、製造期間中の生産量の低下をき
たす。また最近は傾斜角を変えられるイオン注入機が商
用に供されるようになっているが、それらは従来の固定
傾斜角イオン注入機に比し高価であり、トレンチ側壁の
ような領域へのイオン注入中にウエハの回転または再位
置決めを必要とする。また、ＩＥＤＭテクニカル ダ
イジェスト（ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅ
ｓｔ ）、１９８３年に記載のシバタ（Ｓｈｉｂａｔａ
）ほかによる論文“メガビット ダイナミックス
メモリの簡単なＢＯＸ 絶縁技術（Ａ Ｓｉｍｐｌｉ
ｆｉｅｄ Ｂｏｘ（Ｂｕｒｉｅｄ−Ｏｘｉｄｅ） Ｉｓ
ｏｌａｔｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ ｏｆ Ｍｅｇ
ａｂｉｔ Ｄｙｎａｍｉｃ Ｍｅｍｏｒｉｅｓ ）”に
おいては、一般の低入射角のイオン ビームがトレン
チ側壁の大部分に注入することを許容するような先細（
テーパ状）のトレンチ側壁プロフィルを使用しているが
、テーパ状トレンチ側壁を使用するときは、後続のレジ
スト蝕刻処理ステップの間両立しうるようなトレンチ効
果を保持することは困難であり、さらに幅の狭いトレン
チを可能にし、したがって密度を向上させうるような垂
直なトレンチ側壁が所望される。
【０００９】ＣＶＤ ドープされたオキサイドもしくは
ドープされたポリシリコンからの拡散が全体のトレンチ
側壁をドープする方法で、フィルムはボロシリケート
ガラス（ｂｏｒｏ−ｓｉｌｉｃａｔｅ ｇｌａｓｓ；
ＢＳＧ ）またはボロン ドープト ポリシリコン
のいずれかとすることができる。フィルムはウエハの全
表面すなわちトレンチ底面および側壁上にデポジットし
、通常一般のレジスト パターンニング／エッチを用
いてドーピングを所望しない場所から除去する必要があ
る。ドーパントをトレンチ側壁へ転移させる熱処理の後
は、通常の処理が続けられるよう再度拡散源を取除くよ
うにする。ドープト オキサイド拡散源の場合には、
酸化物内の精細なドーパントの制御は、駆動（ドライブ
イン）後のシリコン表面のドーピング濃度を制御す
るには臨界的である。この制御の度合いは一般の酸化物
の低圧化学的蒸着（ＬＰＣＶＤ ）では達成できないこ
とが多い。
ドープされたポリシリコンからの拡散が全体のトレンチ
側壁をドープする方法で、フィルムはボロシリケート
ガラス（ｂｏｒｏ−ｓｉｌｉｃａｔｅ ｇｌａｓｓ；
ＢＳＧ ）またはボロン ドープト ポリシリコン
のいずれかとすることができる。フィルムはウエハの全
表面すなわちトレンチ底面および側壁上にデポジットし
、通常一般のレジスト パターンニング／エッチを用
いてドーピングを所望しない場所から除去する必要があ
る。ドーパントをトレンチ側壁へ転移させる熱処理の後
は、通常の処理が続けられるよう再度拡散源を取除くよ
うにする。ドープト オキサイド拡散源の場合には、
酸化物内の精細なドーパントの制御は、駆動（ドライブ
イン）後のシリコン表面のドーピング濃度を制御す
るには臨界的である。この制御の度合いは一般の酸化物
の低圧化学的蒸着（ＬＰＣＶＤ ）では達成できないこ
とが多い。
【００１０】また、ドープしたポリシリコン ソース
からの拡散は駆動（ドランブ イン）後にポリシリコ
ンを除去するに当たり困難をともなう。それは単結晶シ
リコンウエハ内に形成したトレンチ上にポリシリコンを
直接デポジットさせるようにしているため、結晶シリコ
ンを取除くことなしにポリシリコンを除去するには複雑
な化学的エッチング剤を必要とすることによる。
からの拡散は駆動（ドランブ イン）後にポリシリコ
ンを除去するに当たり困難をともなう。それは単結晶シ
リコンウエハ内に形成したトレンチ上にポリシリコンを
直接デポジットさせるようにしているため、結晶シリコ
ンを取除くことなしにポリシリコンを除去するには複雑
な化学的エッチング剤を必要とすることによる。
【００１１】また、電子サイクロトロン共振プラズマを
用いたドーピング方法も使用されているが、装置の入手
の困難性や実現コストの高さのため、現在では非実用的
なものと考えられている。
用いたドーピング方法も使用されているが、装置の入手
の困難性や実現コストの高さのため、現在では非実用的
なものと考えられている。
【００１２】
【発明が解決しようとする課題】本発明はトレンチ側壁
および底面上に適当にドープしたシリコン（ポリシリコ
ンまたはエピタキシャル）層を選択的に形成させて所望
のドーピングを与えることでドーピング側壁を有する浅
い絶縁トレンチ形成方法を与えることにより、従来の技
術による種々の欠点を解消させようとするものである。 また、この場合、トレンチの酸化、ウエハのエッチバッ
クおよび誘電体物質の充填ならびにＮチャネルおよびＰ
チャネルＭＯＳＦＥＴの形成は一般の方法により行うよ
うにしている。
および底面上に適当にドープしたシリコン（ポリシリコ
ンまたはエピタキシャル）層を選択的に形成させて所望
のドーピングを与えることでドーピング側壁を有する浅
い絶縁トレンチ形成方法を与えることにより、従来の技
術による種々の欠点を解消させようとするものである。 また、この場合、トレンチの酸化、ウエハのエッチバッ
クおよび誘電体物質の充填ならびにＮチャネルおよびＰ
チャネルＭＯＳＦＥＴの形成は一般の方法により行うよ
うにしている。
【００１３】
【課題を解決するための手段】上述の目的を達成するた
め、本発明では、 （ａ） シリコン ウエハ内にほぼ垂直な側壁部およ
び底面を有するトレンチを形成するステップを含む所定
導電形式ドーパント濃度を有するシリコン ウエハ内
に絶縁トレンチを形成する方法において、 （ｂ） トレンチの一方の該側壁上および側底面の一部
上に該シリコン ウエハのドーパント濃度より大きい
該導電形式ドーパント濃度を有するシリコン層を選択的
に形成するステップと、 （ｃ） ドーパントの一部をシリコン層からシリコン
ウエハに移動（ドライブ イン）させるに充分な温
度で、充分な時間にわたり該ウエハを焼鈍するステップ
と、（ｄ） 該トレンチを誘電体物質で充填するステッ
プとを含むことを特徴としている。
め、本発明では、 （ａ） シリコン ウエハ内にほぼ垂直な側壁部およ
び底面を有するトレンチを形成するステップを含む所定
導電形式ドーパント濃度を有するシリコン ウエハ内
に絶縁トレンチを形成する方法において、 （ｂ） トレンチの一方の該側壁上および側底面の一部
上に該シリコン ウエハのドーパント濃度より大きい
該導電形式ドーパント濃度を有するシリコン層を選択的
に形成するステップと、 （ｃ） ドーパントの一部をシリコン層からシリコン
ウエハに移動（ドライブ イン）させるに充分な温
度で、充分な時間にわたり該ウエハを焼鈍するステップ
と、（ｄ） 該トレンチを誘電体物質で充填するステッ
プとを含むことを特徴としている。
【００１４】
【実施例】以下図面により本発明に係る側壁ドーピング
を有する浅いトレンチ絶縁領域の形成方法につき説明す
る。
を有する浅いトレンチ絶縁領域の形成方法につき説明す
る。
【００１５】現在大多数のＶＬＳＩ（超ＬＳＩ ）はＰ
形基板上に形成するのが通例であるので、単一結晶Ｐ形
シリコン ウエハまたは基板上にＣＭＯＳデバイスを
形成することの関連で本発明方法を説明することにする
が、ここに記載の方法はＮ形基板を使用する場合にも同
じく適用可能なこと明らかであり、またこの方法はＣＭ
ＯＳデバイスの製造に限定されるものでないことも当然
である。
形基板上に形成するのが通例であるので、単一結晶Ｐ形
シリコン ウエハまたは基板上にＣＭＯＳデバイスを
形成することの関連で本発明方法を説明することにする
が、ここに記載の方法はＮ形基板を使用する場合にも同
じく適用可能なこと明らかであり、またこの方法はＣＭ
ＯＳデバイスの製造に限定されるものでないことも当然
である。
【００１６】ＣＭＯＳデバイスはＮチャネルおよびＰチ
ャネルＭＯＳＦＥＴまたはトランジスタを含む。半導体
デバイスの製造技術においては、Ｐ形ウエハ上にＣＭＯ
Ｓデバイスを形成し、究極的にＰチャネル トランジ
スタを形成するＰ形ウエハまたは基板内にＮ形井戸（Ｎ
−ｗｅｌｌｓ ）を形成させることはよく知られている
。図１はその上にＮ形井戸１２を形成したＰ形ウエハ１
０を示す。ＣＭＯＳプロセスの絶縁トレンチ部分はＰ形
シリコン ウエハ内にＮ形井戸を形成した後始まる。
ャネルＭＯＳＦＥＴまたはトランジスタを含む。半導体
デバイスの製造技術においては、Ｐ形ウエハ上にＣＭＯ
Ｓデバイスを形成し、究極的にＰチャネル トランジ
スタを形成するＰ形ウエハまたは基板内にＮ形井戸（Ｎ
−ｗｅｌｌｓ ）を形成させることはよく知られている
。図１はその上にＮ形井戸１２を形成したＰ形ウエハ１
０を示す。ＣＭＯＳプロセスの絶縁トレンチ部分はＰ形
シリコン ウエハ内にＮ形井戸を形成した後始まる。
【００１７】図２において、次のステップはパッドまた
は初期酸化物１４を成長させることである。初期酸化物
１４は約２２５ オングストロームの厚さまで熱成長さ
せる。次に、８００ 〜８５０ ℃の化学的蒸着（ＣＶ
Ｄ ）によりパッド酸化物１４上に約１８００オングス
トロームの厚みの窒化珪素１６を堆積（デポジット）さ
せる。ついで、活性領域、すなわち、Ｐチャネルまたは
Ｎチャネル トランジスタを形成すべき領域をフォト
レジスト１８でマスクし、フィールド領域すなわちトレ
ンチを形成すべき領域またはトランジスタを形成しない
領域をクリアのままとする。
は初期酸化物１４を成長させることである。初期酸化物
１４は約２２５ オングストロームの厚さまで熱成長さ
せる。次に、８００ 〜８５０ ℃の化学的蒸着（ＣＶ
Ｄ ）によりパッド酸化物１４上に約１８００オングス
トロームの厚みの窒化珪素１６を堆積（デポジット）さ
せる。ついで、活性領域、すなわち、Ｐチャネルまたは
Ｎチャネル トランジスタを形成すべき領域をフォト
レジスト１８でマスクし、フィールド領域すなわちトレ
ンチを形成すべき領域またはトランジスタを形成しない
領域をクリアのままとする。
【００１８】次に図３に示すようにフィールド領域を異
方的（ａｎｉｓｏｔｒｏｐｉｃａｌｌｙ ）にエッチン
グ（蝕刻）を施して、基板内にトレンチ２０を形成する
。標準的絶縁チャネルは垂直な壁部を有する方形状を呈
し、それはＮチャネル トランジスタを隣接するＰチ
ャネル トランジスタから隔離し、また同じ形式のト
ランジスタからも隔離する。窒化物１６、酸化物１４お
よびシリコン１０をエッチングして所望の垂直壁部２１
を有する浅いトレンチ２０を形成するには、通常塩素お
よびフレオン（ｆｒｅｏｎ ）を基とするプラズマを使
用する。窒化物および酸化物膜（フィルム）はＳＦ６
／Ｏ２／Ｈｅ化学物質（ｃｈｅｍｉｓｔｒｙ ）を用い
て、２００ ミリトールおよび２００ ワットで大部分
のパッド酸化物が取除かれるまでフィールド領域からエ
ッチ（ｅｔｃｈ）するを可とする。オーバーエッチ
プロセスは任意の残留酸化物をフィールド領域から取除
くために使用される。浅いトレンチ２０は Ｃｌ２／Ｃ
Ｆ４ ／Ｏ２または Ｃｌ２／ＣＨＦ３／Ｏ２／Ｈｅプ
ラズマにより２００ ミリトール、４５０ ワット、１
３．５６ＭＨｚあるいは２００ ワット、１００ＫＨｚ
ｒｆ 電力で、標準的には５０００〜７５００間のオ
ングストロームの所望の深さのトレンチを与えるに充分
な時間にわたりエッチするを可とする。この方法により
８５°〜９０°のプロフィール（縦断面）を有する垂直
トレンチ側壁を得ることができる。 図３は垂直側壁２１を有するトレンチ２０を含むシリコ
ン ウエハの断面を示す。
方的（ａｎｉｓｏｔｒｏｐｉｃａｌｌｙ ）にエッチン
グ（蝕刻）を施して、基板内にトレンチ２０を形成する
。標準的絶縁チャネルは垂直な壁部を有する方形状を呈
し、それはＮチャネル トランジスタを隣接するＰチ
ャネル トランジスタから隔離し、また同じ形式のト
ランジスタからも隔離する。窒化物１６、酸化物１４お
よびシリコン１０をエッチングして所望の垂直壁部２１
を有する浅いトレンチ２０を形成するには、通常塩素お
よびフレオン（ｆｒｅｏｎ ）を基とするプラズマを使
用する。窒化物および酸化物膜（フィルム）はＳＦ６
／Ｏ２／Ｈｅ化学物質（ｃｈｅｍｉｓｔｒｙ ）を用い
て、２００ ミリトールおよび２００ ワットで大部分
のパッド酸化物が取除かれるまでフィールド領域からエ
ッチ（ｅｔｃｈ）するを可とする。オーバーエッチ
プロセスは任意の残留酸化物をフィールド領域から取除
くために使用される。浅いトレンチ２０は Ｃｌ２／Ｃ
Ｆ４ ／Ｏ２または Ｃｌ２／ＣＨＦ３／Ｏ２／Ｈｅプ
ラズマにより２００ ミリトール、４５０ ワット、１
３．５６ＭＨｚあるいは２００ ワット、１００ＫＨｚ
ｒｆ 電力で、標準的には５０００〜７５００間のオ
ングストロームの所望の深さのトレンチを与えるに充分
な時間にわたりエッチするを可とする。この方法により
８５°〜９０°のプロフィール（縦断面）を有する垂直
トレンチ側壁を得ることができる。 図３は垂直側壁２１を有するトレンチ２０を含むシリコ
ン ウエハの断面を示す。
【００１９】図３および図４において、活性領域からレ
ジスト１８を取除き、このレジストの除去後、図４に示
すように、１５０ 〜４５０ オングストロームの厚み
の薄い阻止酸化物（ブロッカー）１４Ａ をトレンチ底
部２３およびトレンチ側壁２１上に熱的に成長させる。 次に、図５において、阻止酸化物１４Ａ をＰチャネル
活性領域のオーバーサイズであるレジスト マスク２
６でパターン化し、次で湿式または乾式酸化物エッチン
グ プロセスを用いて阻止酸化物１４Ａ の露出部分
をエッチする。図６は、阻止酸化物１４Ａ の露出部分
を除去またはエッチングした後のデバイスの断面を示す
。阻止酸化物（ブロッカー）１４Ａ の機能はＮ形井戸
フィールド領域内のトレンチの一部を後述の選択的シリ
コン成長からマスクすることである。また、シリコント
レンチ２０の酸化は前のエッチングにより生ずる任意の
損傷を焼成し、シリコン表面の結晶性を復元する。レジ
スト２６は次の選択的シリコン成長のステップ前にこれ
を取り除く。かくして得られる構造の断面を図７に示す
。
ジスト１８を取除き、このレジストの除去後、図４に示
すように、１５０ 〜４５０ オングストロームの厚み
の薄い阻止酸化物（ブロッカー）１４Ａ をトレンチ底
部２３およびトレンチ側壁２１上に熱的に成長させる。 次に、図５において、阻止酸化物１４Ａ をＰチャネル
活性領域のオーバーサイズであるレジスト マスク２
６でパターン化し、次で湿式または乾式酸化物エッチン
グ プロセスを用いて阻止酸化物１４Ａ の露出部分
をエッチする。図６は、阻止酸化物１４Ａ の露出部分
を除去またはエッチングした後のデバイスの断面を示す
。阻止酸化物（ブロッカー）１４Ａ の機能はＮ形井戸
フィールド領域内のトレンチの一部を後述の選択的シリ
コン成長からマスクすることである。また、シリコント
レンチ２０の酸化は前のエッチングにより生ずる任意の
損傷を焼成し、シリコン表面の結晶性を復元する。レジ
スト２６は次の選択的シリコン成長のステップ前にこれ
を取り除く。かくして得られる構造の断面を図７に示す
。
【００２０】選択的なシリコン デポジションを行う
前のウエハの準備には５０：１のＨ２Ｏ ：ＨＦ溶液中
にウエハを浸してすべての固有（ｎａｔｉｖｅ）の酸化
物を取除き、約１０００℃の温度で約５分間その位置で
（ｉｎ−ｓｉｔｕ ）ウエハを焼成するステップが含ま
れる。次に図８において、図７に示す構造のトレンチの
露出壁部および底部２８上に４００ 〜５００ オング
ストロームの厚みのきわめて薄いシリコン層３０を成長
させる。シリコン層３０は通常単結晶シリコン ウエ
ハと同じオリエンテーション（方向）に成長させるよう
にし、したがってシリコン基板の一部となっているが、
その代わりとしてポリシリコン層を成長させることもで
きる。図７に示すウエハは、選択的シリコン層３０を成
長させるため、シリコン反応器内に位置させる。このよ
うな反応器（リアクタ）は商用に供されており、その使
用は公知である。ウエハは水素ガス雰囲気内において約
１０００℃で約５分間加熱する。無水塩化水素（ＨＣｌ
）はその反応室への導入前に反応器（リアクタ）を介
して除去する。ＨＣｌ を反応チェンバーに導入して短
時間（２ないし５秒）経過後、シリコン源（ソース）と
してのジクロロシラン（ＤＣＳ ）とＰ形ドーパントと
しての水素内の希釈ジボラン（Ｂ２Ｈ６）の混合物を反
応チェンバー内に導入する。この場合、ＨＣｌ の使用
が極めて重要である。 これはシリコンの成長メカニズムの力学的作用（ｋｉｎ
ｅｔｉｃｓ）は、ＤＣＳ へのＨＣｌ の付加により、
露出シリコン２８の面上のみにおけるシリコン層の原子
化（ニュークリエーション−ｎｕｃｌｅａｔｉｏｎ）が
許容されるからである。また、ＤＣＳおよびＢ２Ｈ６ガ
スを導入する前のＨＣｌ ガスの導入はシリコン原子の
ニュークリエーションを遅らせ、かくしてシリコン層の
成長を制御する働きをする。この方法により、適当にド
ープした４００ 〜５００ オングストロームの厚みの
シリコン層を約２０〜３０秒で成長させることができる
。ＤＣＳ およびＢ２Ｈ６ガスの導入前にＨＣｌ ガス
を導入しない場合は４００ 〜５００ オングストロー
ムの厚みのシリコン層が約１０秒で成長可能で、これは
通常、すべてのガスをシリコン反応器内で安定化するの
に必要な時間に匹敵し、それはこのような短時間に均一
なシリコン層を成長させることを困難にする。しかし、
蒸着（デポジション）温度を低くした場合、これは非臨
界的となる。
前のウエハの準備には５０：１のＨ２Ｏ ：ＨＦ溶液中
にウエハを浸してすべての固有（ｎａｔｉｖｅ）の酸化
物を取除き、約１０００℃の温度で約５分間その位置で
（ｉｎ−ｓｉｔｕ ）ウエハを焼成するステップが含ま
れる。次に図８において、図７に示す構造のトレンチの
露出壁部および底部２８上に４００ 〜５００ オング
ストロームの厚みのきわめて薄いシリコン層３０を成長
させる。シリコン層３０は通常単結晶シリコン ウエ
ハと同じオリエンテーション（方向）に成長させるよう
にし、したがってシリコン基板の一部となっているが、
その代わりとしてポリシリコン層を成長させることもで
きる。図７に示すウエハは、選択的シリコン層３０を成
長させるため、シリコン反応器内に位置させる。このよ
うな反応器（リアクタ）は商用に供されており、その使
用は公知である。ウエハは水素ガス雰囲気内において約
１０００℃で約５分間加熱する。無水塩化水素（ＨＣｌ
）はその反応室への導入前に反応器（リアクタ）を介
して除去する。ＨＣｌ を反応チェンバーに導入して短
時間（２ないし５秒）経過後、シリコン源（ソース）と
してのジクロロシラン（ＤＣＳ ）とＰ形ドーパントと
しての水素内の希釈ジボラン（Ｂ２Ｈ６）の混合物を反
応チェンバー内に導入する。この場合、ＨＣｌ の使用
が極めて重要である。 これはシリコンの成長メカニズムの力学的作用（ｋｉｎ
ｅｔｉｃｓ）は、ＤＣＳ へのＨＣｌ の付加により、
露出シリコン２８の面上のみにおけるシリコン層の原子
化（ニュークリエーション−ｎｕｃｌｅａｔｉｏｎ）が
許容されるからである。また、ＤＣＳおよびＢ２Ｈ６ガ
スを導入する前のＨＣｌ ガスの導入はシリコン原子の
ニュークリエーションを遅らせ、かくしてシリコン層の
成長を制御する働きをする。この方法により、適当にド
ープした４００ 〜５００ オングストロームの厚みの
シリコン層を約２０〜３０秒で成長させることができる
。ＤＣＳ およびＢ２Ｈ６ガスの導入前にＨＣｌ ガス
を導入しない場合は４００ 〜５００ オングストロー
ムの厚みのシリコン層が約１０秒で成長可能で、これは
通常、すべてのガスをシリコン反応器内で安定化するの
に必要な時間に匹敵し、それはこのような短時間に均一
なシリコン層を成長させることを困難にする。しかし、
蒸着（デポジション）温度を低くした場合、これは非臨
界的となる。
【００２１】次に、図９において、トレンチ酸化物３２
を熱的に成長させる。これは標準的に約５００ オング
ストロームの厚みを有するが、２００〜１０００オング
ストロームの範囲の厚みとすることができる。トレンチ
側壁および底面の熱的酸化は良好な電気的完全さを有す
る高品質のシリコン／二酸化シリコン インタフェー
スを生ずる。時間および温度は、図１０の符号数字４１
で示すようなトレンチ側壁およびトレンチ底部内に選択
的シリコン層からボロンを移動（ドランブ イン）さ
せうるよう酸化物の実際の成長前に調整することができ
、これはウエハへのボロンの移動に対し別のステップを
使用することを回避させる。図９はシリコン層３０の上
部にのみ酸化物層３２を成長させた状況を示しているが
、酸化物の厚みにより、選択的シリコン層を酸化期間中
にすべて消費させることもできる。次に、全ウエハにわ
たってコンフォーマルＣＶＤ 酸化物３４を堆積させる
。一般に酸化物（オキサイド）は６７５ 〜７５０ ℃
の温度、３００ 〜７００ ミリトールの気圧で液体源
からデポジットされる。ＣＶＤ オキサイド３４の厚み
はシリコン トレンチの深さ、パッド オキサイド
１４および窒化物層１６の和にほぼ等しい。このオキサ
イドのコンフォーマリティ（等角性）はサブミクロン
トレンチ内における無効な形成物を防止するため臨界
的なものとする。酸化物３４は包囲酸素内において約１
０００℃の温度で濃縮化（ｄｅｎｓｉｆｙ ）した後、
窒素焼鈍（ｎｉｔｒｏｇｅｎａｎｎｅａｌ ）を行う。
を熱的に成長させる。これは標準的に約５００ オング
ストロームの厚みを有するが、２００〜１０００オング
ストロームの範囲の厚みとすることができる。トレンチ
側壁および底面の熱的酸化は良好な電気的完全さを有す
る高品質のシリコン／二酸化シリコン インタフェー
スを生ずる。時間および温度は、図１０の符号数字４１
で示すようなトレンチ側壁およびトレンチ底部内に選択
的シリコン層からボロンを移動（ドランブ イン）さ
せうるよう酸化物の実際の成長前に調整することができ
、これはウエハへのボロンの移動に対し別のステップを
使用することを回避させる。図９はシリコン層３０の上
部にのみ酸化物層３２を成長させた状況を示しているが
、酸化物の厚みにより、選択的シリコン層を酸化期間中
にすべて消費させることもできる。次に、全ウエハにわ
たってコンフォーマルＣＶＤ 酸化物３４を堆積させる
。一般に酸化物（オキサイド）は６７５ 〜７５０ ℃
の温度、３００ 〜７００ ミリトールの気圧で液体源
からデポジットされる。ＣＶＤ オキサイド３４の厚み
はシリコン トレンチの深さ、パッド オキサイド
１４および窒化物層１６の和にほぼ等しい。このオキサ
イドのコンフォーマリティ（等角性）はサブミクロン
トレンチ内における無効な形成物を防止するため臨界
的なものとする。酸化物３４は包囲酸素内において約１
０００℃の温度で濃縮化（ｄｅｎｓｉｆｙ ）した後、
窒素焼鈍（ｎｉｔｒｏｇｅｎａｎｎｅａｌ ）を行う。
【００２２】図９に示すようにトレンチをコンフォーマ
ルＣＶＤ で充填した後は、それらの領域内にトランジ
スタが形成されるよう全活性領域２４から酸化物を取除
く必要があり、これを達成するには、ウエハをホトレジ
ストで全体的に平板化（プレーナライズ）した後、ホト
レジストおよびＣＶＤ 酸化物３４を同時にエッチバッ
ク（ｅｔｃｈｂａｃｋ）する必要がある。このエッチバ
ックは通常リアクティブ イオン エッチングによ
り行われる。熱酸化期間中に全シリコン層が消費され、
Ｐ形不純物、すなわち、ボロンが基板内に駆動（ドイラ
ブ イン）された後、得られる構造を図１０に示す。 この場合、ウエハは選択的にドープされた側壁および底
部４１を有する良好に限定された浅いトレンチ４０を有
する。
ルＣＶＤ で充填した後は、それらの領域内にトランジ
スタが形成されるよう全活性領域２４から酸化物を取除
く必要があり、これを達成するには、ウエハをホトレジ
ストで全体的に平板化（プレーナライズ）した後、ホト
レジストおよびＣＶＤ 酸化物３４を同時にエッチバッ
ク（ｅｔｃｈｂａｃｋ）する必要がある。このエッチバ
ックは通常リアクティブ イオン エッチングによ
り行われる。熱酸化期間中に全シリコン層が消費され、
Ｐ形不純物、すなわち、ボロンが基板内に駆動（ドイラ
ブ イン）された後、得られる構造を図１０に示す。 この場合、ウエハは選択的にドープされた側壁および底
部４１を有する良好に限定された浅いトレンチ４０を有
する。
【００２３】ＣＭＯＳデバイスを製作するためには、図
１１に示すように、それぞれ活性領域６０および６２内
にＮチャネルおよびＰチャネルトランジスタを形成させ
る。これは任意の利用可能な方法により行うことができ
る。Ｎチャネル トランジスタを形成するには、活性
領域６０上に薄いゲート酸化物層４６を形成し、ついで
、ゲート酸化物層４６の一部上にポリシリコン ゲー
ト４８を形成させ、活性領域６０へのイオン注入により
離隔したｎ形ソース４２およびドレイン４４を形成させ
る。また、Ｐチャネル トランジスタはＮ形井戸内に
含まれる活性領域６２に形成するようにする。符号数字
５０および５２はそれぞれＰ形ソースおよびドレインを
表わし、符号数字５４および５６はそれぞれＰチャネル
トランジスタの酸化物層およびポリシリコン ゲ
ートを表わす。
１１に示すように、それぞれ活性領域６０および６２内
にＮチャネルおよびＰチャネルトランジスタを形成させ
る。これは任意の利用可能な方法により行うことができ
る。Ｎチャネル トランジスタを形成するには、活性
領域６０上に薄いゲート酸化物層４６を形成し、ついで
、ゲート酸化物層４６の一部上にポリシリコン ゲー
ト４８を形成させ、活性領域６０へのイオン注入により
離隔したｎ形ソース４２およびドレイン４４を形成させ
る。また、Ｐチャネル トランジスタはＮ形井戸内に
含まれる活性領域６２に形成するようにする。符号数字
５０および５２はそれぞれＰ形ソースおよびドレインを
表わし、符号数字５４および５６はそれぞれＰチャネル
トランジスタの酸化物層およびポリシリコン ゲ
ートを表わす。
【００２４】上述の好適実施例においては、例えば、温
度、チャネルの幅および深さ、種々の層の厚み、電力定
格、圧力定格などのような種々のパラメータの特定値お
よび特定の化学的混合物を使用しているが、これらの化
学混合物およびパラメータ値は本発明をより明確に説明
するための例示のみを目的としたもので、これらの値に
本発明が限定されるものと解釈すべきでない。また、本
発明は本明細書記載の実施例に限定されるものでなく、
本発明は他の変形をも包含するものである。
度、チャネルの幅および深さ、種々の層の厚み、電力定
格、圧力定格などのような種々のパラメータの特定値お
よび特定の化学的混合物を使用しているが、これらの化
学混合物およびパラメータ値は本発明をより明確に説明
するための例示のみを目的としたもので、これらの値に
本発明が限定されるものと解釈すべきでない。また、本
発明は本明細書記載の実施例に限定されるものでなく、
本発明は他の変形をも包含するものである。
【図１】Ｎ形井戸を含むＰ形シリコン基板の一部の断面
図、
図、
【図２】酸化物層および窒化物層を形成し、かつ活性領
域をマスクした後の図１の構造を示す断面図、
域をマスクした後の図１の構造を示す断面図、
【図３】
シリコン基板内にトレンチを形成した後の図２の構造を
示す断面図、
シリコン基板内にトレンチを形成した後の図２の構造を
示す断面図、
【図４】トレンチ内に酸化物層を形成した後の図３の構
造を示す断面図、
造を示す断面図、
【図５】トレンチのある部分をレジストによりマスクし
た後の図４の構造を示す断面図、
た後の図４の構造を示す断面図、
【図６】シリコン層を形成すべきトレンチの部分から酸
化物を取除いた後の図５の構造を示す断面図、
化物を取除いた後の図５の構造を示す断面図、
【図７】
レジストを取除いた後の図６の構造を示す断面図、
レジストを取除いた後の図６の構造を示す断面図、
【図８】トレンチ内にシリコン層を選択的に形成した後
の図７の構造を示す断面図、
の図７の構造を示す断面図、
【図９】シリコン層上に酸化物薄層を形成し、トレンチ
を酸化物で充填した後の図８の構造を示す断面図、
を酸化物で充填した後の図８の構造を示す断面図、
【図
１０】浅い絶縁チャネルの形成された基板を生成するた
め図９の構造をプレーナ化し、エッチ バックした後
の構造を示す断面図、
１０】浅い絶縁チャネルの形成された基板を生成するた
め図９の構造をプレーナ化し、エッチ バックした後
の構造を示す断面図、
【図１１】ＮチャネルおよびＰチャネルＭＯＳＦＥＴを
形成した後の図１０の構造を示す断面図。
形成した後の図１０の構造を示す断面図。
１０ Ｐ形ウエハ（または基板）１２ Ｎ
形井戸 １４ パッドまたは初期酸化層 １４Ａ 酸化ブロッカ １６ 窒化物層 １８ フォトレジスト ２０， ４０ トレンチ ２１ 側壁部 ２４ 活性層 ２６ レジスト マスク ２８， ４１ 側壁部および底部３０ シ
リコン層 ３２ トレンチ オキサイド ３４ ＣＶＤ オキサイド ４２， ５０ ソース ４４， ５２ ドレイン ４６ ゲート オキサイド層 ４８， ５６ ポリシリコン ゲート５４
オキサイド層
形井戸 １４ パッドまたは初期酸化層 １４Ａ 酸化ブロッカ １６ 窒化物層 １８ フォトレジスト ２０， ４０ トレンチ ２１ 側壁部 ２４ 活性層 ２６ レジスト マスク ２８， ４１ 側壁部および底部３０ シ
リコン層 ３２ トレンチ オキサイド ３４ ＣＶＤ オキサイド ４２， ５０ ソース ４４， ５２ ドレイン ４６ ゲート オキサイド層 ４８， ５６ ポリシリコン ゲート５４
オキサイド層
Claims (10)
- 【請求項１】 （ａ） シリコン ウエハ内にほぼ垂直な側壁部およ
び底面を有するトレンチを形成するステップを含む所定
導電形式ドーパント濃度を有するシリコン ウエハ内
に絶縁トレンチを形成する方法において、 （ｂ） トレンチの一方の側壁上および底面の一部上に
シリコン ウエハのドーパント濃度より大きい前記導
電形式のドーパント濃度を有するシリコン層を選択的に
形成するステップと、 （ｃ） ドーパントの一部をシリコン層からシリコン
ウエハに移動させるに充分な温度で、充分な時間にわ
たり該ウエハを焼鈍（アンニール）するステップと、（
ｄ） トレンチを誘電体物質で充填するステップと、を
含むことを特徴とする側壁ドーピングを有するトレンチ
絶縁領域の形成方法。 - 【請求項２】 （ａ） ほぼ垂直な平行側壁およびその間に位置する底
面を有し、該底面の一部および少なくとも１つの壁部が
シリコン基板内およびＮ形ドーピング剤濃度の井戸内に
位置するようなトレンチをシリコン ウエハ内に形成
するステップを含む所定量のＰ形ドーパント濃度を有す
るＰ形シリコン基板とＮ形ドーパント濃度の井戸（ウエ
ル）内に絶縁トレンチを形成する方法において、（ｂ）
Ｐ形シリコン基板内に位置するトレンチの底面および
壁部上にシリコン基板のＰ形ドーパント濃度より大きい
Ｐ形ドーパント濃度を有するシリコン層を形成するステ
ップと、 （ｃ） ドーパントをシリコン層からトレンチの壁部お
よび底面に移動させるためＰ形シリコン基板を焼成する
ステップと、 （ｄ） トレンチを誘電体物質で充填するステップと、
を含むことを特徴とするトレンチ絶縁領域の形成方法。 - 【請求項３】該トレンチを約５０００オングストローム
の深さとし、かつ５０００〜１０，０００オングストロ
ーム間の幅としたことを特徴とする請求項２記載の方法
。 - 【請求項４】該シリコン層を４００ 〜５００ オング
ストロームの厚みのエピタキシャル層としたことを特徴
とする請求項３記載の方法。 - 【請求項５】該シリコン層を４００ 〜５００ オング
ストローム間の厚みのポリシリコン層としたことを特徴
とする請求項２記載の方法。 - 【請求項６】ほぼ垂直な壁部を有する第２導電形式の井
戸（ウエル）を含む第１導電形式シリコン基板上にＣＭ
ＯＳデバイスを製造する方法において、 （ａ） ほぼ垂直な壁部および該壁部を隔離する底面を
有し、かつ基板内の第１活性領域を井戸内の第２活性領
域から隔離する機能を有するトレンチを形成するステッ
プと、 （ｂ） トレンチ内にトレンチ コーナを丸める機能
を有し、シリコン基板の濃度より大きい第１導電形式濃
度を有する第１導電形式のシリコン層を選択的に形成す
るステップと、 （ｃ） 第１導電形式の不純物をシリコン層から基板に
移動させるに充分な温度で充分な時間にわたり該基板を
焼成するステップと、 （ｄ） 該トレンチを誘電体物質で充填するステップと
、（ｅ） 第２活性領域に第１導電形式チャネルを形成
し、第１活性領域に第２導電形式チャネルを形成するス
テップと、を含むことを特徴とするＣＭＯＳデバイス形
成方法。 - 【請求項７】 （ａ） ほぼ垂直な壁部を有し、かつＰ形シリコン基板
内の第２活性領域をＮ形井戸内の第１活性領域から隔離
するよう機能する５０００〜７０００オングストローム
間の深さと５０００〜１０，０００オングストローム間
の幅の絶縁トレンチを形成するステップと、 （ｂ） 該トレンチ内にＰ形シリコン基板より大きいＰ
形濃度を有する４００ 〜５００ オングストローム間
の厚みのＰ形シリコン層を選択的に形成するステップと
、を含むことを特徴とするＮ形井戸を含むＰ形シリコン
基板内にＮチャネル トランジスタおよびＰチャネル
トランジスタを有する請求項６記載のＣＭＯＳデバイス
形成方法。 - 【請求項８】所定量のＰ形ドーパント濃度を有するシリ
コン基板内に絶縁トレンチを形成する方法において、（
ａ） シリコン基板内にほぼ垂直な壁部および該壁部を
隔離するほぼ平坦な底部領域を有するトレンチを形成す
るステップと、 （ｂ） 該トレンチの底部領域および壁部の選択された
部分上に酸化物層を形成するステップと、 （ｃ） シリコン基板を無水塩化水素（ＨＣｌ ）ガス
に曝らした後、所定温度で所定時間の間、ＨＣｌ に水
素中のジボランおよびジクロロシランの混合物を付加し
て、所定の厚みのシリコン層を選択的に成長させ、該ジ
ボランによりシリコン基板のＰ形ドーパント濃度より大
きいＰ形不純物濃度でシリコン層をドーピングするステ
ップと、（ｄ） 若干のＰ形ドーパント濃度をシリコン
層からシリコン基板に駆動するステップと、 （ｅ） 浅いトレンチを有するプレーナ形シリコン基板
表面を得るためトレンチを酸化物で充填するステップと
を含むことを特徴とするトレンチ絶縁領域形成方法。 - 【請求項９】トレンチの幅を５０００〜１０，０００オ
ングストロームの間深さを約５０００オングストローム
とし、該シリコン層の厚みを５００ オングストローム
より小としたことを特徴とする請求項７記載の方法。 - 【請求項１０】ステップ（ｃ） における温度および時
間をそれぞれ約９５０ ℃、および約３０秒としたこと
を特徴とする請求項８記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US48899490A | 1990-03-06 | 1990-03-06 | |
| US07/488994 | 1990-03-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04217344A true JPH04217344A (ja) | 1992-08-07 |
| JPH0779130B2 JPH0779130B2 (ja) | 1995-08-23 |
Family
ID=23941973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3057623A Expired - Lifetime JPH0779130B2 (ja) | 1990-03-06 | 1991-03-01 | 側壁ドーピングを有するトレンチ絶縁領域の形成方法 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0445471A3 (ja) |
| JP (1) | JPH0779130B2 (ja) |
| KR (1) | KR930011899B1 (ja) |
| AU (1) | AU627972B2 (ja) |
| CA (1) | CA2036778C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7119406B2 (en) | 1997-12-09 | 2006-10-10 | Renesas Technology Corp. | Semiconductor integrated circuit device having deposited layer for gate insulation |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4404757C2 (de) * | 1994-02-15 | 1998-08-20 | Siemens Ag | Verfahren zur Herstellung eines einem Graben benachbarten Diffusionsgebietes in einem Substrat |
| US5567553A (en) * | 1994-07-12 | 1996-10-22 | International Business Machines Corporation | Method to suppress subthreshold leakage due to sharp isolation corners in submicron FET structures |
| US6103592A (en) * | 1997-05-01 | 2000-08-15 | International Business Machines Corp. | Manufacturing self-aligned polysilicon fet devices isolated with maskless shallow trench isolation and gate conductor fill technology with active devices and dummy doped regions formed in mesas |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61135135A (ja) * | 1984-12-06 | 1986-06-23 | Hitachi Ltd | 半導体装置 |
| JPS6351627A (ja) * | 1986-08-20 | 1988-03-04 | Nec Corp | 不純物拡散方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NO146834C (no) * | 1979-06-19 | 1982-12-15 | Hermann Lia | Fremgangsmaate til og anordning for aa forbedre hoeyfrekvenskarakteristikken ved magnetisk lydopptegning |
| JPS6030150A (ja) * | 1983-07-28 | 1985-02-15 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS60244043A (ja) * | 1984-05-17 | 1985-12-03 | Toshiba Corp | 相補型半導体装置の製造方法 |
| US4666557A (en) * | 1984-12-10 | 1987-05-19 | Ncr Corporation | Method for forming channel stops in vertical semiconductor surfaces |
| US4604150A (en) * | 1985-01-25 | 1986-08-05 | At&T Bell Laboratories | Controlled boron doping of silicon |
| US4653177A (en) * | 1985-07-25 | 1987-03-31 | At&T Bell Laboratories | Method of making and selectively doping isolation trenches utilized in CMOS devices |
| JPS63314844A (ja) * | 1987-06-18 | 1988-12-22 | Toshiba Corp | 半導体装置の製造方法 |
| IT1225625B (it) * | 1988-11-03 | 1990-11-22 | Sgs Thomson Microelectronics | Procedimento per la realizzazione di strutture di isolamento incassate nel substrato di silicio per dispositivi cmos ed nmos. |
| US5116778A (en) * | 1990-02-05 | 1992-05-26 | Advanced Micro Devices, Inc. | Dopant sources for cmos device |
-
1990
- 1990-12-20 EP EP19900314002 patent/EP0445471A3/xx not_active Ceased
-
1991
- 1991-01-08 AU AU69209/91A patent/AU627972B2/en not_active Ceased
- 1991-02-20 CA CA 2036778 patent/CA2036778C/en not_active Expired - Fee Related
- 1991-03-01 JP JP3057623A patent/JPH0779130B2/ja not_active Expired - Lifetime
- 1991-03-05 KR KR1019910003519A patent/KR930011899B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61135135A (ja) * | 1984-12-06 | 1986-06-23 | Hitachi Ltd | 半導体装置 |
| JPS6351627A (ja) * | 1986-08-20 | 1988-03-04 | Nec Corp | 不純物拡散方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7119406B2 (en) | 1997-12-09 | 2006-10-10 | Renesas Technology Corp. | Semiconductor integrated circuit device having deposited layer for gate insulation |
| US7268401B2 (en) | 1997-12-09 | 2007-09-11 | Renesas Technology Corp. | Semiconductor integrated circuit device having deposited layer for gate insulation |
| US7402873B2 (en) | 1997-12-09 | 2008-07-22 | Renesas Technology Corp. | Semiconductor integrated circuit device having deposited layer for gate insulation |
| US7550809B2 (en) | 1997-12-09 | 2009-06-23 | Renesas Technology Corp. | Semiconductor integrated circuit device having deposited layer for gate insulation |
Also Published As
| Publication number | Publication date |
|---|---|
| AU6920991A (en) | 1991-09-12 |
| AU627972B2 (en) | 1992-09-03 |
| EP0445471A2 (en) | 1991-09-11 |
| EP0445471A3 (en) | 1994-10-26 |
| KR930011899B1 (ko) | 1993-12-22 |
| JPH0779130B2 (ja) | 1995-08-23 |
| CA2036778C (en) | 1995-10-03 |
| CA2036778A1 (en) | 1991-09-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5296392A (en) | Method of forming trench isolated regions with sidewall doping | |
| US7772671B2 (en) | Semiconductor device having an element isolating insulating film | |
| US6198142B1 (en) | Transistor with minimal junction capacitance and method of fabrication | |
| US6627488B2 (en) | Method for fabricating a semiconductor device using a damascene process | |
| US5908313A (en) | Method of forming a transistor | |
| US5766998A (en) | Method for fabricating narrow channel field effect transistors having titanium shallow junctions | |
| US4845537A (en) | Vertical type MOS transistor and method of formation thereof | |
| US6121100A (en) | Method of fabricating a MOS transistor with a raised source/drain extension | |
| EP1192655B1 (en) | Method for eliminating stress induced dislocation in cmos devices | |
| JP5039557B2 (ja) | シリコン−オン−インシュレータの半導体デバイスを形成する方法 | |
| US6362040B1 (en) | Reduction of orientation dependent oxidation for vertical sidewalls of semiconductor substrates | |
| US20030136985A1 (en) | Field effect transistor structure with partially isolated source/drain junctions and methods of making same | |
| US6791138B2 (en) | Use of atomic oxygen process for improved barrier layer | |
| US5726459A (en) | GE-SI SOI MOS transistor and method of fabricating same | |
| US6846744B1 (en) | Method of fabricating a bottle shaped deep trench for trench capacitor DRAM devices | |
| US6483148B2 (en) | Self-aligned elevated transistor | |
| US5753548A (en) | Method for preventing fluorine outgassing-induced interlevel dielectric delamination on P-channel FETS | |
| US5525535A (en) | Method for making doped well and field regions on semiconductor substrates for field effect transistors using liquid phase deposition of oxides | |
| US6075258A (en) | Elevated transistor fabrication technique | |
| EP1186020B1 (en) | A method of manufacturing a semiconductor device | |
| JPH04217344A (ja) | 側壁ドーピングを有するトレンチ絶縁領域の形成方法 | |
| US7176136B2 (en) | Semiconductor device fabrication method | |
| JPH0410640A (ja) | 半導体装置の製造方法 | |
| US20020072210A1 (en) | Method for forming liner layer in sin spacer | |
| KR100382556B1 (ko) | 반도체 소자의 격리막 제조방법 |