JPH04217344A - 側壁ドーピングを有するトレンチ絶縁領域の形成方法 - Google Patents
側壁ドーピングを有するトレンチ絶縁領域の形成方法Info
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- JPH04217344A JPH04217344A JP3057623A JP5762391A JPH04217344A JP H04217344 A JPH04217344 A JP H04217344A JP 3057623 A JP3057623 A JP 3057623A JP 5762391 A JP5762391 A JP 5762391A JP H04217344 A JPH04217344 A JP H04217344A
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は浅い半導体デバイス絶縁
トレンチの形成方法に関するものである。
トレンチの形成方法に関するものである。
【0002】
【従来の技術】高密度メモリ製品、例えばダイナミック
ランダム アクセス メモリのような半導体集
積回路デバイス、特に超LSI (“VLSI”)回路
の分野ではその稠密度、すなわち所定領域内のトランジ
スタの数がますます増大する傾向にあり、これらの製品
は絶えずより小さいトランジスタを必要としている。ま
た、高密度VLSIにおいては、隣接するトランジスタ
を電気的に絶縁することが必要で、隣接するトランジス
タおよび絶縁を必要とする他のデバイスを絶縁するには
、通常二酸化シリコンのような誘電材料を充填した絶縁
トレンチが現在使用されている。VLSIの技術の現況
では最小の特性サイズはサブミクロンのレベルに到達し
ており、したがって、絶縁トレンチをできる限り小さく
、かつ確実に形成することが特に望まれている。
ランダム アクセス メモリのような半導体集
積回路デバイス、特に超LSI (“VLSI”)回路
の分野ではその稠密度、すなわち所定領域内のトランジ
スタの数がますます増大する傾向にあり、これらの製品
は絶えずより小さいトランジスタを必要としている。ま
た、高密度VLSIにおいては、隣接するトランジスタ
を電気的に絶縁することが必要で、隣接するトランジス
タおよび絶縁を必要とする他のデバイスを絶縁するには
、通常二酸化シリコンのような誘電材料を充填した絶縁
トレンチが現在使用されている。VLSIの技術の現況
では最小の特性サイズはサブミクロンのレベルに到達し
ており、したがって、絶縁トレンチをできる限り小さく
、かつ確実に形成することが特に望まれている。
【0003】高信頼度のサブ ミクロン絶縁トレンチ
を得るための一手段として浅いトレンチ絶縁が提案され
ている。CMOS技術において、トレンチ絶縁を使用し
て適当なNチャネルMOSFETの作動を得るに当たっ
ての固有の難点はトレンチ側壁に沿う導電性の制御の可
能性である。 トレンチ上部、もしくはトレンチ底部に比しトレンチ側
壁上のドーピング濃度を高くした場合は寄生的(par
asitic )縁部トランジスタのスレショールド電
圧を増加させることにより、通常早期のトランジスタ
ターン オンを抑制することができる。
を得るための一手段として浅いトレンチ絶縁が提案され
ている。CMOS技術において、トレンチ絶縁を使用し
て適当なNチャネルMOSFETの作動を得るに当たっ
ての固有の難点はトレンチ側壁に沿う導電性の制御の可
能性である。 トレンチ上部、もしくはトレンチ底部に比しトレンチ側
壁上のドーピング濃度を高くした場合は寄生的(par
asitic )縁部トランジスタのスレショールド電
圧を増加させることにより、通常早期のトランジスタ
ターン オンを抑制することができる。
【0004】CMOS技術においては、一般に、その中
にN形井戸(N−well)を含むP形基板が使用され
ており、P形基板内にNMOSFETを形成し、N形井
戸内にPMOSFET を形成している。CMOSデバ
イスにおいては、NMOSFET およびPMOSFE
T はP形基板とN形井戸を絶縁する浅いトレンチによ
り相互に絶縁し、同様に絶縁トレンチにより同一基板上
でNMOSFET からNMOSFET をPMOSF
ET からPMOSFET を絶縁するようにしている
が、使用される任意の側壁ドーパント(ドーピング剤)
はN形壁部内にあるトレンチの部分には存在しないよう
にしなければならない。MOSFETの幅の寸法を限定
する2つのトレンチ側壁は、通常のプレーナ トラン
ジスタと電気的に並列に接続された寄生トランジスタと
しても作動し、NMOSFET の場合、これらの寄生
側壁トランジスタはプレーナ形トランジスタより低いス
レショールド電圧( Vt )を有する。この Vt
の差は不都合なPドーパント(通常はボロン)の凝離定
数(segregation constant)、も
しくはシリコン基板および二酸化シリコン側壁インタフ
ェースに生成される高い固定正電荷による。前記ファク
タは表面のP形ドーピング剤濃度をトレンチ酸化ステッ
プの間その大きな値以下に低下させる働きをする。PM
OSFET に対しては、側壁寄生デバイスは、高い固
定正電荷の結果としてプレーナ形デバイスより高い V
t (より大きい負の値)を有し、燐の好都合な凝離定
数がスレショールド電圧を増加させるよう機能する。
にN形井戸(N−well)を含むP形基板が使用され
ており、P形基板内にNMOSFETを形成し、N形井
戸内にPMOSFET を形成している。CMOSデバ
イスにおいては、NMOSFET およびPMOSFE
T はP形基板とN形井戸を絶縁する浅いトレンチによ
り相互に絶縁し、同様に絶縁トレンチにより同一基板上
でNMOSFET からNMOSFET をPMOSF
ET からPMOSFET を絶縁するようにしている
が、使用される任意の側壁ドーパント(ドーピング剤)
はN形壁部内にあるトレンチの部分には存在しないよう
にしなければならない。MOSFETの幅の寸法を限定
する2つのトレンチ側壁は、通常のプレーナ トラン
ジスタと電気的に並列に接続された寄生トランジスタと
しても作動し、NMOSFET の場合、これらの寄生
側壁トランジスタはプレーナ形トランジスタより低いス
レショールド電圧( Vt )を有する。この Vt
の差は不都合なPドーパント(通常はボロン)の凝離定
数(segregation constant)、も
しくはシリコン基板および二酸化シリコン側壁インタフ
ェースに生成される高い固定正電荷による。前記ファク
タは表面のP形ドーピング剤濃度をトレンチ酸化ステッ
プの間その大きな値以下に低下させる働きをする。PM
OSFET に対しては、側壁寄生デバイスは、高い固
定正電荷の結果としてプレーナ形デバイスより高い V
t (より大きい負の値)を有し、燐の好都合な凝離定
数がスレショールド電圧を増加させるよう機能する。
【0005】側壁ドーピングのない形状は、 Vt 以
下のゲート電圧でデバイスされたとき、NMOSFET
のオフ状態を混乱(upset)させる。寄生側壁ト
ランジスタの低い Vt の値はこのオフ状態にソース
端子からドレイン端子に不所望の過電流が流れることを
可能にする並列導電路を与える。この問題を緩和するた
めには、寄生側壁NMOSFET の Vt を増加さ
せる必要があり、これを達成する実際的手段はなんらか
の手段を用いてトレンチ側壁をP形ドーパントでドープ
することである。
下のゲート電圧でデバイスされたとき、NMOSFET
のオフ状態を混乱(upset)させる。寄生側壁ト
ランジスタの低い Vt の値はこのオフ状態にソース
端子からドレイン端子に不所望の過電流が流れることを
可能にする並列導電路を与える。この問題を緩和するた
めには、寄生側壁NMOSFET の Vt を増加さ
せる必要があり、これを達成する実際的手段はなんらか
の手段を用いてトレンチ側壁をP形ドーパントでドープ
することである。
【0006】トランジスタ オフ電流のレベルはダイ
ナミック デザインを含む回路において特に重要であ
り、側壁ドーピングを含む場合は、オフ電流漏洩のレベ
ルを2オーダーの大きさ(2桁)だけ減少させることが
できる。さらに、側壁ドーピングは浅いトレンチ絶縁に
おいて、しばしば観察されるスレショールド電圧の逆細
幅特性(inverse narrow width
behavior )を抑制するのに有効である。
ナミック デザインを含む回路において特に重要であ
り、側壁ドーピングを含む場合は、オフ電流漏洩のレベ
ルを2オーダーの大きさ(2桁)だけ減少させることが
できる。さらに、側壁ドーピングは浅いトレンチ絶縁に
おいて、しばしば観察されるスレショールド電圧の逆細
幅特性(inverse narrow width
behavior )を抑制するのに有効である。
【0007】また、トレンチ縁部(トレンチ コーナ
)の形状も薄いゲート オキサイドの信頼性に関係を
有する。これらのコーナにおけるオキサイドの薄さもし
くは電界の強さを最小にするには丸味のある活性領域コ
ーナが望まれる。これらの現象の双方は狭いトレンチ絶
縁により造成されるトランジスタの高いオキサイド漏洩
電流に寄与する。トレンチ コーナの丸味づけは通常
付加的熱酸化ステップにより行われるが、本発明におい
ては、任意の付加的酸化ステップなしに所望の大きさの
丸味を得ることを可能にする。
)の形状も薄いゲート オキサイドの信頼性に関係を
有する。これらのコーナにおけるオキサイドの薄さもし
くは電界の強さを最小にするには丸味のある活性領域コ
ーナが望まれる。これらの現象の双方は狭いトレンチ絶
縁により造成されるトランジスタの高いオキサイド漏洩
電流に寄与する。トレンチ コーナの丸味づけは通常
付加的熱酸化ステップにより行われるが、本発明におい
ては、任意の付加的酸化ステップなしに所望の大きさの
丸味を得ることを可能にする。
【0008】前述の理由にため、半導体デバイスの製造
技術においては、浅いトレンチを製作することが特に望
まれており、浅いトレンチに対する種々のトレンチ側壁
ドーピング方法が提案されているが、これらの方法の各
々は特殊な装置を要することにより製造コストの増大あ
るいはドーパントの制御の可能性に関し難点を有する。 例えば、IEEE トランザクション エレクトロ
ン デバイセス(IEEE Transaction
Electron Devices )、1987年
2月、に掲載のフセ(Fuse)ほかによる論文“細幅
効果を制御するためのボロン注入側壁による新しい絶縁
方法(A New Isolation Method
with Boron Implanted Sid
ewalls for ControllingNar
row WidthEffect )”には大傾斜角の
イオン ビームを使用した注入トレンチ側壁につき記
載されているが、商用に供されている注入機械の場合は
通常イオン チャンネリング(ion channe
ling)を減らすため、シリコン ウエハ表面に入
射するビーム角を5〜9度にプリセットしているため、
大傾斜角を実現するのは容易ではない。この小さいビー
ム角でなされる垂直トレンチ側壁の注入はトレンチ側壁
のより低い部分のみしかドーパントを受容しないという
結果をもたらす。また、対称的なデバイス特性を確保す
るため、トレンチの4つのすべての側に所望の角度で注
入するようにしなければならなず、ウエハを三度回転さ
せることが必要となり、製造期間中の生産量の低下をき
たす。また最近は傾斜角を変えられるイオン注入機が商
用に供されるようになっているが、それらは従来の固定
傾斜角イオン注入機に比し高価であり、トレンチ側壁の
ような領域へのイオン注入中にウエハの回転または再位
置決めを必要とする。また、IEDMテクニカル ダ
イジェスト(IEDM Technical Dige
st )、1983年に記載のシバタ(Shibata
)ほかによる論文“メガビット ダイナミックス
メモリの簡単なBOX 絶縁技術(A Simpli
fied Box(Buried−Oxide) Is
olation Technology of Meg
abit Dynamic Memories )”に
おいては、一般の低入射角のイオン ビームがトレン
チ側壁の大部分に注入することを許容するような先細(
テーパ状)のトレンチ側壁プロフィルを使用しているが
、テーパ状トレンチ側壁を使用するときは、後続のレジ
スト蝕刻処理ステップの間両立しうるようなトレンチ効
果を保持することは困難であり、さらに幅の狭いトレン
チを可能にし、したがって密度を向上させうるような垂
直なトレンチ側壁が所望される。
技術においては、浅いトレンチを製作することが特に望
まれており、浅いトレンチに対する種々のトレンチ側壁
ドーピング方法が提案されているが、これらの方法の各
々は特殊な装置を要することにより製造コストの増大あ
るいはドーパントの制御の可能性に関し難点を有する。 例えば、IEEE トランザクション エレクトロ
ン デバイセス(IEEE Transaction
Electron Devices )、1987年
2月、に掲載のフセ(Fuse)ほかによる論文“細幅
効果を制御するためのボロン注入側壁による新しい絶縁
方法(A New Isolation Method
with Boron Implanted Sid
ewalls for ControllingNar
row WidthEffect )”には大傾斜角の
イオン ビームを使用した注入トレンチ側壁につき記
載されているが、商用に供されている注入機械の場合は
通常イオン チャンネリング(ion channe
ling)を減らすため、シリコン ウエハ表面に入
射するビーム角を5〜9度にプリセットしているため、
大傾斜角を実現するのは容易ではない。この小さいビー
ム角でなされる垂直トレンチ側壁の注入はトレンチ側壁
のより低い部分のみしかドーパントを受容しないという
結果をもたらす。また、対称的なデバイス特性を確保す
るため、トレンチの4つのすべての側に所望の角度で注
入するようにしなければならなず、ウエハを三度回転さ
せることが必要となり、製造期間中の生産量の低下をき
たす。また最近は傾斜角を変えられるイオン注入機が商
用に供されるようになっているが、それらは従来の固定
傾斜角イオン注入機に比し高価であり、トレンチ側壁の
ような領域へのイオン注入中にウエハの回転または再位
置決めを必要とする。また、IEDMテクニカル ダ
イジェスト(IEDM Technical Dige
st )、1983年に記載のシバタ(Shibata
)ほかによる論文“メガビット ダイナミックス
メモリの簡単なBOX 絶縁技術(A Simpli
fied Box(Buried−Oxide) Is
olation Technology of Meg
abit Dynamic Memories )”に
おいては、一般の低入射角のイオン ビームがトレン
チ側壁の大部分に注入することを許容するような先細(
テーパ状)のトレンチ側壁プロフィルを使用しているが
、テーパ状トレンチ側壁を使用するときは、後続のレジ
スト蝕刻処理ステップの間両立しうるようなトレンチ効
果を保持することは困難であり、さらに幅の狭いトレン
チを可能にし、したがって密度を向上させうるような垂
直なトレンチ側壁が所望される。
【0009】CVD ドープされたオキサイドもしくは
ドープされたポリシリコンからの拡散が全体のトレンチ
側壁をドープする方法で、フィルムはボロシリケート
ガラス(boro−silicate glass;
BSG )またはボロン ドープト ポリシリコン
のいずれかとすることができる。フィルムはウエハの全
表面すなわちトレンチ底面および側壁上にデポジットし
、通常一般のレジスト パターンニング/エッチを用
いてドーピングを所望しない場所から除去する必要があ
る。ドーパントをトレンチ側壁へ転移させる熱処理の後
は、通常の処理が続けられるよう再度拡散源を取除くよ
うにする。ドープト オキサイド拡散源の場合には、
酸化物内の精細なドーパントの制御は、駆動(ドライブ
イン)後のシリコン表面のドーピング濃度を制御す
るには臨界的である。この制御の度合いは一般の酸化物
の低圧化学的蒸着(LPCVD )では達成できないこ
とが多い。
ドープされたポリシリコンからの拡散が全体のトレンチ
側壁をドープする方法で、フィルムはボロシリケート
ガラス(boro−silicate glass;
BSG )またはボロン ドープト ポリシリコン
のいずれかとすることができる。フィルムはウエハの全
表面すなわちトレンチ底面および側壁上にデポジットし
、通常一般のレジスト パターンニング/エッチを用
いてドーピングを所望しない場所から除去する必要があ
る。ドーパントをトレンチ側壁へ転移させる熱処理の後
は、通常の処理が続けられるよう再度拡散源を取除くよ
うにする。ドープト オキサイド拡散源の場合には、
酸化物内の精細なドーパントの制御は、駆動(ドライブ
イン)後のシリコン表面のドーピング濃度を制御す
るには臨界的である。この制御の度合いは一般の酸化物
の低圧化学的蒸着(LPCVD )では達成できないこ
とが多い。
【0010】また、ドープしたポリシリコン ソース
からの拡散は駆動(ドランブ イン)後にポリシリコ
ンを除去するに当たり困難をともなう。それは単結晶シ
リコンウエハ内に形成したトレンチ上にポリシリコンを
直接デポジットさせるようにしているため、結晶シリコ
ンを取除くことなしにポリシリコンを除去するには複雑
な化学的エッチング剤を必要とすることによる。
からの拡散は駆動(ドランブ イン)後にポリシリコ
ンを除去するに当たり困難をともなう。それは単結晶シ
リコンウエハ内に形成したトレンチ上にポリシリコンを
直接デポジットさせるようにしているため、結晶シリコ
ンを取除くことなしにポリシリコンを除去するには複雑
な化学的エッチング剤を必要とすることによる。
【0011】また、電子サイクロトロン共振プラズマを
用いたドーピング方法も使用されているが、装置の入手
の困難性や実現コストの高さのため、現在では非実用的
なものと考えられている。
用いたドーピング方法も使用されているが、装置の入手
の困難性や実現コストの高さのため、現在では非実用的
なものと考えられている。
【0012】
【発明が解決しようとする課題】本発明はトレンチ側壁
および底面上に適当にドープしたシリコン(ポリシリコ
ンまたはエピタキシャル)層を選択的に形成させて所望
のドーピングを与えることでドーピング側壁を有する浅
い絶縁トレンチ形成方法を与えることにより、従来の技
術による種々の欠点を解消させようとするものである。 また、この場合、トレンチの酸化、ウエハのエッチバッ
クおよび誘電体物質の充填ならびにNチャネルおよびP
チャネルMOSFETの形成は一般の方法により行うよ
うにしている。
および底面上に適当にドープしたシリコン(ポリシリコ
ンまたはエピタキシャル)層を選択的に形成させて所望
のドーピングを与えることでドーピング側壁を有する浅
い絶縁トレンチ形成方法を与えることにより、従来の技
術による種々の欠点を解消させようとするものである。 また、この場合、トレンチの酸化、ウエハのエッチバッ
クおよび誘電体物質の充填ならびにNチャネルおよびP
チャネルMOSFETの形成は一般の方法により行うよ
うにしている。
【0013】
【課題を解決するための手段】上述の目的を達成するた
め、本発明では、 (a) シリコン ウエハ内にほぼ垂直な側壁部およ
び底面を有するトレンチを形成するステップを含む所定
導電形式ドーパント濃度を有するシリコン ウエハ内
に絶縁トレンチを形成する方法において、 (b) トレンチの一方の該側壁上および側底面の一部
上に該シリコン ウエハのドーパント濃度より大きい
該導電形式ドーパント濃度を有するシリコン層を選択的
に形成するステップと、 (c) ドーパントの一部をシリコン層からシリコン
ウエハに移動(ドライブ イン)させるに充分な温
度で、充分な時間にわたり該ウエハを焼鈍するステップ
と、(d) 該トレンチを誘電体物質で充填するステッ
プとを含むことを特徴としている。
め、本発明では、 (a) シリコン ウエハ内にほぼ垂直な側壁部およ
び底面を有するトレンチを形成するステップを含む所定
導電形式ドーパント濃度を有するシリコン ウエハ内
に絶縁トレンチを形成する方法において、 (b) トレンチの一方の該側壁上および側底面の一部
上に該シリコン ウエハのドーパント濃度より大きい
該導電形式ドーパント濃度を有するシリコン層を選択的
に形成するステップと、 (c) ドーパントの一部をシリコン層からシリコン
ウエハに移動(ドライブ イン)させるに充分な温
度で、充分な時間にわたり該ウエハを焼鈍するステップ
と、(d) 該トレンチを誘電体物質で充填するステッ
プとを含むことを特徴としている。
【0014】
【実施例】以下図面により本発明に係る側壁ドーピング
を有する浅いトレンチ絶縁領域の形成方法につき説明す
る。
を有する浅いトレンチ絶縁領域の形成方法につき説明す
る。
【0015】現在大多数のVLSI(超LSI )はP
形基板上に形成するのが通例であるので、単一結晶P形
シリコン ウエハまたは基板上にCMOSデバイスを
形成することの関連で本発明方法を説明することにする
が、ここに記載の方法はN形基板を使用する場合にも同
じく適用可能なこと明らかであり、またこの方法はCM
OSデバイスの製造に限定されるものでないことも当然
である。
形基板上に形成するのが通例であるので、単一結晶P形
シリコン ウエハまたは基板上にCMOSデバイスを
形成することの関連で本発明方法を説明することにする
が、ここに記載の方法はN形基板を使用する場合にも同
じく適用可能なこと明らかであり、またこの方法はCM
OSデバイスの製造に限定されるものでないことも当然
である。
【0016】CMOSデバイスはNチャネルおよびPチ
ャネルMOSFETまたはトランジスタを含む。半導体
デバイスの製造技術においては、P形ウエハ上にCMO
Sデバイスを形成し、究極的にPチャネル トランジ
スタを形成するP形ウエハまたは基板内にN形井戸(N
−wells )を形成させることはよく知られている
。図1はその上にN形井戸12を形成したP形ウエハ1
0を示す。CMOSプロセスの絶縁トレンチ部分はP形
シリコン ウエハ内にN形井戸を形成した後始まる。
ャネルMOSFETまたはトランジスタを含む。半導体
デバイスの製造技術においては、P形ウエハ上にCMO
Sデバイスを形成し、究極的にPチャネル トランジ
スタを形成するP形ウエハまたは基板内にN形井戸(N
−wells )を形成させることはよく知られている
。図1はその上にN形井戸12を形成したP形ウエハ1
0を示す。CMOSプロセスの絶縁トレンチ部分はP形
シリコン ウエハ内にN形井戸を形成した後始まる。
【0017】図2において、次のステップはパッドまた
は初期酸化物14を成長させることである。初期酸化物
14は約225 オングストロームの厚さまで熱成長さ
せる。次に、800 〜850 ℃の化学的蒸着(CV
D )によりパッド酸化物14上に約1800オングス
トロームの厚みの窒化珪素16を堆積(デポジット)さ
せる。ついで、活性領域、すなわち、Pチャネルまたは
Nチャネル トランジスタを形成すべき領域をフォト
レジスト18でマスクし、フィールド領域すなわちトレ
ンチを形成すべき領域またはトランジスタを形成しない
領域をクリアのままとする。
は初期酸化物14を成長させることである。初期酸化物
14は約225 オングストロームの厚さまで熱成長さ
せる。次に、800 〜850 ℃の化学的蒸着(CV
D )によりパッド酸化物14上に約1800オングス
トロームの厚みの窒化珪素16を堆積(デポジット)さ
せる。ついで、活性領域、すなわち、Pチャネルまたは
Nチャネル トランジスタを形成すべき領域をフォト
レジスト18でマスクし、フィールド領域すなわちトレ
ンチを形成すべき領域またはトランジスタを形成しない
領域をクリアのままとする。
【0018】次に図3に示すようにフィールド領域を異
方的(anisotropically )にエッチン
グ(蝕刻)を施して、基板内にトレンチ20を形成する
。標準的絶縁チャネルは垂直な壁部を有する方形状を呈
し、それはNチャネル トランジスタを隣接するPチ
ャネル トランジスタから隔離し、また同じ形式のト
ランジスタからも隔離する。窒化物16、酸化物14お
よびシリコン10をエッチングして所望の垂直壁部21
を有する浅いトレンチ20を形成するには、通常塩素お
よびフレオン(freon )を基とするプラズマを使
用する。窒化物および酸化物膜(フィルム)はSF6
/O2/He化学物質(chemistry )を用い
て、200 ミリトールおよび200 ワットで大部分
のパッド酸化物が取除かれるまでフィールド領域からエ
ッチ(etch)するを可とする。オーバーエッチ
プロセスは任意の残留酸化物をフィールド領域から取除
くために使用される。浅いトレンチ20は Cl2/C
F4 /O2または Cl2/CHF3/O2/Heプ
ラズマにより200 ミリトール、450 ワット、1
3.56MHzあるいは200 ワット、100KHz
rf 電力で、標準的には5000〜7500間のオ
ングストロームの所望の深さのトレンチを与えるに充分
な時間にわたりエッチするを可とする。この方法により
85°〜90°のプロフィール(縦断面)を有する垂直
トレンチ側壁を得ることができる。 図3は垂直側壁21を有するトレンチ20を含むシリコ
ン ウエハの断面を示す。
方的(anisotropically )にエッチン
グ(蝕刻)を施して、基板内にトレンチ20を形成する
。標準的絶縁チャネルは垂直な壁部を有する方形状を呈
し、それはNチャネル トランジスタを隣接するPチ
ャネル トランジスタから隔離し、また同じ形式のト
ランジスタからも隔離する。窒化物16、酸化物14お
よびシリコン10をエッチングして所望の垂直壁部21
を有する浅いトレンチ20を形成するには、通常塩素お
よびフレオン(freon )を基とするプラズマを使
用する。窒化物および酸化物膜(フィルム)はSF6
/O2/He化学物質(chemistry )を用い
て、200 ミリトールおよび200 ワットで大部分
のパッド酸化物が取除かれるまでフィールド領域からエ
ッチ(etch)するを可とする。オーバーエッチ
プロセスは任意の残留酸化物をフィールド領域から取除
くために使用される。浅いトレンチ20は Cl2/C
F4 /O2または Cl2/CHF3/O2/Heプ
ラズマにより200 ミリトール、450 ワット、1
3.56MHzあるいは200 ワット、100KHz
rf 電力で、標準的には5000〜7500間のオ
ングストロームの所望の深さのトレンチを与えるに充分
な時間にわたりエッチするを可とする。この方法により
85°〜90°のプロフィール(縦断面)を有する垂直
トレンチ側壁を得ることができる。 図3は垂直側壁21を有するトレンチ20を含むシリコ
ン ウエハの断面を示す。
【0019】図3および図4において、活性領域からレ
ジスト18を取除き、このレジストの除去後、図4に示
すように、150 〜450 オングストロームの厚み
の薄い阻止酸化物(ブロッカー)14A をトレンチ底
部23およびトレンチ側壁21上に熱的に成長させる。 次に、図5において、阻止酸化物14A をPチャネル
活性領域のオーバーサイズであるレジスト マスク2
6でパターン化し、次で湿式または乾式酸化物エッチン
グ プロセスを用いて阻止酸化物14A の露出部分
をエッチする。図6は、阻止酸化物14A の露出部分
を除去またはエッチングした後のデバイスの断面を示す
。阻止酸化物(ブロッカー)14A の機能はN形井戸
フィールド領域内のトレンチの一部を後述の選択的シリ
コン成長からマスクすることである。また、シリコント
レンチ20の酸化は前のエッチングにより生ずる任意の
損傷を焼成し、シリコン表面の結晶性を復元する。レジ
スト26は次の選択的シリコン成長のステップ前にこれ
を取り除く。かくして得られる構造の断面を図7に示す
。
ジスト18を取除き、このレジストの除去後、図4に示
すように、150 〜450 オングストロームの厚み
の薄い阻止酸化物(ブロッカー)14A をトレンチ底
部23およびトレンチ側壁21上に熱的に成長させる。 次に、図5において、阻止酸化物14A をPチャネル
活性領域のオーバーサイズであるレジスト マスク2
6でパターン化し、次で湿式または乾式酸化物エッチン
グ プロセスを用いて阻止酸化物14A の露出部分
をエッチする。図6は、阻止酸化物14A の露出部分
を除去またはエッチングした後のデバイスの断面を示す
。阻止酸化物(ブロッカー)14A の機能はN形井戸
フィールド領域内のトレンチの一部を後述の選択的シリ
コン成長からマスクすることである。また、シリコント
レンチ20の酸化は前のエッチングにより生ずる任意の
損傷を焼成し、シリコン表面の結晶性を復元する。レジ
スト26は次の選択的シリコン成長のステップ前にこれ
を取り除く。かくして得られる構造の断面を図7に示す
。
【0020】選択的なシリコン デポジションを行う
前のウエハの準備には50:1のH2O :HF溶液中
にウエハを浸してすべての固有(native)の酸化
物を取除き、約1000℃の温度で約5分間その位置で
(in−situ )ウエハを焼成するステップが含ま
れる。次に図8において、図7に示す構造のトレンチの
露出壁部および底部28上に400 〜500 オング
ストロームの厚みのきわめて薄いシリコン層30を成長
させる。シリコン層30は通常単結晶シリコン ウエ
ハと同じオリエンテーション(方向)に成長させるよう
にし、したがってシリコン基板の一部となっているが、
その代わりとしてポリシリコン層を成長させることもで
きる。図7に示すウエハは、選択的シリコン層30を成
長させるため、シリコン反応器内に位置させる。このよ
うな反応器(リアクタ)は商用に供されており、その使
用は公知である。ウエハは水素ガス雰囲気内において約
1000℃で約5分間加熱する。無水塩化水素(HCl
)はその反応室への導入前に反応器(リアクタ)を介
して除去する。HCl を反応チェンバーに導入して短
時間(2ないし5秒)経過後、シリコン源(ソース)と
してのジクロロシラン(DCS )とP形ドーパントと
しての水素内の希釈ジボラン(B2H6)の混合物を反
応チェンバー内に導入する。この場合、HCl の使用
が極めて重要である。 これはシリコンの成長メカニズムの力学的作用(kin
etics)は、DCS へのHCl の付加により、
露出シリコン28の面上のみにおけるシリコン層の原子
化(ニュークリエーション−nucleation)が
許容されるからである。また、DCSおよびB2H6ガ
スを導入する前のHCl ガスの導入はシリコン原子の
ニュークリエーションを遅らせ、かくしてシリコン層の
成長を制御する働きをする。この方法により、適当にド
ープした400 〜500 オングストロームの厚みの
シリコン層を約20〜30秒で成長させることができる
。DCS およびB2H6ガスの導入前にHCl ガス
を導入しない場合は400 〜500 オングストロー
ムの厚みのシリコン層が約10秒で成長可能で、これは
通常、すべてのガスをシリコン反応器内で安定化するの
に必要な時間に匹敵し、それはこのような短時間に均一
なシリコン層を成長させることを困難にする。しかし、
蒸着(デポジション)温度を低くした場合、これは非臨
界的となる。
前のウエハの準備には50:1のH2O :HF溶液中
にウエハを浸してすべての固有(native)の酸化
物を取除き、約1000℃の温度で約5分間その位置で
(in−situ )ウエハを焼成するステップが含ま
れる。次に図8において、図7に示す構造のトレンチの
露出壁部および底部28上に400 〜500 オング
ストロームの厚みのきわめて薄いシリコン層30を成長
させる。シリコン層30は通常単結晶シリコン ウエ
ハと同じオリエンテーション(方向)に成長させるよう
にし、したがってシリコン基板の一部となっているが、
その代わりとしてポリシリコン層を成長させることもで
きる。図7に示すウエハは、選択的シリコン層30を成
長させるため、シリコン反応器内に位置させる。このよ
うな反応器(リアクタ)は商用に供されており、その使
用は公知である。ウエハは水素ガス雰囲気内において約
1000℃で約5分間加熱する。無水塩化水素(HCl
)はその反応室への導入前に反応器(リアクタ)を介
して除去する。HCl を反応チェンバーに導入して短
時間(2ないし5秒)経過後、シリコン源(ソース)と
してのジクロロシラン(DCS )とP形ドーパントと
しての水素内の希釈ジボラン(B2H6)の混合物を反
応チェンバー内に導入する。この場合、HCl の使用
が極めて重要である。 これはシリコンの成長メカニズムの力学的作用(kin
etics)は、DCS へのHCl の付加により、
露出シリコン28の面上のみにおけるシリコン層の原子
化(ニュークリエーション−nucleation)が
許容されるからである。また、DCSおよびB2H6ガ
スを導入する前のHCl ガスの導入はシリコン原子の
ニュークリエーションを遅らせ、かくしてシリコン層の
成長を制御する働きをする。この方法により、適当にド
ープした400 〜500 オングストロームの厚みの
シリコン層を約20〜30秒で成長させることができる
。DCS およびB2H6ガスの導入前にHCl ガス
を導入しない場合は400 〜500 オングストロー
ムの厚みのシリコン層が約10秒で成長可能で、これは
通常、すべてのガスをシリコン反応器内で安定化するの
に必要な時間に匹敵し、それはこのような短時間に均一
なシリコン層を成長させることを困難にする。しかし、
蒸着(デポジション)温度を低くした場合、これは非臨
界的となる。
【0021】次に、図9において、トレンチ酸化物32
を熱的に成長させる。これは標準的に約500 オング
ストロームの厚みを有するが、200〜1000オング
ストロームの範囲の厚みとすることができる。トレンチ
側壁および底面の熱的酸化は良好な電気的完全さを有す
る高品質のシリコン/二酸化シリコン インタフェー
スを生ずる。時間および温度は、図10の符号数字41
で示すようなトレンチ側壁およびトレンチ底部内に選択
的シリコン層からボロンを移動(ドランブ イン)さ
せうるよう酸化物の実際の成長前に調整することができ
、これはウエハへのボロンの移動に対し別のステップを
使用することを回避させる。図9はシリコン層30の上
部にのみ酸化物層32を成長させた状況を示しているが
、酸化物の厚みにより、選択的シリコン層を酸化期間中
にすべて消費させることもできる。次に、全ウエハにわ
たってコンフォーマルCVD 酸化物34を堆積させる
。一般に酸化物(オキサイド)は675 〜750 ℃
の温度、300 〜700 ミリトールの気圧で液体源
からデポジットされる。CVD オキサイド34の厚み
はシリコン トレンチの深さ、パッド オキサイド
14および窒化物層16の和にほぼ等しい。このオキサ
イドのコンフォーマリティ(等角性)はサブミクロン
トレンチ内における無効な形成物を防止するため臨界
的なものとする。酸化物34は包囲酸素内において約1
000℃の温度で濃縮化(densify )した後、
窒素焼鈍(nitrogenanneal )を行う。
を熱的に成長させる。これは標準的に約500 オング
ストロームの厚みを有するが、200〜1000オング
ストロームの範囲の厚みとすることができる。トレンチ
側壁および底面の熱的酸化は良好な電気的完全さを有す
る高品質のシリコン/二酸化シリコン インタフェー
スを生ずる。時間および温度は、図10の符号数字41
で示すようなトレンチ側壁およびトレンチ底部内に選択
的シリコン層からボロンを移動(ドランブ イン)さ
せうるよう酸化物の実際の成長前に調整することができ
、これはウエハへのボロンの移動に対し別のステップを
使用することを回避させる。図9はシリコン層30の上
部にのみ酸化物層32を成長させた状況を示しているが
、酸化物の厚みにより、選択的シリコン層を酸化期間中
にすべて消費させることもできる。次に、全ウエハにわ
たってコンフォーマルCVD 酸化物34を堆積させる
。一般に酸化物(オキサイド)は675 〜750 ℃
の温度、300 〜700 ミリトールの気圧で液体源
からデポジットされる。CVD オキサイド34の厚み
はシリコン トレンチの深さ、パッド オキサイド
14および窒化物層16の和にほぼ等しい。このオキサ
イドのコンフォーマリティ(等角性)はサブミクロン
トレンチ内における無効な形成物を防止するため臨界
的なものとする。酸化物34は包囲酸素内において約1
000℃の温度で濃縮化(densify )した後、
窒素焼鈍(nitrogenanneal )を行う。
【0022】図9に示すようにトレンチをコンフォーマ
ルCVD で充填した後は、それらの領域内にトランジ
スタが形成されるよう全活性領域24から酸化物を取除
く必要があり、これを達成するには、ウエハをホトレジ
ストで全体的に平板化(プレーナライズ)した後、ホト
レジストおよびCVD 酸化物34を同時にエッチバッ
ク(etchback)する必要がある。このエッチバ
ックは通常リアクティブ イオン エッチングによ
り行われる。熱酸化期間中に全シリコン層が消費され、
P形不純物、すなわち、ボロンが基板内に駆動(ドイラ
ブ イン)された後、得られる構造を図10に示す。 この場合、ウエハは選択的にドープされた側壁および底
部41を有する良好に限定された浅いトレンチ40を有
する。
ルCVD で充填した後は、それらの領域内にトランジ
スタが形成されるよう全活性領域24から酸化物を取除
く必要があり、これを達成するには、ウエハをホトレジ
ストで全体的に平板化(プレーナライズ)した後、ホト
レジストおよびCVD 酸化物34を同時にエッチバッ
ク(etchback)する必要がある。このエッチバ
ックは通常リアクティブ イオン エッチングによ
り行われる。熱酸化期間中に全シリコン層が消費され、
P形不純物、すなわち、ボロンが基板内に駆動(ドイラ
ブ イン)された後、得られる構造を図10に示す。 この場合、ウエハは選択的にドープされた側壁および底
部41を有する良好に限定された浅いトレンチ40を有
する。
【0023】CMOSデバイスを製作するためには、図
11に示すように、それぞれ活性領域60および62内
にNチャネルおよびPチャネルトランジスタを形成させ
る。これは任意の利用可能な方法により行うことができ
る。Nチャネル トランジスタを形成するには、活性
領域60上に薄いゲート酸化物層46を形成し、ついで
、ゲート酸化物層46の一部上にポリシリコン ゲー
ト48を形成させ、活性領域60へのイオン注入により
離隔したn形ソース42およびドレイン44を形成させ
る。また、Pチャネル トランジスタはN形井戸内に
含まれる活性領域62に形成するようにする。符号数字
50および52はそれぞれP形ソースおよびドレインを
表わし、符号数字54および56はそれぞれPチャネル
トランジスタの酸化物層およびポリシリコン ゲ
ートを表わす。
11に示すように、それぞれ活性領域60および62内
にNチャネルおよびPチャネルトランジスタを形成させ
る。これは任意の利用可能な方法により行うことができ
る。Nチャネル トランジスタを形成するには、活性
領域60上に薄いゲート酸化物層46を形成し、ついで
、ゲート酸化物層46の一部上にポリシリコン ゲー
ト48を形成させ、活性領域60へのイオン注入により
離隔したn形ソース42およびドレイン44を形成させ
る。また、Pチャネル トランジスタはN形井戸内に
含まれる活性領域62に形成するようにする。符号数字
50および52はそれぞれP形ソースおよびドレインを
表わし、符号数字54および56はそれぞれPチャネル
トランジスタの酸化物層およびポリシリコン ゲ
ートを表わす。
【0024】上述の好適実施例においては、例えば、温
度、チャネルの幅および深さ、種々の層の厚み、電力定
格、圧力定格などのような種々のパラメータの特定値お
よび特定の化学的混合物を使用しているが、これらの化
学混合物およびパラメータ値は本発明をより明確に説明
するための例示のみを目的としたもので、これらの値に
本発明が限定されるものと解釈すべきでない。また、本
発明は本明細書記載の実施例に限定されるものでなく、
本発明は他の変形をも包含するものである。
度、チャネルの幅および深さ、種々の層の厚み、電力定
格、圧力定格などのような種々のパラメータの特定値お
よび特定の化学的混合物を使用しているが、これらの化
学混合物およびパラメータ値は本発明をより明確に説明
するための例示のみを目的としたもので、これらの値に
本発明が限定されるものと解釈すべきでない。また、本
発明は本明細書記載の実施例に限定されるものでなく、
本発明は他の変形をも包含するものである。
【図1】N形井戸を含むP形シリコン基板の一部の断面
図、
図、
【図2】酸化物層および窒化物層を形成し、かつ活性領
域をマスクした後の図1の構造を示す断面図、
域をマスクした後の図1の構造を示す断面図、
【図3】
シリコン基板内にトレンチを形成した後の図2の構造を
示す断面図、
シリコン基板内にトレンチを形成した後の図2の構造を
示す断面図、
【図4】トレンチ内に酸化物層を形成した後の図3の構
造を示す断面図、
造を示す断面図、
【図5】トレンチのある部分をレジストによりマスクし
た後の図4の構造を示す断面図、
た後の図4の構造を示す断面図、
【図6】シリコン層を形成すべきトレンチの部分から酸
化物を取除いた後の図5の構造を示す断面図、
化物を取除いた後の図5の構造を示す断面図、
【図7】
レジストを取除いた後の図6の構造を示す断面図、
レジストを取除いた後の図6の構造を示す断面図、
【図8】トレンチ内にシリコン層を選択的に形成した後
の図7の構造を示す断面図、
の図7の構造を示す断面図、
【図9】シリコン層上に酸化物薄層を形成し、トレンチ
を酸化物で充填した後の図8の構造を示す断面図、
を酸化物で充填した後の図8の構造を示す断面図、
【図
10】浅い絶縁チャネルの形成された基板を生成するた
め図9の構造をプレーナ化し、エッチ バックした後
の構造を示す断面図、
10】浅い絶縁チャネルの形成された基板を生成するた
め図9の構造をプレーナ化し、エッチ バックした後
の構造を示す断面図、
【図11】NチャネルおよびPチャネルMOSFETを
形成した後の図10の構造を示す断面図。
形成した後の図10の構造を示す断面図。
10 P形ウエハ(または基板)12 N
形井戸 14 パッドまたは初期酸化層 14A 酸化ブロッカ 16 窒化物層 18 フォトレジスト 20, 40 トレンチ 21 側壁部 24 活性層 26 レジスト マスク 28, 41 側壁部および底部30 シ
リコン層 32 トレンチ オキサイド 34 CVD オキサイド 42, 50 ソース 44, 52 ドレイン 46 ゲート オキサイド層 48, 56 ポリシリコン ゲート54
オキサイド層
形井戸 14 パッドまたは初期酸化層 14A 酸化ブロッカ 16 窒化物層 18 フォトレジスト 20, 40 トレンチ 21 側壁部 24 活性層 26 レジスト マスク 28, 41 側壁部および底部30 シ
リコン層 32 トレンチ オキサイド 34 CVD オキサイド 42, 50 ソース 44, 52 ドレイン 46 ゲート オキサイド層 48, 56 ポリシリコン ゲート54
オキサイド層
Claims (10)
- 【請求項1】 (a) シリコン ウエハ内にほぼ垂直な側壁部およ
び底面を有するトレンチを形成するステップを含む所定
導電形式ドーパント濃度を有するシリコン ウエハ内
に絶縁トレンチを形成する方法において、 (b) トレンチの一方の側壁上および底面の一部上に
シリコン ウエハのドーパント濃度より大きい前記導
電形式のドーパント濃度を有するシリコン層を選択的に
形成するステップと、 (c) ドーパントの一部をシリコン層からシリコン
ウエハに移動させるに充分な温度で、充分な時間にわ
たり該ウエハを焼鈍(アンニール)するステップと、(
d) トレンチを誘電体物質で充填するステップと、を
含むことを特徴とする側壁ドーピングを有するトレンチ
絶縁領域の形成方法。 - 【請求項2】 (a) ほぼ垂直な平行側壁およびその間に位置する底
面を有し、該底面の一部および少なくとも1つの壁部が
シリコン基板内およびN形ドーピング剤濃度の井戸内に
位置するようなトレンチをシリコン ウエハ内に形成
するステップを含む所定量のP形ドーパント濃度を有す
るP形シリコン基板とN形ドーパント濃度の井戸(ウエ
ル)内に絶縁トレンチを形成する方法において、(b)
P形シリコン基板内に位置するトレンチの底面および
壁部上にシリコン基板のP形ドーパント濃度より大きい
P形ドーパント濃度を有するシリコン層を形成するステ
ップと、 (c) ドーパントをシリコン層からトレンチの壁部お
よび底面に移動させるためP形シリコン基板を焼成する
ステップと、 (d) トレンチを誘電体物質で充填するステップと、
を含むことを特徴とするトレンチ絶縁領域の形成方法。 - 【請求項3】該トレンチを約5000オングストローム
の深さとし、かつ5000〜10,000オングストロ
ーム間の幅としたことを特徴とする請求項2記載の方法
。 - 【請求項4】該シリコン層を400 〜500 オング
ストロームの厚みのエピタキシャル層としたことを特徴
とする請求項3記載の方法。 - 【請求項5】該シリコン層を400 〜500 オング
ストローム間の厚みのポリシリコン層としたことを特徴
とする請求項2記載の方法。 - 【請求項6】ほぼ垂直な壁部を有する第2導電形式の井
戸(ウエル)を含む第1導電形式シリコン基板上にCM
OSデバイスを製造する方法において、 (a) ほぼ垂直な壁部および該壁部を隔離する底面を
有し、かつ基板内の第1活性領域を井戸内の第2活性領
域から隔離する機能を有するトレンチを形成するステッ
プと、 (b) トレンチ内にトレンチ コーナを丸める機能
を有し、シリコン基板の濃度より大きい第1導電形式濃
度を有する第1導電形式のシリコン層を選択的に形成す
るステップと、 (c) 第1導電形式の不純物をシリコン層から基板に
移動させるに充分な温度で充分な時間にわたり該基板を
焼成するステップと、 (d) 該トレンチを誘電体物質で充填するステップと
、(e) 第2活性領域に第1導電形式チャネルを形成
し、第1活性領域に第2導電形式チャネルを形成するス
テップと、を含むことを特徴とするCMOSデバイス形
成方法。 - 【請求項7】 (a) ほぼ垂直な壁部を有し、かつP形シリコン基板
内の第2活性領域をN形井戸内の第1活性領域から隔離
するよう機能する5000〜7000オングストローム
間の深さと5000〜10,000オングストローム間
の幅の絶縁トレンチを形成するステップと、 (b) 該トレンチ内にP形シリコン基板より大きいP
形濃度を有する400 〜500 オングストローム間
の厚みのP形シリコン層を選択的に形成するステップと
、を含むことを特徴とするN形井戸を含むP形シリコン
基板内にNチャネル トランジスタおよびPチャネル
トランジスタを有する請求項6記載のCMOSデバイス
形成方法。 - 【請求項8】所定量のP形ドーパント濃度を有するシリ
コン基板内に絶縁トレンチを形成する方法において、(
a) シリコン基板内にほぼ垂直な壁部および該壁部を
隔離するほぼ平坦な底部領域を有するトレンチを形成す
るステップと、 (b) 該トレンチの底部領域および壁部の選択された
部分上に酸化物層を形成するステップと、 (c) シリコン基板を無水塩化水素(HCl )ガス
に曝らした後、所定温度で所定時間の間、HCl に水
素中のジボランおよびジクロロシランの混合物を付加し
て、所定の厚みのシリコン層を選択的に成長させ、該ジ
ボランによりシリコン基板のP形ドーパント濃度より大
きいP形不純物濃度でシリコン層をドーピングするステ
ップと、(d) 若干のP形ドーパント濃度をシリコン
層からシリコン基板に駆動するステップと、 (e) 浅いトレンチを有するプレーナ形シリコン基板
表面を得るためトレンチを酸化物で充填するステップと
を含むことを特徴とするトレンチ絶縁領域形成方法。 - 【請求項9】トレンチの幅を5000〜10,000オ
ングストロームの間深さを約5000オングストローム
とし、該シリコン層の厚みを500 オングストローム
より小としたことを特徴とする請求項7記載の方法。 - 【請求項10】ステップ(c) における温度および時
間をそれぞれ約950 ℃、および約30秒としたこと
を特徴とする請求項8記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US48899490A | 1990-03-06 | 1990-03-06 | |
US07/488994 | 1990-03-06 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04217344A true JPH04217344A (ja) | 1992-08-07 |
JPH0779130B2 JPH0779130B2 (ja) | 1995-08-23 |
Family
ID=23941973
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3057623A Expired - Lifetime JPH0779130B2 (ja) | 1990-03-06 | 1991-03-01 | 側壁ドーピングを有するトレンチ絶縁領域の形成方法 |
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Country | Link |
---|---|
EP (1) | EP0445471A3 (ja) |
JP (1) | JPH0779130B2 (ja) |
KR (1) | KR930011899B1 (ja) |
AU (1) | AU627972B2 (ja) |
CA (1) | CA2036778C (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7119406B2 (en) | 1997-12-09 | 2006-10-10 | Renesas Technology Corp. | Semiconductor integrated circuit device having deposited layer for gate insulation |
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DE4404757C2 (de) * | 1994-02-15 | 1998-08-20 | Siemens Ag | Verfahren zur Herstellung eines einem Graben benachbarten Diffusionsgebietes in einem Substrat |
US5567553A (en) * | 1994-07-12 | 1996-10-22 | International Business Machines Corporation | Method to suppress subthreshold leakage due to sharp isolation corners in submicron FET structures |
US6103592A (en) * | 1997-05-01 | 2000-08-15 | International Business Machines Corp. | Manufacturing self-aligned polysilicon fet devices isolated with maskless shallow trench isolation and gate conductor fill technology with active devices and dummy doped regions formed in mesas |
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JPS6030150A (ja) * | 1983-07-28 | 1985-02-15 | Fujitsu Ltd | 半導体装置の製造方法 |
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US4653177A (en) * | 1985-07-25 | 1987-03-31 | At&T Bell Laboratories | Method of making and selectively doping isolation trenches utilized in CMOS devices |
JPS63314844A (ja) * | 1987-06-18 | 1988-12-22 | Toshiba Corp | 半導体装置の製造方法 |
IT1225625B (it) * | 1988-11-03 | 1990-11-22 | Sgs Thomson Microelectronics | Procedimento per la realizzazione di strutture di isolamento incassate nel substrato di silicio per dispositivi cmos ed nmos. |
US5116778A (en) * | 1990-02-05 | 1992-05-26 | Advanced Micro Devices, Inc. | Dopant sources for cmos device |
-
1990
- 1990-12-20 EP EP19900314002 patent/EP0445471A3/xx not_active Ceased
-
1991
- 1991-01-08 AU AU69209/91A patent/AU627972B2/en not_active Ceased
- 1991-02-20 CA CA 2036778 patent/CA2036778C/en not_active Expired - Fee Related
- 1991-03-01 JP JP3057623A patent/JPH0779130B2/ja not_active Expired - Lifetime
- 1991-03-05 KR KR1019910003519A patent/KR930011899B1/ko not_active IP Right Cessation
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US7402873B2 (en) | 1997-12-09 | 2008-07-22 | Renesas Technology Corp. | Semiconductor integrated circuit device having deposited layer for gate insulation |
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Publication number | Publication date |
---|---|
AU6920991A (en) | 1991-09-12 |
AU627972B2 (en) | 1992-09-03 |
EP0445471A2 (en) | 1991-09-11 |
EP0445471A3 (en) | 1994-10-26 |
KR930011899B1 (ko) | 1993-12-22 |
JPH0779130B2 (ja) | 1995-08-23 |
CA2036778C (en) | 1995-10-03 |
CA2036778A1 (en) | 1991-09-07 |
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