JPH04217323A - 半導体装置用バンプ電極の製造方法 - Google Patents

半導体装置用バンプ電極の製造方法

Info

Publication number
JPH04217323A
JPH04217323A JP2403400A JP40340090A JPH04217323A JP H04217323 A JPH04217323 A JP H04217323A JP 2403400 A JP2403400 A JP 2403400A JP 40340090 A JP40340090 A JP 40340090A JP H04217323 A JPH04217323 A JP H04217323A
Authority
JP
Japan
Prior art keywords
base film
bump electrode
metal
film
plating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2403400A
Other languages
English (en)
Inventor
Hisashi Shirahata
白畑 久
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2403400A priority Critical patent/JPH04217323A/ja
Publication of JPH04217323A publication Critical patent/JPH04217323A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods

Landscapes

  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は集積回路装置等の半導体
装置のチップを外部と接続するためのバンプ電極の製造
方法に関する。
【0002】
【従来の技術】よく知られているように、集積回路装置
等の半導体装置を種々の配線基板等に実装するための手
段ないし構造として、そのチップを一旦パッケージに収
納した上で実装する場合と、バンプ電極を備えるフリッ
プチップの形で実装する場合とがあり、量産される電子
回路や電子装置には後者の方が実装スペースを縮小して
全体のサイズを小形化でき、かつ実装の手間を省ける点
で優れている。フリップチップのバンプ電極にははんだ
,Cu,Au等の金属が用いられ、そのサイズも色々で
あるが、いずれの場合もバンプ電極用の金属はフリップ
チップに単離する前のウエハの状態で電解めっき法によ
り成長される。本発明はCuやAuを用いる場合に適す
るバンプ電極に関し、以下にその従来の代表的な製造方
法を図2を参照して簡単に説明する。
【0003】図2は半導体ウエハないし基板1内のごく
一部のバンプ電極が設けられる部分の主な工程ごとの状
態を断面で示すものである。同図(a) に示す状態で
は基板1の表面が燐シリケートガラス等の酸化膜2で覆
われ、その上に接続ないしは配線用のアルミ等の金属膜
3が所定のパターンで配設され、さらにその上を覆う窒
化シリコン等のいわゆる保護膜である絶縁膜4に小さな
窓5が明けられ、この窓5を介して金属膜3に接続され
るバンプ電極を設けるために薄い下地膜10がウエハの
全面に被着されている。この下地膜10はもちろん金属
膜であり、バンプ電極をその上に電解めっき法で成長さ
せる都合上からTi等の下側下地膜11とCuやPd等
の上側下地膜12からなる複合膜とされる。
【0004】同図(b) の工程では、この内の上側下
地膜12がフォトレジスト膜13をマスクとしてバンプ
電極用の方形や円形のパターンにエッチングされる。次
の同図(c) がバンプ電極の成長工程であって、上の
ようにパターンニングされた上側下地膜12のみを露出
させるよう別のフォトレジスト膜21をフォトプロセス
で形成し、これをマスクとする電解めっき法によってバ
ンプ電極用のCuやAu等の金属20を例えば数十μm
程度の高さに成長させる。この際、下側下地膜11をウ
エハ全面に対するめっき電極に用い、これをめっき電源
の陰極に接続した状態で電解めっきを施すことによりウ
エハ内の多数個所にバンプ電極用金属20を同時成長さ
せる。
【0005】最後の同図(d) の工程では、フォトレ
ジスト膜21を除去した後にバンプ電極用金属20をマ
スクとする化学エッチング法によって下側下地膜11を
除去して図示の完成状態とする。なお、下地膜10中の
下側下地膜11は上述のめっき電極膜として利用される
ほか、金属膜3のアルミ等がバンプ電極の方に拡散する
のを防止するバリア膜の役目を兼ね、上側下地膜12は
バンプ電極用金属20をこの下側下地膜11に対してバ
ンプ電極の比較的細い付け根の個所で低い抵抗値および
高い機械強度で接続する役目を果たす。
【0006】
【発明が解決しようとする課題】周知のように、半導体
装置の製造コストはウエハに対するフォトプロセス回数
により大きく左右されるが、図2の従来のバンプ電極の
製造方法では同図(b) の上側下地膜12のエッチン
グ用と同図(c) の電解めっきのマスク用のパターン
形成のため計2回のフォトプロセスが必要なので、フリ
ップチップの製造合理化にはこの回数をできるだけ1回
に減らしたい要求がある。従来技術がもつもう一つの問
題点はバンプ電極の付け根の個所でトラブルが発生しや
すいことであり、これを図2(d) の完成状態の一部
拡大断面図である図3を参照して説明する。
【0007】図3(a) に示すように、トラブルの一
つは上側下地膜12がとくにCuの場合その周面が露出
しているため高温多湿条件下で腐食を生じやすいことで
あって、図のC1のように腐食のため膨れて脱落しやす
くなったり、C2のように腐食個所が欠落してバンプ電
極の付け根の機械強度が低下したりする問題点がある。 もう一つのトラブルは同図(b) に示すように下側下
地膜11にオーバエッチングEが発生してバンプ電極の
付け根の機械強度が低下し、あるいは金属膜3との接続
抵抗が増加することがある点であって、図のように金属
膜3を介し基板1に接続されているバンプ電極でこのオ
ーバエッチングEが発生しやすい。これは、化学エッチ
ングの際にエッチング液が基板1に当然触れるので、下
側下地膜12と基板1との間の抵抗の大小により電気化
学的な条件が異なり、この抵抗が小さな下側下地膜12
に対するエッチングが促進されるものと考えられる。換
言すれば、下側下地膜12に対するエッチング速度には
ウエハ面内でばらつきが出るため、エッチング速度の遅
い個所の下側下地膜12を取り切ろうとすると、早い個
所ではオーバエッチングが発生してしまうのである。
【0008】本発明の主な目的はかかる問題点を解決し
て、フリップチップの製造コストを低減でき、かつバン
プ電極の付け根個所における下側下地膜のオーバエッチ
ングを防止できる半導体装置用バンプ電極の製造方法を
提供することにある。また、本発明の従たる目的はバン
プ電極の付け根個所における上側下地膜の腐食を防止す
ることにある。
【0009】
【課題を解決するための手段】本発明方法によればこの
目的は、バンプ電極を接続すべき金属膜部分が絶縁膜に
明けられた窓内に露出されたウエハに対して、少なくと
も2種の金属の複合膜としてなる下地膜を全面被着する
工程と、下地膜をめっき電極としてバンプ電極用金属を
電解めっきにより絶縁膜の窓部上に選択的に成長させる
工程と、バンプ電極用金属をマスクとするエッチングに
より上側下地膜を除去する工程と、下側下地膜をドライ
エッチング法により除去する工程とを順次経由してバン
プ電極を設けることにより達成される。
【0010】なお、本発明方法によるバンプ電極用金属
には前述のようにAuとCuのいずれかを用いるのが好
適である。
【0011】また、上側下地膜の除去工程には化学エッ
チング法を用いるのが好適であり、バンプ電極用金属が
Cu等の腐食されやすい金属の場合はこの化学エッチン
グ時の腐食を防止するため、それを電解めっきにより成
長させた表面にAu等の耐食性の高い金属のめっき膜に
より2μm程度以上の膜厚で覆って置くのが望ましい。
【0012】さらに、バンプ電極の付け根個所における
上側下地膜の腐食を防止するには、上側下地膜の除去工
程の後に残る下側下地膜をめっき電極としてAu等の耐
食性の高い金属をバンプ電極用金属と上側下地膜の被エ
ッチング面とに電解めっきする工程を挿入するのが非常
に有効であり、このAuめっきの厚みは2μm以上とす
るのが望ましい。
【0013】なお、下側下地膜用金属にはTiとCrの
いずれかを用い、上側下地膜用金属にはCu, Pd,
 NiおよびAuのいずれかを単独にないしはそれらを
組み合わせて用いるのがよく、場合によっては両側下地
膜の相互間にW等からなる中間膜を介在させるのが望ま
しい。
【0014】
【作用】従来方法では、前述のように下地膜中の上側下
地膜に対するエッチング工程後に電解めっきによるバン
プ電極の成長工程に入れていたので、両工程にそれぞれ
フォトプロセスが必要であったが、本発明方法は前項の
構成にいうように下地膜を被着した後すぐバンプ電極を
成長させ、上側下地膜をこのバンプ電極をマスクとする
エッチングにより除去することによって、フォトプロセ
スをバンプ電極の電解めっき用マスクをパターンニング
するための1回だけで済ませることに成功したものであ
る。さらに、従来方法では下側下地膜をバンプ電極をマ
スクとする化学エッチング法で除去していたが、本発明
方法はバンプ電極をマスクとする点は同じであるがそれ
をドライエッチング法で除去することにより、従来のバ
ンプ電極によるエッチング速度のばらつきをなくしてオ
ーバエッチングの発生を防止するものである。
【0015】さらには、本発明では上側下地膜の除去工
程の次の工程として、その時にまだ残っている下側下地
膜をめっき電極として上側下地膜の被エッチング面に例
えばAuを電解めっきする工程を挿入することにより、
使用中に上側下地膜が腐食するおそれを大幅に減少させ
ることができる。
【0016】
【実施例】以下、図1を参照しながら本発明によるバン
プ電極の製造方法の実施例を説明する。図1は前に説明
した図2と同じ要領で主な工程ごとの状態を一部拡大断
面で示すもので、同じ部分には同じ符号が付けられてい
る。図1(a) はバンプ電極を作り込む前のウエハの
状態を示し、前述のようにウエハの主体であるシリコン
の基板1を覆う酸化膜2ないし燐シリケートガラス膜の
上に配設されたふつうは若干の珪素を含むアルミからな
る1〜1.5 μmの厚みの金属膜3の一部が1〜2μ
mの膜厚の窒化シリコン等の絶縁膜4に所定の方形ない
し円形パターンで開口された窓5内に露出している。
【0017】図1(b) からがバンプ電極の製造工程
であり、この図1(b) の下地膜被着工程ではウエハ
の表面上に絶縁膜4の窓5内で金属膜3に導電接触する
下側下地膜11と上側下地膜12との複合膜としてなる
下地膜10が例えばスパッタ法により全面に被着される
。この内の下側下地膜11の金属には金属膜3のアルミ
の拡散に対してバリア効果をもつTiやCrが用いられ
、上側下地膜12の金属にはこの下側下地膜11用およ
びバンプ電極用金属となじみのよいCu, Pd, N
i, Au等のいずれかが単独にないしはNiとAu,
 PdとAu, WとCu等のそれらを組み合わせた形
で用いられるが、この実施例では下側下地膜11にTi
が, 上側下地膜12にCuがそれぞれ用いられるもの
とする。なお、下側下地膜11の膜厚はふつう 0.1
〜0.3 μm, 上側下地膜12の膜厚は 0.2〜
0.6 μm程度とされる。
【0018】図1(c) は電解めっきによるバンプ電
極の成長工程であって、このためにまずフォトレジスト
膜21を全面にスピンコートし、フォトプロセスによっ
て絶縁膜5の窓5よりは大きいめのパターンでめっき用
の窓を明け、これをマスクとしかつ下地膜10をめっき
電極としてバンプ電極用金属20を電解めっき法によっ
て例えば30〜50μmの厚みに成長させる。この金属
20としては前述のようにCuやAuが用いられるが、
この実施例ではAuを用いるものとする。なお、バンプ
電極用金属20にCuを用いる場合には、その上に例え
ばAuを電解めっきによって薄くただし2μm以上の膜
厚で付けて置くのが望ましい。
【0019】次の図1(d) は上側下地膜の除去工程
である。このため、まず図1(c) の状態からフォト
レジスト膜21を取り除いた上で、バンプ電極用金属2
0をマスクとして上側下地膜12をこの実施例では化学
エッチング法により除去する。この際のエッチング液に
は上側下地膜12を溶解して下側下地膜11を溶解しな
い選択性を有するものを用い、この実施例のように下側
下地膜11がTiで上側下地膜12がCuの場合は薄い
王水を用いることにより短時間内に上側下地膜12を選
択的にエッチングして下側下地膜11を残すことができ
る。
【0020】この実施例では上側下地膜12にCuが用
いられて使用中に腐食が発生するおそれがあるので、図
1(e) に示すAuめっき工程が挿入される。この工
程では残っている下側下地膜11をめっき電極としてA
u等の高耐食性の金属を電解めっきすることにより上側
下地膜12の前工程でエッチングされた周面にAuめっ
き30を2μm以上の例えば2〜5μmの膜厚で施す。 このAuめっき30はこの例ではAuのバンプ電極用金
属20の表面にも図のようにもちろん付くが、めっき電
圧の選定によりAuとはイオン化傾向がかなり異なるT
iの下側下地膜11にほとんど付かない良好なめっき選
択性を持たせることができる。
【0021】最後の図1(f) の下側下地膜の除去工
程では、バンプ電極用金属20ないしは前の工程で付け
られたAuめっきをマスクとして残存している下側下地
膜11をドライエッチング法によって除去して図示の完
成状態とする。このドライエッチングは例えば4%程度
の酸素を含む4ふっ化炭素や4塩化炭素を反応ガスとし
て2Torr程度のふん囲気圧力下で行なうことでよく
、この条件でAuやCuをエッチングすることなく下側
下地膜11のTiを高速でエッチングできる良好な選択
性が得られる。また、このドライエッチングの速度は化
学エッチングの場合とは異なり基板1と金属膜5の間の
接続抵抗と実質上無関係なので、ウエハ内のすべてのバ
ンプ電極付近の下側下地膜11を均一な速度でエッチン
グでき、オーバエッチングの発生をほぼ完全に防止する
ことができる。
【0022】この実施例によるバンプ電極を備えるフリ
ップチップは、いわゆるCOG方式(Chip On 
Glass)の実装用にとくに適し、セラミックの配線
基板上に導電性樹脂等を用いてその配線導体にバンプ電
極を接続することにより実装される。COG方式の実装
用フリップチップではバンプ電極のサイズは例えば 1
00μm角ないし径程度とされ、その高さは50μm程
度とされる。
【0023】本発明方法により製造されたバンプ電極は
その付け根の機械強度のばらつきが従来より格段に減少
し、実装前のフリップチップの保管期間および実装後の
使用期間を通じて上側下地膜に腐食のトラブル発生がな
いことが確認されている。
【0024】
【発明の効果】以上のとおり本発明方法では、ウエハの
表面に少なくとも2種の金属の複合膜としてなる下地膜
を全面被着する工程と、下地膜をめっき電極としてバン
プ電極用金属を電解めっきにより絶縁膜の窓部上に選択
的に成長させる工程と、バンプ電極用金属をマスクとす
るエッチングにより上側下地膜を除去する工程と、残る
下側下地膜をドライエッチング法により除去する工程と
を経てバンプ電極を製造するようにしたので、次の効果
を得ることができる。
【0025】 (a) 下側下地膜と上側下地膜の被着に引き続いてバ
ンプ電極を電解めっき法で成長させ、バンプ電極をマス
クとするエッチングで上側下地膜を除去することによっ
て、上側下地膜のパターンニングのために従来必要であ
ったフォトプロセスを省略し、バンプ電極の電解めっき
用マスクをパターンニングするための1回のフォトプロ
セスだけで済ませて、フリップチップの製造コストを低
減することができる。
【0026】 (b) 下側下地膜をバンプ電極をマスクとするドライ
エッチング法によって除去するので、そのエッチング速
度がウエハ内のすべてのバンプ電極について均一になり
、従来のように特定のバンプ電極下の下側下地膜がオー
バエッチングされるおそれが格段に減少し、バンプ電極
の付け根の機械強度の低下や接続抵抗の増大のトラブル
をほぼ皆無にしてフリップチップの製造歩留まりを向上
できる。
【0027】 (c) バンプ電極用金属の電解めっきを下側下地膜と
上側下地膜とをめっき電極として行なうので、従来の下
側下地膜だけをめっき電極として電解めっきをしていた
場合と比べてめっき電極の電気抵抗が数分の1に減少し
、これによりバンプ電極の成長高さのウエハ内のばらつ
きを減少させてフリップチップの歩留まりを上げ、その
配線基板等への実装を容易にし、かつ配線導体との接続
を確実にすることができる。
【0028】 (d) Cu等の腐食されやすい金属を上側下地膜に用
いる場合、その側面に対するAuめっき工程を挿入する
ことにより、その耐腐食性を向上してフリップチップの
保管中や実装後の上側下地膜の腐食のトラブルを防止す
ることができる。
【図面の簡単な説明】
【図1】本発明による半導体装置用バンプ電極の製造方
法の実施例を同図(a) 〜(f) により主な工程ご
との状態で示すウエハ中のバンプ電極を設ける要部の拡
大断面図である。
【図2】従来技術によるバンプ電極の製造方法を図1に
対応する要領で同図(a) 〜(d)に示すウエハの要
部拡大断面図である。
【図3】従来方法によるバンプ電極の問題点を同図(a
) と(b) により示すウエハの要部拡大断面図であ
る。
【符号の説明】
1    ウエハの基板 3    金属膜 4    絶縁膜 5    窓 10    下地膜 11    下側下地膜 12    上側下地膜 20    バンプ電極ないしバンプ電極用金属30 
   Auめっき

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】バンプ電極を接続すべき金属膜部分が絶縁
    膜に明けられた窓内に露出されたウエハの表面に少なく
    とも2種の金属の複合膜としてなる下地膜を全面被着す
    る工程と、下地膜をめっき電極としてバンプ電極用金属
    を電解めっきにより絶縁膜の窓部上に選択的に成長させ
    る工程と、バンプ電極用金属をマスクとするエッチング
    により上側下地膜を除去する工程と、残る下側下地膜を
    ドライエッチング法により除去する工程とを含むことを
    特徴とする半導体装置用バンプ電極の製造方法。
  2. 【請求項2】請求項1に記載の方法において、バンプ電
    極用金属にAuとCuのいずれかが用いられることを特
    徴とする半導体装置用バンプ電極の製造方法。
  3. 【請求項3】請求項1に記載の方法において、上側下地
    膜をバンプ電極用金属をマスクとする化学エッチング法
    により除去することを特徴とする半導体装置用バンプ電
    極の製造方法。
  4. 【請求項4】請求項3に記載の方法において、バンプ電
    極用金属としてCuが用いられ、その電解めっき後の表
    面にAuがめっきされることを特徴とする半導体装置用
    バンプ電極の製造方法。
  5. 【請求項5】請求項1に記載の方法において、上側下地
    膜の除去工程の後に残る下側下地膜をめっき電極として
    Auをバンプ電極用金属と上側下地膜の被エッチング面
    に電解めっきする工程を挿入することを特徴とする半導
    体装置用バンプ電極の製造方法。
  6. 【請求項6】請求項1に記載の製造方法において、下側
    下地膜用金属としてTiとCrのいずれかが用いられる
    ことを特徴とする半導体装置用バンプ電極の製造方法。
  7. 【請求項7】請求項1に記載の製造方法において、上側
    下地膜用金属としてCu, Pd, Ni, Auおよ
    びWの少なくとも1種が用いられることを特徴とする半
    導体装置用バンプ電極の製造方法。
JP2403400A 1990-12-19 1990-12-19 半導体装置用バンプ電極の製造方法 Pending JPH04217323A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2403400A JPH04217323A (ja) 1990-12-19 1990-12-19 半導体装置用バンプ電極の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2403400A JPH04217323A (ja) 1990-12-19 1990-12-19 半導体装置用バンプ電極の製造方法

Publications (1)

Publication Number Publication Date
JPH04217323A true JPH04217323A (ja) 1992-08-07

Family

ID=18513138

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2403400A Pending JPH04217323A (ja) 1990-12-19 1990-12-19 半導体装置用バンプ電極の製造方法

Country Status (1)

Country Link
JP (1) JPH04217323A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5656858A (en) * 1994-10-19 1997-08-12 Nippondenso Co., Ltd. Semiconductor device with bump structure
KR100429515B1 (ko) * 2001-12-27 2004-05-03 삼성전자주식회사 버섯형상의 도금층을 구비한 광통신 소자 제작 방법
CN100418239C (zh) * 1997-01-31 2008-09-10 松下电器产业株式会社 半导体发光装置的制造方法
DE102022130964A1 (de) 2021-12-24 2023-06-29 Nichia Corporation Lichtemittierendes Modul und Verfahren zum Herstellen des lichtemittierenden Moduls

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5656858A (en) * 1994-10-19 1997-08-12 Nippondenso Co., Ltd. Semiconductor device with bump structure
CN100418239C (zh) * 1997-01-31 2008-09-10 松下电器产业株式会社 半导体发光装置的制造方法
KR100429515B1 (ko) * 2001-12-27 2004-05-03 삼성전자주식회사 버섯형상의 도금층을 구비한 광통신 소자 제작 방법
DE102022130964A1 (de) 2021-12-24 2023-06-29 Nichia Corporation Lichtemittierendes Modul und Verfahren zum Herstellen des lichtemittierenden Moduls

Similar Documents

Publication Publication Date Title
US5130275A (en) Post fabrication processing of semiconductor chips
US4087314A (en) Bonding pedestals for semiconductor devices
US5492235A (en) Process for single mask C4 solder bump fabrication
US5631499A (en) Semiconductor device comprising fine bump electrode having small side etch portion and stable characteristics
JP3398609B2 (ja) 半導体装置
US20030006062A1 (en) Interconnect system and method of fabrication
US4417387A (en) Gold metallization in semiconductor devices
JPH1032208A (ja) 半導体装置の製造方法
JP2003324120A (ja) 接続端子及びその製造方法並びに半導体装置及びその製造方法
JPS62145758A (ja) パラジウムを用いる銅製ボンデイングパツドの酸化防止法
JPH04217323A (ja) 半導体装置用バンプ電極の製造方法
JP3321351B2 (ja) 半導体装置およびその製造方法
JPS62160744A (ja) 半導体素子の製造方法
JPS63122248A (ja) 半導体装置の製造方法
JP3308882B2 (ja) 半導体装置の電極構造の製造方法
JP2006120803A (ja) 半導体装置及び半導体装置の製造方法
JPH03190240A (ja) 半導体装置の製造方法
KR100790739B1 (ko) 반도체 소자의 패드 형성 방법
JP2998454B2 (ja) 半導体装置の製造方法
JP4868379B2 (ja) 半導体素子およびその製造方法
KR100876286B1 (ko) 반도체 소자 및 그 제조 방법
JP2004228295A (ja) 半導体装置およびその製造方法
CN1205114A (zh) 用于单掩膜c4焊料凸点制造的方法
JPS61141157A (ja) 半導体素子の製造方法
JPH03131036A (ja) 半導体装置の製造方法