JPH04207313A - 駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　要〕 直流モータ等の負荷をドライブするのに好適に適用でき
る駆動回路に関し、高速スイッチングに伴ってスイッチ
ング素子が破壊されることなく、効率よくスイッチング
動作が為されるようにした駆動回路を提供することを目
的し、そのために、トーテムボールドライブ回路を構成
するスイッチング素子の一端にインダクタンス素子を接
続した駆動回路を構成する。

［産業上の利用分野〕 本発明は直流モータ等の負荷をドライブするのに好適に
適用できる駆動回路に関する。

〔従来の技術］ ロボット、工作機械、電気自動車等の動力源には直流モ
ータが多く用いられる。

第６図はモータ等の負荷をドライブするための従来の駆
動回路を示す概略回路構成図である。同図において、駆
動回路はスイッチング素子Ｑ１、スイッチング素子Ｑ２
、スイッチング素子Ｑ３及びスイッチング素子Ｑ４によ
るフルブリッジ回路を有し、このブリフジ回路の入力端
子Ｔ＋、Ｔｚに電源Ｅが接続されている。また、前記ブ
リッジ回路の出力端子Ｔ３、Ｔ４には、例えば、直流モ
ータが負荷として接続されている。なお、第６図には図
示を省略しているが、前記各スイッチング素子のゲート
は図外の制御回路に接続されている。

そして、前記スイッチング素子Ｑ、と前記スイッチング
素子Ｑ４をオンに、前記スイッチング素子Ｑ２と前記ス
イッチング素子Ｑ３をオフにすると前記ブリッジ回路の
出力端子Ｔ３から負荷を通り出力端子Ｔ４に向かう電流
が流れる。また、前記各スイッチング素子のオン・オフ
状態を逆転させると、今度は前記ブリッジ回路の出力端
子Ｔ４から負荷を通り出力端子Ｔ３に向かう電流が流れ
る。このように前記各スイッチング素子のオン・オフ状
態を制御することにより、例えば、直流モータの正転・
逆転を制御することができる。

前記第６図に示した回路は直流電圧を負荷に印加して、
負荷であるモータ等を正転や反転させる制御を行ってい
る。これに対し、交流を負荷に印加するため、駆動回路
が第７図に示すようにスイッチング素子Ｑ５、スイッチ
ング素子Ｑｂ、コンデンサＣ１及びコンデンサＣ２によ
るハーフブリッジと呼ばれるブリッジ回路で構成される
こともある。この様な回路では、コンデンサＣ，，Ｃ。

の容量は負荷の電流やスイッチする周波数により決定さ
れる。

〔発明が解決しようとする課題〕

ところで、電気自動車等では電源となるバッテリーを経
済的に用い、且つ、制動特性を向上させるため、直流モ
ータの回転エネルギーから変換された電気エネルギーを
バッテリーに還流させてパンテリーを充電し、その充電
したエネルギーに応じた力を制動力として利用する回生
制動と呼ばれる制動手法が採られることが多い。

しかしながら、前述したブリフジ回路のスイッチ素子を
高速にスイッチングさせると、寄性ダイオードのリカバ
リー電流が急峻に立ち上がり、前述の寄性ダイオードの
リカバリー電流のｄ　ｉ　／　ｄｔ耐量を超えてしまう
ことがあった。

例えば負荷がインダクタンス成分を有するものであり、
スイッチング素子Ｑｚ、Ｃｈがオンとして端子Ｔ４から
端子Ｔ３に慣性電流を流しておき、スイッチング素子Ｑ
２　、Ｑ３をオフしたとする。

この時、スイッチング素子Ｑ、の寄性ダイオードｄｌ＋
電源Ｅ、スイッチング素子Ｑ４の寄性ダイオードｄ４＋
負荷、のループで電流が流れる。

次に、スイッチング素子Ｑ、、Ｑ４がオンとなると前述
の慣性電流は低下して減速し、遂には逆向きの慣性電流
となる。スイッチング素子ＱＩ。

Ｑ４のオン時間が短いと、逆向きには至らず、依然とし
て端子Ｔ３から端子Ｔ４への電流が同一ループを流れる
。この条件下において再びスイッチング素子Ｑｚ　、　
　Ｃｂがオンとなると、この直前までスイッチング素子
Ｑ＋　、Ｑ４の寄性ダイオードが動作していたため、急
に逆電圧の印加となり、リカバリー電流が流れる。この
リカバリー電流が寄性ダイオードのリカバリー電流のｄ
　ｉ　／　ｄ　を耐量を超えてしまうと、スイッチング
素子の破壊となってしまう。

ハーフブリッジの場合にもＪ同様であり、ＦＥＴＱ５．
Ｑ６は寄性ダイオードｄ６．ｄ、を有しそのリカバリー
電流のｄ　ｉ　／　ｄ　を耐容量を高速スイッチング時
に超えてしまって破壊することがある。この破壊を防止
するため、瞬時にスイッチング素子Ｑ２やスイッチング
素子Ｑ３がオンセずに緩慢に完全なオン状態に至るよう
、即ち、スロースイッチングとなるよう前記スイッチン
グ素子Ｑ２等のゲートへ流す電流を制御していた。しか
しながら、そのようなスロースイッチングによる制御で
は扱う電力が小さい場合には、あまり問題にならないが
、扱う電力が大きくなるにつれスイッチングに伴う電力
損失が太き（なり、その結果、発熱等の弊害がでてくる
と云った問題があった。

そこで、本発明は高速スイッチングに伴ってスイ・７チ
ング素子が破壊されることなく、効率よくスイッチング
素子が為されるようにした駆動回路を提（バすることを
目的とする。

１課題を解決するだめの手段〕 第１関は本発明を説明する原理ブロック図である。、電
源７には、スイッチング素子３．インダクタンス素子５
．スイッチング素子１の直列回路と、スイッチング素子
４．インダクタンス素子８．スイッチング素子２の直列
回路とが接続し、スイッチング素子３とインダクタンス
素子５の接続点と、スイッチング素子４とインダクタン
ス素子８の接続点に負荷６が接続している。この駆動回
路のスイッチング素子１〜４は例えば寄性ダイオードを
有するＦＥＴである。スイッチング素子１〜４をＦＥＴ
で構成した場合、ＦＥＴＩのドレインはインダクタンス
素子５を介して負荷６の一端に接続している。また、こ
の負荷６の一端は前記ＦＥＴ３のソースにも接続し７て
おり、このＦＥＴ３のドレインは電ｔｊ、７のプラス端
子に接続している。−方、前記ＦＥＴ２の１−レインは
インダクタンス素子８を介して前記負荷６の他端に接続
すると共に前記ＦＥＴ４のソースに接続している。また
、このＦＥＴ４のドレインは前記電源７のプラス端子に
接続している。そして、この電源７のマイナス端子は前
記ＦＥＴＩと前記ＦＥＴ２のソースに接続している。な
お、各ＦＥＴのゲートは図示を省略している制御回路に
接続されている。

（作　　用〕 負荷６、スイッチング素子３、電源７、スイッチング素
子２、そして負荷６に戻る経路に回生電流を流している
とき、スイッチング素子４がオンとなると、それまで、
電源７の電圧と負荷に残留しているサージ電圧が急にス
イッチング素子２に印加され急峻に立ち上がろうとする
。しかしながら、前記インダクタンス素子８のリアクタ
ンスの作用で急峻に立ち上がろうとするサージ電圧を抑
制する。インダクタンス素子のリアクタンスは幅の狭い
急激なインパルスに対しより大きく作用する。従って、
前記スイッチング素子２にそのようなサージ電圧が印加
されるのを防止でき、スイッチング素子２を電力消費を
伴わずに保護できる。

また、その逆にスイッチング素子１に対する動作も同様
である。

スイッチング素子１〜４が前述した如く寄性ダイオード
を有するＦＥＴであった場合には、インダクタンス素子
５．８によって電流の２、激な変化を防止しているので
、寄性ダイオードのリカバリー電流のｄｉ／ｄｔの耐量
をオーバーすることを防止できる。

［実　施　例〕 以下、図面を参照しながら本発明の実施例について詳細
に説明する。

第２図は本発明の一実施例を示す回路構成図である。負
荷６を駆動する駆動回路はＦＥＴ５Ｉ、ＦＥＴ５２、Ｆ
ＥＴ５３及びＦＥＴ５４を有し、前記ＦＥＴ５１のドレ
インはコイル９を介して負荷６の一端に接続している。

また、この負荷６の一端は前記ＦＥＴ５３のソースにも
接続しており、二〇ＦＥＴ５３のドレインは電源７のプ
ラス端子に接続している。

一方、前記ＦＥＴ５２のドレインはコイル１０を介して
前記負荷６の他端に接続すると共に前記ＦＥＴ４のソー
スに接続している。また、このＦＥＴ４のドレインは前
記電源７のプラス端子に接続している。また、この電源
７のマイナス端子は前記ＦＥＴ５１と前記ＦＥＴ２のソ
ースに接続している。

前記ＦＥＴ５Ｉのドレインスナバ（ｓｎｕｂｂｅｒ）用
ダイオード１１のアノードに接続しており、前記ダイオ
ード１１のカソードは電源７のプラス端子に接続すると
ともにコンデンサ１２を介して前記電源７のマイナス端
子に接続している。

また、前記ＦＥＴ３のソースはスナバ用ダイオード１３
０カソードに接続し、このダイオード１３のアノードは
前記電源７のマイナス端子に接続すると共にコンデンサ
１４を介して前記電源７のプラス端子に接続している。

さらに同様に前記ＦＥＴ５２のドレインはスナバ用ダイ
オード１５のアノード端子に接続し、前記ダイオード１
５のカソードは電源７のプラス端子に接続するとともに
コンデンサエ６を介して前記電源７のマイナス端子に接
続している。また、前記ＦＥＴ５４のソースはスナバ用
ダイオード１７のカソードに接続し、このダイオード１
７のアノードは前記電源７のマイナス端子に接続すると
共にコンデンサ１８を介して前記電源７のプラス端子に
接続している。なお、図示を省略しているが、各ＦＥＴ
のゲートは制御回路に接続されている。また、各図にお
いて、各ＦＥＴに並列に接続されているダイオードｄｘ
。

〜ｄｘ４は寄生ダイオードを示している。

而して、前記ＦＥＴ５２と前記ＦＥＴ５３がオン、前記
ＦＥＴ５１と前記ＦＥＴ５４がオフで電流ＩＬＤが正方
向（矢印の向き）に流れている状態から回路動作を考え
る。ここで、オンであった前記ＦＥＴ５２と前記ＦＥＴ
５３がオフすると、即ち、総てのＦＥＴ５Ｉ〜Ｓ４がオ
フ状態になると、前記負荷６のインダクタンス成分に蓄
えられたエネルギーは前記電源７に回生される。その際
、流れる電流は前記ＦＥＴ５４の寄生ダイオードｄｘ４
、前記コンデンサ１４、前記ダイオード１３を通り前記
負荷６に帰る経路と、もう一つは、前記ＦＥＴ５４の寄
生ダイオードｄｘ４、前記電源７、前記ＦＥＴ５Ｉの寄
生ダイオードｄχ１、前記コイル９を通り前記負荷６に
帰る経路とを流れる。

一方、前記ＦＥＴ５２がオフする前に前記コイル１０に
蓄えられたエネルギーによっても回路に電流が流る。そ
の電流は前記ダイオード１５、前記コンデンサ１８、前
記ダイオード１７を通る経路と、いま一つは、前記ダイ
オード１５、前記コンデンサ１６、前記ダイオード１７
を通る経路を流れる。その状態で、前記ＦＥＴ５Ｉと前
記ＦＥＴ５４がオンしても、前記負荷６と前記コイル１
０に蓄えられたエネルギーが消失しない限り、その状態
は変わらない。

こうした状態で前記各ＦＥＴのオン・オフ状態がさらに
反転すると、それまでオン状態にあった前記ＦＥＴ５Ｉ
と前記ＦＥＴ５４の寄生ダイオードに逆電流（リカバリ
ー電流）か流れ始めるか、そのときの電流の立ち上がり
はコイル９によって抑制される。再度前記各ＦＥＴのオ
ン・オフ状態が反転すると、今度は、それまでオン状態
にあった前記ＦＥＴ５２と前記ＦＥＴ５３の寄生ダイオ
ードに逆電流（リカバリー電流）が流れ始めるが、その
ときの電流の立ち上がりは前記コイル１０によって抑制
される。こうして、各Ｆ　Ｅ、Ｔへの過大なリカバリー
電流は前記コイル９．１０で抑えられて、ＦＥＴが破壊
されることなくＦＥＴを動作させることができる。そし
て、その電流の抑制のために電力消費を殆ど伴わない。

すなわち、１＆ｌｌのスイッチング素子を所定時間オン
状態とし、その後オフとした直後に再度オンとした場合
、回生電流が流れ終わらない状態でオフから再度オンと
なる。この時リカバリー電流は流れるがその量はコイル
９．１０によって制限されるので、寄性ダイオードを破
壊することはない。

第２図における本発明の実施例においては、スナバ用ダ
イオードの一方にはコンデンサが接続している。すなわ
ち、ダイオード１３．１７のアノードにはコンデンサ１
４．２８がダイオード１１゜１５のカソードにはコンデ
ンサ１２．１６が接続している。このコンデンサはスイ
ッチング素子であるＦＥＴが高速で変化した場合であっ
ても電源７の内部抵抗を小さくさせるためのコンデンサ
である。尚、このコンデンサ１２，１４．１６．１８は
これらの駆動回路全体を小さく作る等すれば必要としな
いものである。

第３図は本発明の他の実施例を示す回路構成図である。

この構成は第６図のハーフブリッジにコイル１９、スナ
バ用ダイオード２０．２１、コンデンサ２２．２３を付
加したものである。

すなわち、交流を要求する負荷６′に対して、給電する
ため、スイッチング素子であるＦＥＴＱｓ。

Ｑ６を交互してオン・オフし、負荷に交流の電圧を加え
ている。この時にも前述した如く、後続にスイッチを行
なっても、リカバリー電流のｄｉ／ｄｔ耐量を超えない
ように、コイル１９が設けられ、このコイル１９によっ
てその電流が制限される。

第４図は各実施例におけるコイルの挿入箇所の態様を説
明する概略回路構成図である。同図において、第４図（
ａ）に示す構成は第１図乃至第３図に示した態様であり
、トーテムポール構成のＦ　Ｅ　Ｔのうち下側に示され
たＦＥＴのドレ、インはコイルを介Ｌ２て負荷２に接続
されている。第４図（目に丞す構成はトーテムポール構
成のＦＥＴの・）ち上側に示されたＦ　Ｅ　′Ｔ”のソ
ースはコイルを介して負荷Ｚに接続されている。そして
、第４図（Ｃ）に示す構成はトーテムポール構成のＦＥ
Ｔの・うち下側に示されたＦＥＴのソースと下側に示さ
れたＦＥ”ｌりドレインとのいずれからもコイルを介し
て負荷Ｚに接続されている。ここに示されたどの構成に
よっても前述したように各ＦＥＴへの過大なリカバリー
電流を抑制することができる。

前述した本発明の実施例においては、ＦＥＴと寄性ダイ
オードによるスイッチング素ｆを用いて説明しこいるが
、本発明はこれに限るものではない。たとえば第５図に
示すごとく、バイポーラＩ・ランジスタｑ１〜９４によ
ってブリッジを構成し・、各バイポーラトランジスタｑ
１〜ｑ／Ｉのコレクタとエミ／り間にダ・イ牙−ドｄ　
ｙ　＋　〜ｄｙｉを設けた場合にも２．ブリッジ内に二
１イル３０，３１を１人し、電流を制御するごとによっ
て同様の破壊を防止することができる。さら乙二従末の
バイポーラトランジスタを用いた場合乙こはリカバリー
電流によって破壊しない大きなダイオードを用いなｊ−
１ればならなかったが第５図の実施例においては小さな
ダイオードで代用することができる。尚、バイポーラ）
・ランジスタの場合にも第４図と同様にコイルの位置を
変更しても同様である。

［発明の効果］ 以」二詳細に説明し７たよう乙こ本発明によればスイッ
チング素子のリカバリー電流をインダクタンス素子によ
って抑制しているので、高速スイッチングに件ってスイ
ッチング素子が破壊されることなく、スイッチング素子
を効率よく動性ざゼることがてきる。その結果、無駄な
電力を消費せず発熱も抑制できる。

４、、ｔｌの筒中な説明 第１図は本発明を説明する原理ブ１−１ンク図、第２図
は本発明の一実施例を示す回路構成図、第３図は本発明
の他の実施例を示す回路構成図、第４図は各実施例にお
けるコイルの挿入箇所の態様を説明する概略回路構成図
、 第５図は本発明の他の実施例の構成図、第６図はモータ
等の負荷をドライブするだめの従来の駆動回路を示す概
略回路構成図、第７図は従来のハーフブリッジ構成の駆
動回路を示す概略回路構成図である。

］・・・・Ｆ　Ｅ　Ｔ、 ２・・・・ＦＥＴ。

３・・・・ＦＥＴ。

４・・・・ＦＥＴ。

５・・・・インダクタンス素子、 ８・・・・インダクタンス素子−０ 特許出願人　　株式会社豊田自動織機製作所第　１　図 ′１！４　　図 １５図

Claims (1)

1. 【特許請求の範囲】 １）スイッチング素子によってブリッジを構成し、負荷
   へ正方向と逆方向の電圧を目的に応じて印加する駆動回
   路において、 同時にオンとなるスイッチング素子の少なくとも一個に
   直列にそれぞれインダクタンス素子を設けてなることを
   特徴とする駆動回路。 ２）前記インダクタンス素子の両端には、一旦が電源に
   接続されたスナバ用ダイオードが接続されて成ることを
   特徴とする請求項１記載の駆動回路。 ３）前記スイッチング素子はＦＥＴであり、前記インダ
   クタンス素子は前記ＦＥＴに有する寄性ダイオードのリ
   カバリー電流のｄｉ／ｄｔ耐量を超えない電流値とする
   インダクタンス値であることを特徴とする請求項１記載
   の駆動回路。 ４）前記スイッチング素子はバイポーラトランジスタと
   該トランジスタのコレクタとエミッタに接続されたダイ
   オードとより成り、インダクイタンス素子は前記バイポ
   ーラトランジスタに接続されたダイオードのリカバリー
   電流のｄｉ／ｄｔ耐量を超えない電流値とするインダク
   タンス値であることを特徴とする請求項１記載の駆動回
   路。