JPH04206836A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04206836A JPH04206836A JP2337982A JP33798290A JPH04206836A JP H04206836 A JPH04206836 A JP H04206836A JP 2337982 A JP2337982 A JP 2337982A JP 33798290 A JP33798290 A JP 33798290A JP H04206836 A JPH04206836 A JP H04206836A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000010408 film Substances 0.000 claims abstract description 76
- 230000001681 protective effect Effects 0.000 claims abstract description 39
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract description 37
- 239000001257 hydrogen Substances 0.000 claims abstract description 37
- 239000010409 thin film Substances 0.000 claims abstract description 34
- 150000002500 ions Chemical class 0.000 claims abstract description 31
- 238000002513 implantation Methods 0.000 claims abstract description 27
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims abstract description 26
- 150000002431 hydrogen Chemical class 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 15
- 239000007789 gas Substances 0.000 claims description 14
- -1 hydrogen ions Chemical class 0.000 claims description 8
- 238000000354 decomposition reaction Methods 0.000 claims description 7
- 230000001678 irradiating effect Effects 0.000 claims 1
- 229910021417 amorphous silicon Inorganic materials 0.000 abstract description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 4
- 239000011574 phosphorus Substances 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
Landscapes
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明(よ 電子工業における半導体装置に関するもの
であり、特に薄膜トランジスターを用いたE/D (エ
ンハンスメント/デプレッション)形インバーターの製
造方法に関するものである。
であり、特に薄膜トランジスターを用いたE/D (エ
ンハンスメント/デプレッション)形インバーターの製
造方法に関するものである。
従来の技術
従来の薄膜トランジスターを用いたE/D形イレインバ
ーター造工程において(主 イオン注入によるソース・
ドレイン形成後、 VTR制御のためのイオン注入をレ
ジスト等のマスクを用いて更に選択的に行しく 動作形
の異なるTPTを形成LEZD形インバインバーターし
ていた 発明が解決しようとする課題 従来のE/D形イレインバーター造方法ではソース・ド
レイン形成及びVTR制御のために 2回の条件の異な
るイオン注入工程を行なわなければならずミ 工程が複
雑になるという課題や、VTR制御のためのイオン注入
で(よ 保護層やゲート電極を通してチャンネル部にP
やAs等のイオンを注入しなげればならないことから、
イオンのエネルギーを100keV以上に高くしなけれ
はならないという課題があっ九 課題を解決するための手段 同−基体上に ゲート電極 ゲート絶縁膜 半導体薄膜
Rp+σ以上の膜厚の保護膜及びRp以下の膜厚の保
護膜を形成し 前記保護膜をマスクとして、IIT族の
元素及び水素を含む気体の放電分解により生成したイオ
ンを加速して前記半導体薄膜に照射・注入する。
ーター造工程において(主 イオン注入によるソース・
ドレイン形成後、 VTR制御のためのイオン注入をレ
ジスト等のマスクを用いて更に選択的に行しく 動作形
の異なるTPTを形成LEZD形インバインバーターし
ていた 発明が解決しようとする課題 従来のE/D形イレインバーター造方法ではソース・ド
レイン形成及びVTR制御のために 2回の条件の異な
るイオン注入工程を行なわなければならずミ 工程が複
雑になるという課題や、VTR制御のためのイオン注入
で(よ 保護層やゲート電極を通してチャンネル部にP
やAs等のイオンを注入しなげればならないことから、
イオンのエネルギーを100keV以上に高くしなけれ
はならないという課題があっ九 課題を解決するための手段 同−基体上に ゲート電極 ゲート絶縁膜 半導体薄膜
Rp+σ以上の膜厚の保護膜及びRp以下の膜厚の保
護膜を形成し 前記保護膜をマスクとして、IIT族の
元素及び水素を含む気体の放電分解により生成したイオ
ンを加速して前記半導体薄膜に照射・注入する。
また 同−基体上に ゲート電極 ゲート絶縁膜 半導
体薄膜を形成し、前記半導体薄膜上に残したRp+σ以
上の膜厚のレジスト及びRp以下の膜厚のレジストをマ
スクとして、III族の元素及び水素を含む気体の放電
分解により生成したイオンを加速して前記半導体薄膜に
照射・注入する。
体薄膜を形成し、前記半導体薄膜上に残したRp+σ以
上の膜厚のレジスト及びRp以下の膜厚のレジストをマ
スクとして、III族の元素及び水素を含む気体の放電
分解により生成したイオンを加速して前記半導体薄膜に
照射・注入する。
また 同−基体上にゲート電極 ゲート絶縁膜半導体薄
膜 Rp以下の膜厚の保護膜を形成し前記保護膜の一部
の上に前記保護膜との膜厚の合計がRp+σ以上となる
ような膜厚のレジストを残し 前記保護膜及び前記レジ
ストをマスクとして、III族の元素及び水素を含む気
体の放電分解により生成したイオンを加速して前記半導
体薄膜に照射・注入する。
膜 Rp以下の膜厚の保護膜を形成し前記保護膜の一部
の上に前記保護膜との膜厚の合計がRp+σ以上となる
ような膜厚のレジストを残し 前記保護膜及び前記レジ
ストをマスクとして、III族の元素及び水素を含む気
体の放電分解により生成したイオンを加速して前記半導
体薄膜に照射・注入する。
ここで、Rpは前記イオンの照射・注入条件における水
素イオンの前記保護絶縁膜及びレジスト中での平均の注
入深さ、 σは前記注入深さの標準偏差である。
素イオンの前記保護絶縁膜及びレジスト中での平均の注
入深さ、 σは前記注入深さの標準偏差である。
作用
薄膜トランジスターのソース・ドレイン領域を形成する
際に 水素イオンの平均の注入深さ(Rp)及び注入深
さの標準偏差(σ)に対して、Rp+σ以上の膜厚の保
護膜とRp以下の膜厚の保護膜 或は半導体薄膜上にR
p+σよりも大きな膜厚のレジストとRp以下の膜厚の
レジスト、或は膜厚の合計かRp+σよりも大きい保護
膜とレジストとRp以下の膜厚の保護膜を各々残し そ
れらをマスクとして不純物を含む気体を放電分解して生
成したイオンを加速して照射・注入することにより、最
も平均の注入深さの長い水素がゲート絶縁膜及び半導体
薄膜界面に達する量を制御することによって、 1回の
ドーピングで動作形(エンハンスメント或はデプレッシ
ョン)の異なる薄膜トランジスターを形成L E/D
形のインバーターを作製することができる。
際に 水素イオンの平均の注入深さ(Rp)及び注入深
さの標準偏差(σ)に対して、Rp+σ以上の膜厚の保
護膜とRp以下の膜厚の保護膜 或は半導体薄膜上にR
p+σよりも大きな膜厚のレジストとRp以下の膜厚の
レジスト、或は膜厚の合計かRp+σよりも大きい保護
膜とレジストとRp以下の膜厚の保護膜を各々残し そ
れらをマスクとして不純物を含む気体を放電分解して生
成したイオンを加速して照射・注入することにより、最
も平均の注入深さの長い水素がゲート絶縁膜及び半導体
薄膜界面に達する量を制御することによって、 1回の
ドーピングで動作形(エンハンスメント或はデプレッシ
ョン)の異なる薄膜トランジスターを形成L E/D
形のインバーターを作製することができる。
実施例
以下図面を用いて本発明についてさらに詳しく説明する
。
。
第1図(よ 本発明に係る半導体装置の製造方法を実施
するプラズマ処理装置の概略構成図である。
するプラズマ処理装置の概略構成図である。
ガス導入管103から導入されベ ガスボンベ105−
Aのホスフィン(PH3)等のドーピングガ人 及びガ
スボンベ105−Bの水素(H2)との混合ガスを、高
周波電極107によって放電室101に供給する高周波
電力 及び電磁石108によって供給される磁場を用い
て放電分解し 生じた高励起のプラズマ109中のイオ
ンを、第1及び第2の電極110,111に印加される
直流電圧によって加速し 基板室102内の基板台11
6上の半導体基板117などの試料に注入・ドーピング
を行うものである。このとき、試料に照射注入されるイ
オンのうちで、最も試料に深く注入されるイオンは水素
イオンである。
Aのホスフィン(PH3)等のドーピングガ人 及びガ
スボンベ105−Bの水素(H2)との混合ガスを、高
周波電極107によって放電室101に供給する高周波
電力 及び電磁石108によって供給される磁場を用い
て放電分解し 生じた高励起のプラズマ109中のイオ
ンを、第1及び第2の電極110,111に印加される
直流電圧によって加速し 基板室102内の基板台11
6上の半導体基板117などの試料に注入・ドーピング
を行うものである。このとき、試料に照射注入されるイ
オンのうちで、最も試料に深く注入されるイオンは水素
イオンである。
なお発明者ら(友 このような装置(基板室内の基板台
の直径−32cm)を用いて、 9枚の3インチシリコ
ンウェハーに一括して不純物のドーピングを行ったとこ
へ シート抵抗で測定したドーピングの均一性が±3%
と、大面積に対する均一なドーピング及びプラズマ処理
が行えることを実験により確言忍している。
の直径−32cm)を用いて、 9枚の3インチシリコ
ンウェハーに一括して不純物のドーピングを行ったとこ
へ シート抵抗で測定したドーピングの均一性が±3%
と、大面積に対する均一なドーピング及びプラズマ処理
が行えることを実験により確言忍している。
第2図(訳 本発明に係る半導体装置の製造方法の第1
実施例の工程概略断面図である。ガラス等の基体201
+に 形成されたゲート電極202−a、bの上(ζ
プラズマCVD法により、窒化シリコンあるいは酸化シ
リコン等からなるゲート絶縁膜203、非晶質シリコン
薄膜204、窒化シリコンあるいは酸化シリコン等から
なる保護絶縁膜を堆積する。このとき、保護絶縁膜20
5−aの膜厚は後にイオン照射する際の条件で水素の平
均の注入深さよりも小さい膜束 保護絶縁膜205−b
の膜厚は後にイオン照射する際の条件で水素の平均の注
入深さよりも十分大きい膜厚にしている。以上のように
パターニングした保護絶縁膜(205−a、 b)を
マスクとして、第3図の装置を用いてリン(P)及び水
素を含むイオン206を非晶質シリコン(204)に打
ち込んでドーピングし ソース・ドレイン領域となるn
型のドーピング層207を形成する。このとき同時に注
入される水素(よ 保護絶縁膜(205−a)を介して
半導体膜(204)及びゲート絶縁膜(203)の界面
まで注入されるた敦 水素の注入層208が形成される
。
実施例の工程概略断面図である。ガラス等の基体201
+に 形成されたゲート電極202−a、bの上(ζ
プラズマCVD法により、窒化シリコンあるいは酸化シ
リコン等からなるゲート絶縁膜203、非晶質シリコン
薄膜204、窒化シリコンあるいは酸化シリコン等から
なる保護絶縁膜を堆積する。このとき、保護絶縁膜20
5−aの膜厚は後にイオン照射する際の条件で水素の平
均の注入深さよりも小さい膜束 保護絶縁膜205−b
の膜厚は後にイオン照射する際の条件で水素の平均の注
入深さよりも十分大きい膜厚にしている。以上のように
パターニングした保護絶縁膜(205−a、 b)を
マスクとして、第3図の装置を用いてリン(P)及び水
素を含むイオン206を非晶質シリコン(204)に打
ち込んでドーピングし ソース・ドレイン領域となるn
型のドーピング層207を形成する。このとき同時に注
入される水素(よ 保護絶縁膜(205−a)を介して
半導体膜(204)及びゲート絶縁膜(203)の界面
まで注入されるた敦 水素の注入層208が形成される
。
第3図(i 本発明に係る半導体装置の第2実施例の工
程概略断面図である。ガラス等の基体301」二に 形
成されたゲート電極302−a、、bの上に プラズマ
CVD法により、ゲート絶縁膜303、非晶質シリコン
薄膜304を堆積する。この後レジストを非晶質シリコ
ン薄膜304上に塗布し フォトリソ工程によってパタ
ーニングする。
程概略断面図である。ガラス等の基体301」二に 形
成されたゲート電極302−a、、bの上に プラズマ
CVD法により、ゲート絶縁膜303、非晶質シリコン
薄膜304を堆積する。この後レジストを非晶質シリコ
ン薄膜304上に塗布し フォトリソ工程によってパタ
ーニングする。
なおレジスト305−aの膜厚は 後にイオン照射する
際の条件で水素の平均の注入深さよりも小さい膜限 1
ノジスl−305−bの膜厚は後にイオン照射する際の
条件で水素の平均の注入深さよりも十分大きい膜厚にし
ている。以上のようにパターニングしたレジスト(30
5−a、 b)をマスクとして、第3図の装置を用い
てリン(P)及び水素を含むイオン306を非晶質シリ
コン(304)に打ち込んでドーピングし ソース・ド
レイン領域となるn型のドーピング層307を形成する
。このとき同時に注入される水素力(保護絶縁膜(30
5−a)を介して半導体膜(304)及びゲート絶縁膜
(303)との界面まで注入されるたぬ 水素の注入層
308が形成される。
際の条件で水素の平均の注入深さよりも小さい膜限 1
ノジスl−305−bの膜厚は後にイオン照射する際の
条件で水素の平均の注入深さよりも十分大きい膜厚にし
ている。以上のようにパターニングしたレジスト(30
5−a、 b)をマスクとして、第3図の装置を用い
てリン(P)及び水素を含むイオン306を非晶質シリ
コン(304)に打ち込んでドーピングし ソース・ド
レイン領域となるn型のドーピング層307を形成する
。このとき同時に注入される水素力(保護絶縁膜(30
5−a)を介して半導体膜(304)及びゲート絶縁膜
(303)との界面まで注入されるたぬ 水素の注入層
308が形成される。
第4図(よ 本発明に係る半導体装置の第3実施例の工
程概略断面図である。ガラス等の基体401上に 形成
されたゲート電極402−a、bの上に プラズマCV
D法により、ゲート絶縁膜403、非晶質シリコン薄膜
404、保護絶縁膜を堆積する。このとき、保護絶縁膜
405−a、bの膜厚は後にイオン照射する際の条件で
水素の平均の注入深さよりも小さい膜厚にしており、保
護絶縁膜405−b上にはレジスト406が残されてい
る。以上のようにパターニングした保護絶縁膜(405
−a、 b)及びレジスト(406)をマスクとして
、第1図の装置を用いてリン(P)及び水素を含むイオ
ン407を非晶質シリコン(404)に打ち込んでドー
ピングし ソース・ドレ・イン領域となるn型のドーピ
ング層408を形成する。このとき同時に注入される水
素(友 保護絶縁膜(405−’a)を介して半導体膜
(404)及びゲート絶縁膜(403)との界面まで注
入されるた敢 水素の注入層308が形成される。
程概略断面図である。ガラス等の基体401上に 形成
されたゲート電極402−a、bの上に プラズマCV
D法により、ゲート絶縁膜403、非晶質シリコン薄膜
404、保護絶縁膜を堆積する。このとき、保護絶縁膜
405−a、bの膜厚は後にイオン照射する際の条件で
水素の平均の注入深さよりも小さい膜厚にしており、保
護絶縁膜405−b上にはレジスト406が残されてい
る。以上のようにパターニングした保護絶縁膜(405
−a、 b)及びレジスト(406)をマスクとして
、第1図の装置を用いてリン(P)及び水素を含むイオ
ン407を非晶質シリコン(404)に打ち込んでドー
ピングし ソース・ドレ・イン領域となるn型のドーピ
ング層408を形成する。このとき同時に注入される水
素(友 保護絶縁膜(405−’a)を介して半導体膜
(404)及びゲート絶縁膜(403)との界面まで注
入されるた敢 水素の注入層308が形成される。
第5図(よ 本発明に係る半導体装置の製造方法によっ
て作製された個々の薄膜トランジスターのゲート電圧−
ドレイン電流特性を示した図である。
て作製された個々の薄膜トランジスターのゲート電圧−
ドレイン電流特性を示した図である。
なおこの図において実線(よ 保護膜の膜厚かRp→−
3σの薄膜トランジスター、点線は保護膜の膜厚がRp
の薄膜トランジスターである。図から明らかなように
保護膜の膜厚かRpで、半導体膜及びゲート絶縁膜界面
まで水素が注入されることにより、D形の薄膜トランジ
スターが作製できる。
3σの薄膜トランジスター、点線は保護膜の膜厚がRp
の薄膜トランジスターである。図から明らかなように
保護膜の膜厚かRpで、半導体膜及びゲート絶縁膜界面
まで水素が注入されることにより、D形の薄膜トランジ
スターが作製できる。
ずなわち本発明のように水素及び 族の元素を含むイオ
ンを用いた1回のドーピングてミ 同一基板IO− 上に動作形(エンハンスメント或はデプレッション)の
異なる薄膜トランジスターを作製できることが確言忍さ
れ九 第6図は本発明によって作製した半導体装置の第3実施
例の完成断面皿 第7図は本発明によって作製した半導
体装置の第3実施例の完成上面図である。第4図に示す
工程の後、保護膜(405−a)上のレジスト(406
)を除去し 半導体層(404)及びドーピング層(4
09)を個々の薄膜トランジスターに島分離する。ゲー
ト電極(402−a、 b)とコンタクトが取れるよ
うにゲート絶縁膜(403)を開孔L A1等の電極
金属を堆積する。そしてフォトリソ及びエツチングによ
って、VDD電極411−a、VIN電極411−b、
GND電極411−C1及びD形TFTのソース電極
D形TFTのゲート電極 E形TPTのドレイン電極を
接続したVOUT電極411−dを形成し インバータ
を作製する。
ンを用いた1回のドーピングてミ 同一基板IO− 上に動作形(エンハンスメント或はデプレッション)の
異なる薄膜トランジスターを作製できることが確言忍さ
れ九 第6図は本発明によって作製した半導体装置の第3実施
例の完成断面皿 第7図は本発明によって作製した半導
体装置の第3実施例の完成上面図である。第4図に示す
工程の後、保護膜(405−a)上のレジスト(406
)を除去し 半導体層(404)及びドーピング層(4
09)を個々の薄膜トランジスターに島分離する。ゲー
ト電極(402−a、 b)とコンタクトが取れるよ
うにゲート絶縁膜(403)を開孔L A1等の電極
金属を堆積する。そしてフォトリソ及びエツチングによ
って、VDD電極411−a、VIN電極411−b、
GND電極411−C1及びD形TFTのソース電極
D形TFTのゲート電極 E形TPTのドレイン電極を
接続したVOUT電極411−dを形成し インバータ
を作製する。
第8図は本発明によって作製した半導体装置(第6図)
の入力電圧(VIN)波形及び出力電圧(V 0UT)
波形を示したものである。良好なインバーター特性が得
られており、本発明により1回のドーピング工程のみで
E/D形イレインバーター易に製造できる。
の入力電圧(VIN)波形及び出力電圧(V 0UT)
波形を示したものである。良好なインバーター特性が得
られており、本発明により1回のドーピング工程のみで
E/D形イレインバーター易に製造できる。
発明の効果
本発明によれば 最も平均の注入深さの長い水素がゲー
ト絶縁膜及び半導体薄膜界面に達する量を制御して、
1回のドーピングで同一基板上に動作形の異なる薄膜ト
ランジスターを形成L E/D形のインバーターを容
易に作製することができる。
ト絶縁膜及び半導体薄膜界面に達する量を制御して、
1回のドーピングで同一基板上に動作形の異なる薄膜ト
ランジスターを形成L E/D形のインバーターを容
易に作製することができる。
まf、= ElD形の制御に最も平均の注入深さの長
い水素イオンを用いることから、イオンのエネルギーか
10kev程度と低く、製造装置のコストが小さい。
い水素イオンを用いることから、イオンのエネルギーか
10kev程度と低く、製造装置のコストが小さい。
さらに イオン流の質量分離及び走査を必要としないプ
ラズマ処理装置を用いることか叙 大面積に対するドー
ピングが容易に実現でき、インバーター製造の生産性が
向上する。
ラズマ処理装置を用いることか叙 大面積に対するドー
ピングが容易に実現でき、インバーター製造の生産性が
向上する。
以上のように本発明は 1回のドーピング工程のみで特
性の優れたE/D形イレインバーター容易にかつ低コス
トで製造できるという点で、有用性が高い。
性の優れたE/D形イレインバーター容易にかつ低コス
トで製造できるという点で、有用性が高い。
第1図は本発明の実施例における薄膜トランジスターの
製造方法を実施するプラズマ処理装置の概略構成を示す
断面図 第2図は本発明の第一の実施例における半導体
装置の製造方法の工程概略断面図 第3図は本発明の第
二の実施例における半導体装置の製造方法の工程概略断
面図 第4図は本発明の第三の実施例における半導体装
置の製造方法の工程概略断面図 第5図は本発明の実施
例における半導体装置の製造方法によって作製された個
々の薄膜トランジスターのゲート電圧−ドレイン電流特
性を示す図 第6図は本発明の第3の実施例の方法によ
って作製した半導体装置の断面は 第7図は同半導体装
置の上面図 第8図は第6図の半導体装置の入力電圧(
VAN)波形及び出力電圧(Vouy)波形を示した図
である。 101・・・放電室 102・・・基板室 103・・
・ガス導入管、 105−A・・・ガスボンベ 105
−B・・・ガスボンベ 107・・・高周波型ff11
08・・電磁ム 109・・・プラズス 110,11
1・・・第1及び第2の電板 116・・基板台 11
7・・・半導体基極
製造方法を実施するプラズマ処理装置の概略構成を示す
断面図 第2図は本発明の第一の実施例における半導体
装置の製造方法の工程概略断面図 第3図は本発明の第
二の実施例における半導体装置の製造方法の工程概略断
面図 第4図は本発明の第三の実施例における半導体装
置の製造方法の工程概略断面図 第5図は本発明の実施
例における半導体装置の製造方法によって作製された個
々の薄膜トランジスターのゲート電圧−ドレイン電流特
性を示す図 第6図は本発明の第3の実施例の方法によ
って作製した半導体装置の断面は 第7図は同半導体装
置の上面図 第8図は第6図の半導体装置の入力電圧(
VAN)波形及び出力電圧(Vouy)波形を示した図
である。 101・・・放電室 102・・・基板室 103・・
・ガス導入管、 105−A・・・ガスボンベ 105
−B・・・ガスボンベ 107・・・高周波型ff11
08・・電磁ム 109・・・プラズス 110,11
1・・・第1及び第2の電板 116・・基板台 11
7・・・半導体基極
Claims (1)
- (1)同一基体上に、ゲート電極、ゲート絶縁膜、半導
体薄膜、Rp+σ以上の膜厚の保護膜及びRp以下の膜
厚の保護膜を形成し、前記保護膜をマスクとして、III
族の元素及び水素を含む気体の放電分解により生成した
イオンを加速して前記半導体薄膜に照射・注入すること
を特徴とする半導体装置の製造方法。 ここで、Rpは前記イオンの照射・注入条件における水
素イオンの前記保護絶縁膜中での平均の注入深さ、σは
前記注入深さの標準偏差である。(2)同一基体上にゲ
ート電極、ゲート絶縁膜、半導体薄膜を形成し、前記半
導体薄膜上に残したRp+σ以上の膜厚のレジスト及び
Rp以下の膜厚のレジストをマスクとして、III族の元
素及び水素を含む気体の放電分解により生成したイオン
を加速して前記半導体薄膜に照射・注入することを特徴
とする半導体装置の製造方法。 ここで、Rpは前記イオンの照射・注入条件における水
素イオンの前記レジスト中での平均の注入深さ、σは前
記注入深さの標準偏差である。(3)同一基体上にゲー
ト電極、ゲート絶縁膜、半導体薄膜、Rp以下の膜厚の
保護膜を形成し、前記保護膜の一部の上に前記保護膜と
の膜厚の合計がRp+σ以上となるような膜厚のレジス
トを残し、前記保護膜及び前記レジストをマスクとして
、III族の元素及び水素を含む気体の放電分解により生
成したイオンを加速して前記半導体薄膜に照射・注入す
ることを特徴とする半導体装置の製造方法。 ここで、Rpは前記イオンの照射・注入条件における水
素イオンの前記保護絶縁膜及びレジスト中での平均の注
入深さ、σは前記注入深さの標準偏差である。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2337982A JPH04206836A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2337982A JPH04206836A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04206836A true JPH04206836A (ja) | 1992-07-28 |
Family
ID=18313834
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2337982A Pending JPH04206836A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04206836A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5567633A (en) * | 1994-03-31 | 1996-10-22 | Sony Corporation | Method for producing a thin film transistor having improved carrier mobility characteristics and leakage current characteristics |
US6410374B1 (en) | 1992-12-26 | 2002-06-25 | Semiconductor Energy Laborartory Co., Ltd. | Method of crystallizing a semiconductor layer in a MIS transistor |
US6544825B1 (en) * | 1992-12-26 | 2003-04-08 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a MIS transistor |
JP2010109359A (ja) * | 2008-10-03 | 2010-05-13 | Semiconductor Energy Lab Co Ltd | 表示装置 |
JP2010135777A (ja) * | 2008-11-07 | 2010-06-17 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ、表示装置、およびそれらの作製方法 |
JP2010135778A (ja) * | 2008-11-07 | 2010-06-17 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ、表示装置、およびそれらの作製方法 |
-
1990
- 1990-11-30 JP JP2337982A patent/JPH04206836A/ja active Pending
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
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US9048144B2 (en) | 2008-10-03 | 2015-06-02 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
US9659969B2 (en) | 2008-10-03 | 2017-05-23 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
US10573665B2 (en) | 2008-10-03 | 2020-02-25 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
US10910408B2 (en) | 2008-10-03 | 2021-02-02 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
US11574932B2 (en) | 2008-10-03 | 2023-02-07 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
JP2010135777A (ja) * | 2008-11-07 | 2010-06-17 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ、表示装置、およびそれらの作製方法 |
JP2010135778A (ja) * | 2008-11-07 | 2010-06-17 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ、表示装置、およびそれらの作製方法 |
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