JPH04205238A - Controller - Google Patents

Abstract

PURPOSE:To improve reliability by providing an allowing means to attain the setting of an address space to be allocated to a memory cell and input/output element and to make the setting effective only for fixed allowable time. CONSTITUTION:An address bus 109 outputted from a CPU 101 is connected to a control circuit 103, ROM 104 and 105, RAM 106, and I/O circuit 107 as the input/output element. When a power source is turned on, a reset signal 118 is turned to a LOW level, and the CPU 101 and the control circuit 103 are initialized. The control circuit 103 delays the rise of the reset signal 118 only for 10msec and during this 10msec, when a write signal 110 is turned to the LOW level, signals 112-115 are turned to the LOW level. Then, the address space to be allocated to the ROM 104 and 105, RAM 106 and I/O circuit 107 is set.

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ＣＰＵ　（中央処理ユニット）を備えた制御
装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Industrial Field of Application] The present invention relates to a control device equipped with a CPU (Central Processing Unit).

更に詳述すれば、本発明は、複写機などのように所定の
シーケンス制御・演算制御等を行うためのＣＰＵを備え
た制御装置に関するものである。More specifically, the present invention relates to a control device equipped with a CPU for performing predetermined sequence control, arithmetic control, etc., such as a copying machine.

〔従来の技術〕[Conventional technology]

従来から知られているこの種の制御装置に於いて、ＲＯ
Ｍ（リードオンリーメモリ）およびＲＡＭ　（ランダム
アクセスメモリ）や入出力装置に割り当てられるアドレ
ス空間は、論理回路だけで設定されるような構成となっ
ている。In this type of control device that has been known in the past, RO
The address spaces assigned to M (read only memory), RAM (random access memory), and input/output devices are configured to be set only by logic circuits.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

しかしながら上述したような従来例では、ＲＯＭ。 However, in the conventional example as mentioned above, ROM.

ＲＡＭ及び入出力装置に割り当てられるアドレス空間が
論理回路だけで設定されるような構成となっているため
に固定化されてしまい、そのことにより次の様な欠点が
みられた。Since the address spaces allocated to the RAM and input/output devices are set only by logic circuits, they are fixed, resulting in the following drawbacks.

異なる装置によって、異なるアドレス空間がＲＯＭ、　
ＲＡＭ及び入出力装置に割り当てられるため、その都度
アドレスを割り付ける論理回路を新規に設計しなおさな
ければならない。Different devices have different address spaces in ROM,
Since addresses are assigned to RAM and input/output devices, a new logic circuit for assigning addresses must be designed each time.

なお、ソフトウェア開発支援装置では、ＲＯＭ。Note that ROM is used as a software development support device.

ＲＡＭ及び入出力装置のアドレス割り付けをソフトウェ
アで行っているが、ソフトウェアの誤動作により、割り
付けられたアドレス情報が破壊されるおそれもあり、ソ
フトウェアの評価用としては使用できるが、複写機等の
製品に於いては、信頼性の問題から、ソフトウェアによ
るアドレスの割り付けはなされていなかった。Address allocation for RAM and input/output devices is done by software, but there is a risk that the allocated address information may be destroyed due to software malfunction.Although it can be used for software evaluation, it is not suitable for products such as copiers. In this case, addresses were not assigned by software due to reliability issues.

よって本発明の目的は上述の点に鑑み、汎用性および信
頼性を有するアドレス空間設定手段を備えた制御装置を
提供することにある。SUMMARY OF THE INVENTION In view of the above points, an object of the present invention is to provide a control device equipped with address space setting means that is versatile and reliable.

〔課題を解決するための手段〕[Means to solve the problem]

本発明は、中央処理ユニットＣＰＵを有する制御装置に
おいて、メモリ素子および入出力素子に割り付けるアド
レス空間の設定を、前記ＣＰＵの初期化信号が発せられ
てから一定の許可時間内のみ、有効とする許可手段と、
前記一定の許可時間外にアドレス割り付けが行われた場
合、前記ＣＰＵを初期化させる初期化手段とを具備した
ものである。In a control device having a central processing unit CPU, the present invention provides permission to enable settings of address spaces allocated to memory elements and input/output elements only within a certain permission time after an initialization signal of the CPU is issued. means and
The apparatus further includes initialization means for initializing the CPU when address allocation is performed outside the predetermined permitted time.

また、前記メモリ素子に割り付けた空間に書込み動作が
発生した場合、該動作の検出に応答して前記ＣＰＵを初
期化させることができる。Further, when a write operation occurs in the space allocated to the memory element, the CPU can be initialized in response to the detection of the operation.

〔作　用〕[For production]

本発明によればＲＯＭ、　ＲＡＭ及び入出力素子に割り
付けるアドレス空間の設定動作を有効にする手段を設け
、かつ、前記手段が無効時に割り付は動作を行なった場
合、ＣＰＵにリセット等の初期化動作をさせることがで
きる。According to the present invention, means is provided to enable the setting operation of address spaces allocated to ROM, RAM, and input/output elements, and when the allocation operation is performed when the means is disabled, initialization such as resetting is performed on the CPU. can be made to work.

また、メモリ素子のアドレス空間に割り付けられた空間
に対してＣＰＵが書き込み動作を起した場合であっても
、前記動作を検出することにより、ＣＰＩＪにリセット
等の初期化動作をさせることができる。Further, even if the CPU initiates a write operation to a space allocated to the address space of a memory element, by detecting the operation, it is possible to cause the CPIJ to perform an initialization operation such as a reset.

〔実施例〕〔Example〕

第１図は本発明の一実施例を示すブロック図である。本
図において１０１はＣＰ［］、　ｌ１０は本システムに
初期化信号（Ｒｅｓｅｔ信号）を与える為のリセット（
Ｒｅｓｅｔ）回路、１０３は本実施伊Ｉの中心となる制
御回路、１０４および１０５はプログラムが書き込まれ
ているＲＯＭ（Ｒｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ）　
、１０６はＲＡＭ（Ｒａｎｄｕｍ　Ａｃｃｅｓｓ　Ｍｅ
ｍｏｒｙ）　、　１０７は入出力素子としてのＩ１０回
路である。１０８はＣＰＵｌ０Ｉから出力されているデ
ータバスであり、制御回路１０３とＲＯＭ１０４．１０
５とＲＡＭ１０６とＩ１０回路１０７に接続している。FIG. 1 is a block diagram showing one embodiment of the present invention. In this figure, 101 is CP[], and l10 is a reset (reset signal) for giving an initialization signal (Reset signal) to this system.
103 is a control circuit that is the center of this implementation, 104 and 105 are ROMs (Read Only Memory) in which programs are written.
, 106 is a RAM (Randum Access Me
107 is an I10 circuit as an input/output element. 108 is a data bus output from CPU10I, which connects control circuit 103 and ROM104.10.
5, RAM 106, and I10 circuit 107.

１０９は同じ＜　ＣＰＵｌ０Ｉから出力されているアド
レスバスであり、制御回路１０３．　ＲＯＭ１０４およ
び１０５゜ＲＡＭ１０６．　Ｉ１０回路１０７に接続し
ている。109 is an address bus output from the same CPU10I, and is connected to the control circuit 103. ROM104 and 105° RAM106. It is connected to the I10 circuit 107.

１１０はＣＰＵｌ０Ｉから出力される書き込み信号［Ｗ
Ｒ＊］、ｌ１１はＣＰＵｌ０Ｉから出力される読み込み
信号ｊＲＤ傘］である。１１２はＲＯＭ１０４が選択さ
れた時Ｌｏｗ　（ロー）レベルを呈するＣＥＯ信号、１
１３はＲＯＭ１０５が選択された時、Ｌｏｗレベルを呈
するＣＥＩ信号、１１４はＲＡＭ１０６が選択された時
Ｌｏｗレベルを呈するＣＥ２信号、１１５はＩ１０回路
１０７が選択された時Ｌｏｗレベルを呈するＣＥ３信号
、１１６はＣＰＵｌ０Ｉから出力されたＲＤ傘倍信号１
１１制御回路１０３でバッファしたＢＲＤ＊Ｒ号（ＣＰ
ＵＩＯＩからの読み込み信号）であり、１１７は同じ（
制御回路１０３でバッファしたＢＷＲ＊信号（ＣＰＵＩ
ＯＬからの書き込み信号）である。１１８はリセット回
路から出力されるＲｅ５ｅｔ　（リセット）信号であり
、ＣＰＵｌ０Ｉおよび制御回路１０３に入力されている
。１１９は１０３制御回路１０３から出力されてリセッ
ト回路１０２に入力されているＥＲＲＲ号である。この
ＥＲＲＲ号１１９がリセット回路１０２に加えられると
、Ｒｅ５ｅｔ信号１１８が出力され、本システム全体が
初期化される。110 is a write signal [W
R*], l11 is the read signal jRD umbrella output from the CPU l0I. 112 is a CEO signal that exhibits a low level when the ROM 104 is selected;
13 is a CEI signal that exhibits a Low level when the ROM 105 is selected; 114 is a CE2 signal that is a Low level when the RAM 106 is selected; 115 is a CE3 signal that is a Low level when the I10 circuit 107 is selected; RD umbrella signal 1 output from CPU10I
11 control circuit 103 buffered BRD*R (CP
read signal from UIOI), and 117 is the same (
The BWR* signal (CPUI) buffered in the control circuit 103
(write signal from OL). Reference numeral 118 denotes a Re5et (reset) signal output from the reset circuit, and is input to the CPU10I and the control circuit 103. 119 is an ERRR signal output from the 103 control circuit 103 and input to the reset circuit 102. When this ERRR signal 119 is applied to the reset circuit 102, the Re5et signal 118 is output, and the entire system is initialized.

第２図（Ａ）〜第２図（ＤＪは、第１図に示した制御回
路１０３の詳細なブロック構成を示す。FIGS. 2(A) to 2(DJ) show a detailed block configuration of the control circuit 103 shown in FIG. 1.

次に、第１図および第２図（Ａ）〜第２図（Ｄ）を参照
して、制御回路１０３の動作を説明する。Next, the operation of the control circuit 103 will be described with reference to FIG. 1 and FIGS. 2(A) to 2(D).

まずシステムの電源が投入されると、Ｒｅ５ｅｔ傘信号
１１８がＬｏｗレベルとなり、ｃｐｕｔｏｉ及び制御回
路１０３が初期化される。このＲｅ５ｅｔ＊信号１１８
は、タイミング回路２０７を通り、Ｒｅ５ｅｔ傘信号の
立ち上り（ハイレベル）信号が１０ｍ５ｅｃ遅延される
。そのタイミングを第３図に示す。First, when the system is powered on, the Re5et umbrella signal 118 becomes Low level, and the CPUTOI and control circuit 103 are initialized. This Re5et* signal 118
passes through the timing circuit 207, and the rising edge (high level) of the Re5et umbrella signal is delayed by 10m5ec. The timing is shown in FIG.

ＯＲ論理ゲート２０８には上記１０ｍ５ｅｃだけ遅延し
たＤｅｌａｙ信号２２１及びｗＲ率傷信号１１０入力さ
れている。そのため、ＯＲ論理ゲート２０８の出力であ
るＣ０ＮＦ本信号２０９がＬｏｗレベルとなり得るのは
、Ｄｅｌａｙ信号２２１及びＷＲ＊信号１１０がＬｏｗ
レベルの時だけである。The OR logic gate 208 receives the delay signal 221 delayed by 10 m5ec and the wR rate signal 110. Therefore, the reason why the C0NF main signal 209, which is the output of the OR logic gate 208, can be at a low level is because the Delay signal 221 and the WR* signal 110 are low.
Only at level.

Ｃ０ＮＦ傘２０９信号は、デコーダ２１７のイネーブル
端子に接続されている。このデコーダ２１７には、入力
としてアドレスバス１０９が接続されている。本実施例
におけるデコーダ出力論理を第５図に示す。第５図から
明らかなように、Ｃ０ＮＦ＊信号２０９がＬｏｗレベル
（０）でないかぎり、デコーダ２１７の出力ＣＥＩＵ２
０１．ＣＥＩＬ２０２．ＣＰＵｌ０Ｉ、ＣＥ２Ｌ２０４
．ＧＥ３Ｕ２０５゜ＣＥ３Ｌ２０６はＬｏｗレベル（０
）とはならない。このデコーダ２１７の６つの出力端は
、それぞれ６個のレジスタ２１０，２１２．２１８．２
２０，２２３．２２５に接続されている。これら６個の
レジスタの入力端には、データバス１０８が接続されて
いる。すなわち、デコーダ２１７の出力がＬｏｗレベル
となるクロックが加えられるレジスタに、データバス１
０８の内容がラッチされる事となる。これを第２図（Ａ
）を参照して更に説明する。The C0NF umbrella 209 signal is connected to the enable terminal of the decoder 217. Address bus 109 is connected to this decoder 217 as an input. FIG. 5 shows the decoder output logic in this embodiment. As is clear from FIG. 5, unless the C0NF* signal 209 is at a low level (0), the output CEIU2 of the decoder 217
01. CEIL202. CPU10I, CE2L204
．． GE3U205゜CE3L206 is Low level (0
). The six output terminals of this decoder 217 correspond to six registers 210, 212, 218, 2, respectively.
20,223.225. A data bus 108 is connected to the input ends of these six registers. That is, the data bus 1 is added to the register to which the clock that makes the output of the decoder 217 go low
The contents of 08 will be latched. This is shown in Figure 2 (A
) will be further explained.

まずアドレスＦＯＯＯ（Ｈ）に、データとして２０（旧
を書き込む（但し、Ｃ０ＮＦ中信号はＬｏｗレベル）。First, 20 (old) is written as data to address FOOO (H) (however, the C0NF middle signal is at a low level).

ここでレジスタ２１０には２０　（Ｈ）がラッチされる
。Here, 20 (H) is latched in the register 210.

本実施例でのレジスタは、下位８ビツトに０が常にラッ
チされ、上位８ビツトにデータバスの内容がラッチされ
る様になっている。そのため実際には、このレジスタ２
１０には２０００　（Ｈ）がラッチされる０次に、ＦＯ
ＯＩ　（Ｈ）に３０（Ｈ）を書き込む（但し、Ｃ０ＮＦ
傘信号はＬｏｗレベル）。上記と同様、レジスタ２１２
には３０００　（Ｈ）がラッチされる。このレジスタ２
１０の出力端は比較器２１１のＡ個入力端に接続されて
いる。この比較器２１１のＢ個入力端にはアドレスバス
１０９が接続されている。そして、比較器２１１は、Ａ
≦Ｂの場合にＬｏｗレベルをＡＮＤゲート２１４に出力
する。In the register in this embodiment, 0 is always latched in the lower 8 bits, and the contents of the data bus are latched in the upper 8 bits. Therefore, in reality, this register 2
2000 (H) is latched in 10, 0th order, FO
Write 30 (H) to OI (H) (however, C0NF
Umbrella signal is low level). As above, register 212
3000 (H) is latched. This register 2
10 output terminals are connected to A input terminals of a comparator 211. The address bus 109 is connected to B input terminals of the comparator 211. Then, the comparator 211
When ≦B, a low level is output to the AND gate 214.

レジスタ２１２の出力端は比較器２１３のＡ個入力端に
接続されている。この比較器２１３のＢ個入力端にはア
ドレス１０９が接続されている。そして、比較器２１３
はＡ＞Ｂの場合にＬｏｗレベルをＡＮＤゲート２１４に
出力する。The output terminal of the register 212 is connected to A input terminals of the comparator 213. The address 109 is connected to B input terminals of the comparator 213. And comparator 213
outputs a low level to the AND gate 214 when A>B.

ＡＮＤゲート２１４からはＣＥＩ信号１１３が得られ、
ＲＯＭ１０５に供給される。すなわち、アドレス空間と
して２０００　（Ｈ）〜２ＦＦＦ（Ｈ）が選択されると
、ＲＯＭ１０５が選択される事となる。A CEI signal 113 is obtained from the AND gate 214,
The data is supplied to the ROM 105. That is, when 2000 (H) to 2FFF (H) is selected as the address space, the ROM 105 is selected.

デコーダ２１６は、ＣＰＵｌ０Ｉのリセット後に発生す
るリセットベクターアドレス（本実施例では００００（
Ｈ））からＩＦＦＦ（Ｈ）までＬｏｗレベルを出力する
もので、ＣＥＯ信号１１２となる。これはＲＯＭ１０４
のアドレス空間を決めている。The decoder 216 receives the reset vector address (0000 (in this embodiment)) generated after resetting the CPUl0I.
It outputs a low level from H)) to IFFF (H), which becomes the CEO signal 112. This is ROM104
The address space of

以下同様に、ＦＯＯ３（Ｈ）番地に３０　（Ｈ）　、　
ＦＯＯ４（Ｈ）番地に４０　（Ｈ）　、　ＦＯＯ５（Ｈ
）番地に４０　（Ｈ）　、　ＦＯＯ６（Ｈ）番地に５０
　（Ｈ）が書き込まれ、ＲＡＭ１０６にアドレス空間３
０００（Ｈ）〜３ＦＦＦ　（Ｈ）が、Ｉ１０回路１０７
には４０００　（Ｈ）〜４ＦＦＦ　ｆＨ）番地がソフト
ウェア的に与えられる。Similarly, 30 (H) at address FOO3 (H),
40 (H) at address FOO4 (H), FOO5 (H)
) address 40 (H), FOO6 (H) address 50
(H) is written to address space 3 in RAM 106.
000 (H) to 3FFF (H) are I10 circuit 107
Addresses 4000 (H) to 4FFF fH) are given by software.

上述してきた事が可能なのは、Ｃ０ＮＦ本信号２０９が
Ｌｏｗレベルとなる時だけである。すなわち、Ｒｅ５ｅ
ｔｓ信号が立ち上ってから、ＩＱｍｓｅｃの間だけであ
る。The above-mentioned operations are possible only when the C0NF main signal 209 is at a low level. That is, Re5e
This is only for IQmsec after the ts signal rises.

次に、Ｒｅ５ｅｔｓ信号が立ち上ってから１０ｍ５ｅｃ
経過後に、ソフトウェアが暴走してアドレス空間設定用
レジスタ２１０．２１２．２１８．２２０．２２３．２
２５に書き込み動作をした場合について、第２図（Ｄ）
を用いて説明する。Next, 10m5ec after the Re5ets signal rises
After the elapsed time, the software goes out of control and the address space setting register 210.212.218.220.223.2
Figure 2 (D) shows the case where a write operation is performed on 25.
Explain using.

一例として、ＣＥＩＬ信号２０１がＬｏｗレベルになり
、レジスタ２１０に書き込み動作が発生したとする。す
ると、Ｃ０ＮＦ本信号２０９がＨｉレベル、　ｗＲ＊信
号１１０がＬｏｗレベル、　ＣＥＬＬ信号２０１がＬｏ
ｗレベルとなるため、論理ゲート２３１，２３２，２３
３の出力信号２３５がＨｉレベルに変化し、その信号２
３５はＯＲゲート２３４を通過し、フリップフロップ２
３０に対してＨｉレベルに変化するクロックを入力する
事になる。その結果として、ＥＲＲ信号１１９がＨｉレ
ベルにセットされ、第１図のリセット回路１０２に入力
され、ＣＰＵｌ０Ｉおよび制御回路１０３を初期化する
。As an example, assume that the CEIL signal 201 becomes Low level and a write operation occurs in the register 210. Then, the C0NF main signal 209 becomes Hi level, the wR* signal 110 becomes Low level, and the CELL signal 201 becomes Low level.
Since the level is W, the logic gates 231, 232, 23
3 output signal 235 changes to Hi level, and the signal 2
35 passes through the OR gate 234 and flip-flop 2
30, a clock that changes to Hi level is input. As a result, the ERR signal 119 is set to Hi level and is input to the reset circuit 102 in FIG. 1 to initialize the CPU I0I and the control circuit 103.

他のＣＥＩＵ信号２０２．ＣＥ２Ｌ信号２０３．ＣＥ２
Ｕ信号２０４゜ＧＥ３Ｌ信号２０５．　ＣＥ３Ｕ信号２
０６についても同様であり、Ｒｅ５ｅｔｓ信号が立ち上
ってからｌｏｍｓｅｃ経過後、上記信号２０２．２０３
．２０４．２０５．２０６のうち一つでもＬｏｗレベル
になると、Ｒｅ５ｅｔ＊信号１１８を発生する事になる
。第４図にそのタイミングを示す。Other CEIU signals 202. CE2L signal 203. CE2
U signal 204°GE3L signal 205. CE3U signal 2
The same goes for 06, and after lomsec has passed since the Re5ets signal rises, the above signals 202 and 203
．． If any one of 204, 205, and 206 becomes low level, a Re5et* signal 118 is generated. Figure 4 shows the timing.

更に、ＲＯＭに存在するアドレス空間０〜ＩＦＦＦ（Ｈ
）、　２０００（Ｈ）〜２ＦＦＦ　（Ｈ）に書き込み動
作が発生した場合について説明をする。Furthermore, the address space 0 to IFFF (H
), a case where a write operation occurs between 2000 (H) and 2FFF (H) will be explained.

一例として、ＣＥＩ信号１１３がＬｏｗレベルのとき、
すなわち、ＲＯＭ１０５の選択中に書き込み動作が発生
した場合について述べる。As an example, when the CEI signal 113 is at a low level,
That is, a case will be described in which a write operation occurs while the ROM 105 is being selected.

第２図（ＤＪに於いて、ＣＥＩ信号１１３はＬｏｗレベ
ル、Ｗ静信号１１０はＬｏｗレベルになっている。した
がって、２２８，２２９，２３４等の論理出力がＨｉレ
ベルに変化しくＬｏｗ→Ｈｉ）、フリップフロップ２３
０立ち上がりパルス信号が加わり、ＥＲＲ信号１１９が
Ｈｉレベルにセットされる（Ｌｏｗ−＋Ｈｉ）。この信
号がリセット回路１０２に加わり、ＣＰＵｌ０Ｉ、制御
回路１０３を初期化する。FIG. 2 (In the DJ, the CEI signal 113 is at Low level and the W static signal 110 is at Low level. Therefore, the logical outputs of 228, 229, 234, etc. change to Hi level and go from Low to Hi), flip flop 23
A 0 rising pulse signal is added, and the ERR signal 119 is set to Hi level (Low-+Hi). This signal is applied to the reset circuit 102 and initializes the CPU10I and the control circuit 103.

第６図にフローチャートを示す。A flowchart is shown in FIG.

先ず、電源が投入されると３１に進み、ＲＯＭ空間であ
るアドレスの上、下限用レジスターに書き込む（２００
０〜２ＦＦＦ　（Ｈ）　）。First, when the power is turned on, the process proceeds to 31 and writes to the upper and lower limit registers of the address in the ROM space (200
0-2FFF (H)).

次に３２に進み、ＲＡＭ空間アドレスの上・下限レジス
ターに書き込む（３０００〜３ＦＦＦ　（Ｈ）　）。更
に、Ｓ３では、Ｉ１０空間であるアドレスの上下限レジ
スターに書き込む（４０００〜４ＦＦＦ（Ｈ））、上記
動作にて、アドレスの割り付は動作は終了し、メインル
ーチンへと移行する。メインルーチンＳＩＯでコピー待
ち状態となり、コピー要求が有った場合は、Ｓ２０にて
コピーを行ないＳＩＯへと戻り、再度コピー待ちとなる
。Next, proceed to 32 and write to the upper and lower limit registers of the RAM space address (3000 to 3FFF (H)). Further, in S3, the address is written to the upper and lower limit registers in the I10 space (4000 to 4FFF (H)). With the above operation, the address allocation operation is completed and the process moves to the main routine. The main routine SIO enters a copy waiting state, and if a copy request is received, copying is performed in S20, and the process returns to SIO, where it enters a copy waiting state again.

次に、その他の実施例について説明する。Next, other embodiments will be described.

上述した実施例では、ソフトウェアの暴走を検知した場
合、Ｒｅ５ｅｔ信号をハードウェア的に発生させてＣＰ
Ｕを初期化しているが、ＮＭＩ等のインターラブド信号
を発生させ、ソフトウェア的にシステムを初期化するこ
とも可能である。第７図はそのためのブロック構成図、
第８図はその制御手順を示す。In the embodiment described above, when software runaway is detected, the Re5et signal is generated by hardware and the CP
Although U is initialized, it is also possible to generate an interwoven signal such as NMI and initialize the system using software. Figure 7 is a block diagram for that purpose.
FIG. 8 shows the control procedure.

第７図の説明をする。第１図と同じ所の説明は、省略す
る。制御回路１０３によって作り出されたＥＲＲ信号１
１９は、ＣＰＵｌ０ＩのＮＭＩ端子に接続されている。Figure 7 will be explained. Description of the same parts as in FIG. 1 will be omitted. ERR signal 1 produced by control circuit 103
19 is connected to the NMI terminal of CPU10I.

第８図の説明をする。電源が投入されると、Ｓ３１．Ｓ
３２．Ｓ３３にてＲＯＭ、　ＲＡＭ、　Ｉ１０空間であ
るアドレス上下限レジスターに書き込み動作を行ない、
アドレスの割り付けを終了する。Figure 8 will be explained. When the power is turned on, S31. S
32. At S33, a write operation is performed to the address upper and lower limit registers in the ROM, RAM, and I10 spaces,
Finish address assignment.

Ｓ３４では、コピー待ちとなり、コピー要求が有る場合
、Ｓ３５へと進みコピー処理を行ない、終了すると３３
４へと戻り、コピー待ちとなる。Ｓ３４から３３５の動
作を繰り返している状態にて、ＥＲＲ信号１１９が発生
した場合、（：ＰＵｌｏｌのＮＭＩ端子に信号が加わる
。ＮＭＩルーチンではＳ３６で、スタートヘジャンブす
る処理を行なう。この動作により、システムの初期化を
行なう事となる。In S34, the process waits for copying, and if there is a copy request, the process advances to S35 to perform the copying process.
4 and waits for copying. If the ERR signal 119 is generated while repeating the operations from S34 to 335, a signal is applied to the NMI terminal of (:PUlol. In the NMI routine, jump to the start is performed in S36. With this operation, The system will be initialized.

〔発明の効果〕 本発明を実施することにより、以下に述べる効果を得る
ことができる。− １）　ＣＰＵの初期化信号から一定時間内のみにＲＯＭ
。[Effects of the Invention] By implementing the present invention, the following effects can be obtained. - 1) ROM only within a certain period of time from the CPU initialization signal.
.

ＲＡＭ、　Ｉ１０回路等のアドレス空間をソフトウェア
で設定する事が可能となり、異なる装置毎に新たにアド
レス空間をデコードするための論理的回路を組む必要が
なくなる。しかも、アドレス空間を設定する時間外では
再設定が不可能となるので、信頼性が向上する。It becomes possible to set the address space of RAM, I10 circuit, etc. by software, and there is no need to construct a new logical circuit for decoding the address space for each different device. Moreover, since resetting is impossible outside of the time when the address space is set, reliability is improved.

２）ソフトウェアが暴走してアドレス空間設定レジスタ
に書き込み動作が発生した場合でも、この動作を検出す
る事が可能であるため、空間設定レジスターを破壊する
前にシステムを初期化する事が可能となり、信頼性を向
上させることが可能となる。2) Even if the software goes out of control and writes to the address space setting register, this operation can be detected, making it possible to initialize the system before destroying the space setting register. It becomes possible to improve reliability.

３）ソフトウェアが暴走してＲＯＭに対し書き込み動作
が発生した場合、前記動作を検出してシステムを初期化
することができるのでシステムの安全性についても向上
が計られる。3) If the software goes out of control and a write operation occurs to the ROM, the operation can be detected and the system can be initialized, thereby improving the safety of the system.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の第１の実施例を示すブロック図、 第２図（Ａ）〜第２図（Ｄ）は第１図に示した制御回路
１０３の詳細な構成を示すブロック図、第３図は本実施
例における電源投入のタイミングを示す図、 第４図は暴走検知のタイミングを示す図、第５図は本実
施例におけるデコーダの動作を示す図、 第６図は本実施例の制御手順を示すフローチャート、 第７図は本発明の第２の実施例を示すブロック図、 第８図は第２の実施例の制御手順を示すフローチャート
である。 １０１・・・ｃｐｕ　。 １０２・・・リセット回路、 １０３・・・制御回路、 １０４．１０５　　・・・ＲＯＭ　　、１０６　　・−
・ＲＡＭ　　、 １０７・・・Ｉ１０回路、 １０８・・・データバス、 １０９・・・アドレスバス。 メイン）レー寸ン 第６図 第８図FIG. 1 is a block diagram showing the first embodiment of the present invention. FIGS. 2(A) to 2(D) are block diagrams showing the detailed configuration of the control circuit 103 shown in FIG. Figure 3 is a diagram showing the timing of power-on in this embodiment, Figure 4 is a diagram showing the timing of runaway detection, Figure 5 is a diagram showing the operation of the decoder in this embodiment, and Figure 6 is a diagram showing the timing of detecting runaway. FIG. 7 is a block diagram showing a second embodiment of the present invention. FIG. 8 is a flowchart showing a control procedure of the second embodiment. 101...cpu. 102... Reset circuit, 103... Control circuit, 104.105... ROM, 106 ・-
-RAM, 107...I10 circuit, 108...data bus, 109...address bus. Main) Layout dimensions Fig. 6 Fig. 8

Claims (1)

【特許請求の範囲】 １）中央処理ユニットＣＰＵを有する制御装置において
、 メモリ素子および入出力素子に割り付けるアドレス空間
の設定を、前記ＣＰＵの初期化信号が発せられてから一
定の許可時間内のみ、有効とする許可手段と、 前記一定の許可時間外にアドレス割り付けが行われた場
合、前記ＣＰＵを初期化させる初期化手段と を具備したことを特徴とする制御装置。 ２）請求項２に於いて、前記メモリ素子に割り付けた空
間に書込み動作が発生した場合、該動作の検出に応答し
て前記ＣＰＵを初期化させることを特徴とする制御装置
。[Scope of Claims] 1) In a control device having a central processing unit CPU, the address spaces allocated to memory elements and input/output elements are set only within a certain permitted time after the initialization signal of the CPU is issued. A control device comprising: a permission means for validating; and an initialization means for initializing the CPU when address allocation is performed outside the predetermined permission time. 2) The control device according to claim 2, wherein when a write operation occurs in the space allocated to the memory element, the control device initializes the CPU in response to the detection of the operation.