JPH0420086A

JPH0420086A - 波形等化装置

Info

Publication number: JPH0420086A
Application number: JP2124486A
Authority: JP
Inventors: Hideki Aiba; 英樹相羽
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1990-05-14
Filing date: 1990-05-14
Publication date: 1992-01-23
Anticipated expiration: 2010-06-21
Also published as: JPH0759046B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野１本発明はテレビジョン信号に代表きれる映像信号の伝送
歪を除去する波形等化装置に関する。

〔従来の技術１高品位テレビジョン（ＨＤＴＶ）信号の伝送方式として
Ｍ　ｔＪ　Ｓ　Ｅ方式か知られている。このＭＵＳＥ方
式はサンプル値を伝送する方式であるｔこめ、伝送特性
がナイキスト特性からはずれるような歪を受けると、符
号量干渉が発生し、再生画面上にリンギング等の妨害が
発生する。この波形歪を除去し、リンギングをなくすた
め、波形等化装置を用いることが提案されている（例え
ば、’Ｍ　Ｕ　Ｓ　Ｅデコーダ用波形等化器の開発３、
テレビジョン学会誌、Ｖｏｌ、　　４４．　　Ｎｏ、　
　２、ｐｐ、１７３乃至１７８．１９９０年）。

第３図はこのような場合に用いられる従来の波形等化装
置の一例の構成を示すブロック図である。

図示せぬチューナにより検波されたＭＵＳＥ信号（第４
図Ａ）は、端子ｌよりＡ　／、　Ｄコンバータ２に入力
され、Ａ／Ｄ変換される。Ａ／Ｄ変換された信号は遅延
回路３により所定時間（後述するフィルタ５の処理時間
に対応する時間）遅延きれた後、加Ｗ器４に入力される
。

Ａ／Ｄ変換された信号はまた、フィルタ５に入力され、
係数レジスタ１３より入力される係数と畳込み処理され
、補正信号とされる。この補正信号は、スイッチ１５を
介して加算器４に入力される。加′Ｎ器４は２人力を加
糖し、伝送歪を除去した信号を出力する。加算器４の出
力はＭＵＳＥデコーダ７に入力され、デコードきれた後
、図示せぬ回路に出力される。

加算器４の出力の一部は、波形等化のために映像信号中
に時分割多重されている基準信号（Ｖ　Ｉ　Ｔ信号）を
抽出するＶＩＴ信号抽出回路８に供給される。ＶＩＴ信
号抽出回路８により抽出された１ｄ４ｉ信号は誤差検出
回路９に入力され、固定基準信号と比較される。誤差検
出回路９は抽出基準信号と固定基準信号との誤差信号を
検出し、係数演算回路１０と評価回路１１に出力する。

係数演算回路１０は入力された誤差信号に対応して所定
の係数を演算し、転送回路１２を介して係数レジスタ１
３に供給する。

評価回路１１は誤差信号を所定の基準値と比較し、その
誤差が充分小ざいとき（歪が充分抑圧され、最終的な係
数が求められたと判断きれるとき）、論理Ｈの信号を、
その他のとき論理りの信号を、それぞれオア回路１４を
介してスイッチ１５に出ツコする。

一方、タイミング発生回路６は、遅延回路３が出力する
信号の一部の供給を受け、種々のタイミング信号を生成
する。ＶＩＴ信号抽出回路８には基準信号を抽出するた
めのタイミング信号か供給される。また、スイッチ１５
にはオア回路１４を介して、ＶＩＴ信号が挿入されてい
る期間（第１および第２ライン）論理Ｈの信号が、その
他の期間論理りの信号が、それぞれ供給される（第４図
Ｂ）。

スイッチ１５は接点り側に切換えられたとき、補正信号
をＯにする。すなわち、このとき、遅延回路３から加Ｗ
器４に入力された信号か、そのまま（歪か補正されない
まま）出力される。

このように、各フレームのうち、ＶＩＴ信号か発生して
いる期間、スイッチ１５を接点Ｈ側に切換え、係数を演
績し、その係数により処理された結果を評価回路１１で
評価する。ＶＩＴ信号期間に適切な係数か得られないと
ぎ、ＶＩＴ侶号期間が終了したタイミングでスイッチ１
５は接点り側に切換えられる。このような動作か、歪が
充分抑圧されるまで繰返される。すなわち、反復法によ
り係数か演算される。

歪を充分抑圧する係数が求められたとき、ＶＩＴ信号の
期間に拘らず、スイッチ１５が接点ｌ］側に切換えられ
、歪を除去した映像１８号が出力される。

その結果、係数を？’ｍ、１にしている期間（最終的な
係数かまｔ＝求められていない期間）に、係数か変更さ
れる毎に画像がちらついたり、不適切な係数で処理され
、劣化した画像が表示きれるようなことか防止される。

［発明か解決しようとする課題］しかしながら、従来の装置においては、評価回路１１に
より充分な評価が得られるまでの間、画像を全く補正す
ることができない問題点かあった。

また、最適な係数か一旦設定されると、その後、伝送特
性が変化し、歪か再び増加しｔ二としても、係数が変更
されないという問題点かあった。この場合、例えば、歪
か増加したとき、−・旦設定した係数をリセットし、係
数演算をやり直すことも考えられるか、新たな係数か求
められるまでの期間、補正されない画像が表示されるこ
とになり、好ましくない。

本発明はこのような状況に鑑みてなされたもので、係数
演算途中においても、歪をある程度抑圧することができ
るようになったとき、画像を補正することかできるよう
にし、また、現在の補正をリセットすることなく、新た
な係数を演算することができるようにするものである。

［課題を解決するための手段］本発明の波形等化装置は、映像信号と所定の係数を畳込
み処理するフィルタと、映像信号に時分割多重されてい
る波形等化用の基準信号を抽出する基準信号抽出回路と
、基準信号抽出回路の出力と固定基準信号とを比較し、
その誤差信号を出力する誤差検出回路と、誤差検出回路
の出力に対応して係数を演算する係数演算回路と、誤差
検出回路の出力を評価する評価回路と、係数演算回路が
出力する係数を記憶する第１のメモリと、評価回路の出
力に対応して係数演算回路が出力する係数を記憶する第
２のメモリと、基準信号が包含されている期間において
は第１のメモリに記憶されている係数を選択し、その他
の期間においては第２のメモリに記憶されている係数を
選択し、フィルタに供給するスイッチとを備えることを
特徴とする。

［作用］上記構成の波形等化装置においては、評価回路により評
価された係数と、評価されない係数とを、選択してフィ
ルタに供給することができる。従って、係数の演算途中
においても画像を補正することができ、また、現在の補
正を解除せずに、新たな係数を演算することができる。

［実施例］次に、本発明の波形等化装置の一実施例について図を参
照して説明する。

第１図は本発明の波形等化装置の一実施例の構成を示す
ブロック図であり、第３図における場合と対応する部分
には同一の符号を付してあり、その説明は適宜省略する
。

本実施例においては、係数演算回路１ｏの出力がメモリ
２１（第１のメモリ）に−旦記憶きれ、メモリ２１より
続出されたデータが転送回路２２を介してメモリ２３（
第２のメモリ）に記憶されるようになっている。メモリ
２１または２３に記憶されたデータが、スイッチ２４を
介して転送回路１２に供給されている。転送回路１２と
スイッチ２４はタイミング発生回路６により制御される
。転送回路２２は評価回路１１により制御されている。

第３図におけるオア回路１４とスイッチ１５は省略され
ている。

その他の構成は第３図における場合と同様である。

次に、その動作を説明する。

上述した場合と同様に、端子１に入力された藺ＵＳＥ信
号（第２図Ａ）はＡ／Ｄコンバータ２によりＡ／Ｄ変換
され、遅延回路３により所定時間遅延された後、タイミ
ング発生回路６に供給される。

タイミング発生回路６はこの入力信号から種々のタイミ
ング信号を生成し、ＶＩＴ信号抽出回路８、スイッチ２
４、転送回路１２に出力する。

ＶＩＴ信号抽出回路８により抽出された基準信号は誤差
検出回路９に入力され、固定基準信号と比較される。誤
差検出回路９が出力する誤差信号は係数演算回路１０と
評価回路１１に入力される。

係数演算回路１０は入力された誤差信号に対応する係数
を演糠する。この係数は当初クリアされているメモリ２
１に書込まれる。評価回路１１は誤差検出回路９が出力
する誤差信号を監視し、既に設定されている係数による
誤差信号の評価値より、新たに演麗された係数による誤
差信号の評価値の方が小ざいとき（歪か小ざいとき）、
転送回路２２を制御し、メモリ２１に記録されているそ
の係数を、当初クリアきれているメモリ２３に転送させ
る。

スイッチ２４はタイミング発生回路６か出ノｊする制御
！ｊ信号（第２図Ｂ）により、基準信号が存在する第１
および第２ラインと、それに続く第３ラインの３ライン
の期間、接点ＦＩ側（メモリ２３側）に切換えられ、そ
の他の期間、接点り側に切換えられる。また、転送回路
１２は、基準信号か発生する直前のライン（第１１２５
ライン）と、直後のライン（第３ライン）において、タ
イミング発生回路６か出力する制御用信号（第２図Ｃ）
の立上がりエツジのタイミングで、そのときスイッチ２
４に接続されているメモリ２１または２３のデータを、
係数レジスタ１３へ転送する。

従って、基￥信号はメモリ２１に記憶されてぃる係数で
フィルタリングされ、反復法による係数の演算は、メモ
リ２１の係数で補正された基準信号を用いて行なわれる
。

基準信号の挿入期間が過ぎたとき、メモリ２３に記憶き
れている係数で補正か行なわれる。

その結果、係数演Ｗの途中においても、また、伝送特性
が変化して係数演算をやり直す場合においても、歪か抑
圧される方向であれば、画像が補正されることになる。

このように、基準信号期間と画像信号期間において、係
数レジスタ１３の値を入換えることにより、フィルタが
２系統ある場合と同様の動作を実行させることかできる
。

なお、本発明において、係数演算アルゴリズム、評価回
路の判断基準、係数の転送方法等は、自由に設定するこ
とができる。例えば、最初の係数演算を時間の短いアル
ゴリズムで行い、画像にひとまず補正をかけるようにし
、その後、計算時間が長くとも、波形等化特性の精度の
高いアルゴリズムを用いて、より一層歪を除去するよう
にすることもできる。

［発明の効果］以上のように、本発明の波形等化装置によれば、評価回
路で評価の最も高かった係数と、これから評価しようと
する係数とを、選択してフィルタに供給するようにした
ので、係数の演算途中においても画像を補正することが
でき、また、伝送特性が経時変化した場合においても、
現在の補正を解除せずに、新たな係数を演算することが
できる。

すなわち、常に最適な係数が与えられているので、常に
画質の良い映像を楽しむことができる。

【図面の簡単な説明】

第１図は本発明の波形等化装置の一実施例の構成を示す
ブロック図、第２図は第１図の実施例の動作を説明する
タイミングチャート、第３図は従来の波形等化装置の一
例の構成を示すブロック図、第４図は第３図の例の動作
を説明するタイミングチャートである。５°゛フイルタ、８・・基準信号抽出回路、９・・・誤
差検出回路、１０・・・係数演算回路、１１・・・評価
回路、２１・・・メモリ（第１のメモリ）、２３・・・
メモリ（第２のメモリ）、２４・・スイッチ。特許出願人　日本ビクター株式会社

Claims

【特許請求の範囲】　映像信号と所定の係数を畳込み処理するフィルタと、前記映像信号に時分割多重されている波形等化用の基準
信号を抽出する基準信号抽出回路と、前記基準信号抽出
回路の出力と固定基準信号とを比較し、その誤差信号を
出力する誤差検出回路と、前記誤差検出回路の出力に対応して前記係数を演算する
係数演算回路と、前記誤差検出回路の出力を評価する評価回路と、前記係
数演算回路が出力する前記係数を記憶する第１のメモリ
と、前記評価回路の出力に対応して前記係数演算回路が出力
する前記係数を記憶する第２のメモリと、前記基準信号
が包含されている期間においては前記第１のメモリに記
憶されている前記係数を選択し、その他の期間において
は前記第２のメモリに記憶されている前記係数を選択し
、前記フィルタに供給するスイッチとを備えることを特
徴とする波形等化装置。