JPH04199131A - 非線形抵抗素子およびその製造方法 - Google Patents
非線形抵抗素子およびその製造方法Info
- Publication number
- JPH04199131A JPH04199131A JP2333959A JP33395990A JPH04199131A JP H04199131 A JPH04199131 A JP H04199131A JP 2333959 A JP2333959 A JP 2333959A JP 33395990 A JP33395990 A JP 33395990A JP H04199131 A JPH04199131 A JP H04199131A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- nonlinear resistance
- electrode layer
- resistance element
- insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000004065 semiconductor Substances 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 239000012212 insulator Substances 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 238000010030 laminating Methods 0.000 claims description 7
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims 2
- 229910052757 nitrogen Inorganic materials 0.000 claims 2
- 239000001301 oxygen Substances 0.000 claims 2
- 229910052760 oxygen Inorganic materials 0.000 claims 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims 1
- 229910052731 fluorine Inorganic materials 0.000 claims 1
- 239000011737 fluorine Substances 0.000 claims 1
- 239000007789 gas Substances 0.000 claims 1
- 239000011521 glass Substances 0.000 abstract description 14
- 239000011159 matrix material Substances 0.000 abstract description 8
- 230000007547 defect Effects 0.000 abstract description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 13
- 239000010408 film Substances 0.000 description 10
- 238000004544 sputter deposition Methods 0.000 description 8
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 7
- 229910052681 coesite Inorganic materials 0.000 description 6
- 229910052906 cristobalite Inorganic materials 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 6
- 235000012239 silicon dioxide Nutrition 0.000 description 6
- 229910052682 stishovite Inorganic materials 0.000 description 6
- 229910052905 tridymite Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 238000000992 sputter etching Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 229910052703 rhodium Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は表示デバイスのアクティブマトリクス駆動等に
使用できる非線形抵抗素子およびその製造方法に関す4 従来の技術 液晶デイスプレィ、エレクトロルミネッセンス等の表示
デバイスにおいて、高精細度な画面を得るために(よ
走査線数を増やした高密度なマトリクス構成が必要であ
る。
使用できる非線形抵抗素子およびその製造方法に関す4 従来の技術 液晶デイスプレィ、エレクトロルミネッセンス等の表示
デバイスにおいて、高精細度な画面を得るために(よ
走査線数を増やした高密度なマトリクス構成が必要であ
る。
このようなマトリクスを有効的に駆動させるた敦 各表
示素子にスイッチング素子を取り付けたアクティブマト
リクス駆動方式が注目されている。
示素子にスイッチング素子を取り付けたアクティブマト
リクス駆動方式が注目されている。
このアクティブマトリクス駆動に使用されるスイッチン
グ素子として、通究 薄膜トランジスタ(TPT)を代
表とした3端子型素子と、エムアイエム(MIM)や薄
膜ダイオードを代表とした2端子型素子が一般的である
。
グ素子として、通究 薄膜トランジスタ(TPT)を代
表とした3端子型素子と、エムアイエム(MIM)や薄
膜ダイオードを代表とした2端子型素子が一般的である
。
2端子型素子は3端子型に比べて構造が簡単で、製造歩
留まりか高いた取 大画面用として注目されている。特
にNIN型ダイオード(Mat、 Res、 S。
留まりか高いた取 大画面用として注目されている。特
にNIN型ダイオード(Mat、 Res、 S。
c、 Symp、 Proc、 Vol、 49.19
85 p、 385)や特願平1−109320号に示
されるINI型ダイオードは構造が簡単で、適切なしき
い値電圧を持つ非線形抵抗素子である。
85 p、 385)や特願平1−109320号に示
されるINI型ダイオードは構造が簡単で、適切なしき
い値電圧を持つ非線形抵抗素子である。
第6図は従来のNIN型ダイオードの断面図を示してい
る。
る。
ガラス基板61上にCrより成る第一電極層62を構成
し この上に非線形抵抗層63としてPをドープした1
+a−8iより成る第一半導体層6屯 ノンドープのa
−3iより成る第二半導体層65.Pをドープしたn+
a−3iより成る第三半導体層66を順次積層する。
し この上に非線形抵抗層63としてPをドープした1
+a−8iより成る第一半導体層6屯 ノンドープのa
−3iより成る第二半導体層65.Pをドープしたn+
a−3iより成る第三半導体層66を順次積層する。
さらにその上にSiO2より成る絶縁体層67を形成す
る。この絶縁体層67に電極引出し窓(コンタクトホー
ル)60を形成LCrより成る第二電極層68を積層L
第三半導体層66と第二電極層68を接触させる。
る。この絶縁体層67に電極引出し窓(コンタクトホー
ル)60を形成LCrより成る第二電極層68を積層L
第三半導体層66と第二電極層68を接触させる。
第二半導体層65を構成するノンドープのa−3iと第
一、第三半導体層64.66を構成するn+a−3iと
はその界面で障壁が形成され 2個のダイオードが縦方
向に直列かつ逆方向に接続された形となる。
一、第三半導体層64.66を構成するn+a−3iと
はその界面で障壁が形成され 2個のダイオードが縦方
向に直列かつ逆方向に接続された形となる。
その結果 正および負の両極性の電圧に対して6V程度
のしきい値電圧を示し 非線形抵抗素子として機能ナム この非線形抵抗特性を利用し 第一電極層62を走査電
極ラインに兼用する力\ 叉は走査電極ラインに接続し
第二電極層68をITOより成る画素電極層69に接
続することにより、液晶デイスプレィのアクティブマト
リクスアレイが構成されも発明が解決しようとする課題 しかしなが収 従来のNIN型ダイオードのような第一
電極層6&非線形抵抗層6未 第二電極層68を順次積
層して構成する非線形抵抗素子で(よパターニングに使
用するマスク枚数は4枚を要し3端子型素子に比べると
その数は少なくなっているものへ 表示デバイスの大面
積化 低コスト化を実現するためにはさらに削減する必
要がある。
のしきい値電圧を示し 非線形抵抗素子として機能ナム この非線形抵抗特性を利用し 第一電極層62を走査電
極ラインに兼用する力\ 叉は走査電極ラインに接続し
第二電極層68をITOより成る画素電極層69に接
続することにより、液晶デイスプレィのアクティブマト
リクスアレイが構成されも発明が解決しようとする課題 しかしなが収 従来のNIN型ダイオードのような第一
電極層6&非線形抵抗層6未 第二電極層68を順次積
層して構成する非線形抵抗素子で(よパターニングに使
用するマスク枚数は4枚を要し3端子型素子に比べると
その数は少なくなっているものへ 表示デバイスの大面
積化 低コスト化を実現するためにはさらに削減する必
要がある。
また 非線形抵抗層63を絶縁体層67で覆う場合、非
線形抵抗層63の上面に対し 側面では絶縁体層67の
厚さは極端に薄くなり、 クラックの発生する可能性が
高くなる。
線形抵抗層63の上面に対し 側面では絶縁体層67の
厚さは極端に薄くなり、 クラックの発生する可能性が
高くなる。
その結果 第二電極層68を画素電極層69に接続させ
る賑 第二電極層68と非線形抵抗層63の側面とが第
6図(b)のA部に示すように接触し ダイオードが短
絡してしまう欠陥が多く発生する。
る賑 第二電極層68と非線形抵抗層63の側面とが第
6図(b)のA部に示すように接触し ダイオードが短
絡してしまう欠陥が多く発生する。
また 第二電極層68も非線形抵抗層63の側面に沿っ
た部位で、膜厚が極端に薄くなり、第6図(C)のB部
に示す様にクラックなどが生し 断線の原因となってい
れ 本発明は上述のような従来の非線形抵抗素子の課題に鑑
へ 表示デバイスの大画面化に伴って要求されるマスク
枚数の低減を可能にするとともに短絡欠陥の発生、断線
の発生を解消する非線形抵抗素子を提供することを目的
とする。
た部位で、膜厚が極端に薄くなり、第6図(C)のB部
に示す様にクラックなどが生し 断線の原因となってい
れ 本発明は上述のような従来の非線形抵抗素子の課題に鑑
へ 表示デバイスの大画面化に伴って要求されるマスク
枚数の低減を可能にするとともに短絡欠陥の発生、断線
の発生を解消する非線形抵抗素子を提供することを目的
とする。
課題を解決するための手段
上記課題を解決するために 本発明の非線形抵抗素子は
絶縁性基板上に第一電極層 非線形抵抗層 第二電極
層が順次積層されて構成される非線形抵抗素子において
、第一電極層上に形成された非線形抵抗層をその上面を
除いて埋め込む形で、絶縁体層が非線形抵抗層の上面の
高さまで形成され さらに非線形抵抗層と絶縁体層の上
に第二電極層が形成された構成を有する。
絶縁性基板上に第一電極層 非線形抵抗層 第二電極
層が順次積層されて構成される非線形抵抗素子において
、第一電極層上に形成された非線形抵抗層をその上面を
除いて埋め込む形で、絶縁体層が非線形抵抗層の上面の
高さまで形成され さらに非線形抵抗層と絶縁体層の上
に第二電極層が形成された構成を有する。
また その製造方法として(よ 絶縁性基板上に第一電
極層 非線形抵抗層を順次積層した後、第一電極層とそ
の上に形成した非線形抵抗層を完全に埋め込み、 かつ
第一電極層の形成畝 未形成部によらず、絶縁体層を厚
さ方向に平坦性を維持して形成し その後、絶縁体層を
その表面より均等に除去し 非線形抵抗層の表面を露呈
させ、その上に第二電極層を積層するものであ4作用 本発明の上記の構成により、従来のNIN型ダイオード
と同様の非線形抵抗性を維持しつつ、第二電極層は非線
形抵抗層の側面に接触することなく、画素電極層に接続
できる。また 第二電極層は非線形抵抗層の側面に沿う
ことなく形成することができ、クラックの発生の恐れも
なl、% 上記の製造方法により、基板全面に渡って
、厚さ方向に平坦性を維持して形成された絶縁体層をそ
の表面より均等に除去することにより、非線形抵抗層の
表面を露呈させることができ、電極引出し窓を形成する
フォトパターニング工程を省略できる。
極層 非線形抵抗層を順次積層した後、第一電極層とそ
の上に形成した非線形抵抗層を完全に埋め込み、 かつ
第一電極層の形成畝 未形成部によらず、絶縁体層を厚
さ方向に平坦性を維持して形成し その後、絶縁体層を
その表面より均等に除去し 非線形抵抗層の表面を露呈
させ、その上に第二電極層を積層するものであ4作用 本発明の上記の構成により、従来のNIN型ダイオード
と同様の非線形抵抗性を維持しつつ、第二電極層は非線
形抵抗層の側面に接触することなく、画素電極層に接続
できる。また 第二電極層は非線形抵抗層の側面に沿う
ことなく形成することができ、クラックの発生の恐れも
なl、% 上記の製造方法により、基板全面に渡って
、厚さ方向に平坦性を維持して形成された絶縁体層をそ
の表面より均等に除去することにより、非線形抵抗層の
表面を露呈させることができ、電極引出し窓を形成する
フォトパターニング工程を省略できる。
実施例
以下に本発明の実施例について図面を参照にして説明す
る。
る。
第1図に本発明の第1の実施例における非線形抵抗素子
の断面図を、その製造プロセスの工程図を第2図に示す
。
の断面図を、その製造プロセスの工程図を第2図に示す
。
第2図(a)に示すように 絶縁性基板としてのガラス
基板11上に スパッタ法にてCrより成る第一電極層
12を1.OOnmの膜厚で形成し この上に非線形抵
抗層13として、Pをドープした1+a−3iより成る
第一半導体層14(膜厚10100n、ノンドープのa
−3iより成る第二半導体層15(膜厚400nm)、
Pをドープしたn+a−3iより成る第三半導体層16
(膜厚10100nをプラズマCVD法にて順次積層す
る。
基板11上に スパッタ法にてCrより成る第一電極層
12を1.OOnmの膜厚で形成し この上に非線形抵
抗層13として、Pをドープした1+a−3iより成る
第一半導体層14(膜厚10100n、ノンドープのa
−3iより成る第二半導体層15(膜厚400nm)、
Pをドープしたn+a−3iより成る第三半導体層16
(膜厚10100nをプラズマCVD法にて順次積層す
る。
次に 絶縁体層17を形成する力(その形成法はJJa
c、 Sci、Technol、 B4. (1986
)、 p、 818で示されたバイアスECRプラズマ
CVD法を適用する。その方法を第3図に示す装置構成
て SiO2の形成を例に説明する。
c、 Sci、Technol、 B4. (1986
)、 p、 818で示されたバイアスECRプラズマ
CVD法を適用する。その方法を第3図に示す装置構成
て SiO2の形成を例に説明する。
第3図において、31はプラズマ発生源で、空洞共振器
として形成され その外周には磁気コイル32が配置さ
れていも 図示しないマグネトロンにより発生させた 周波数が2
.4.5GHzのマイクロ波を導波管33から石英ガラ
ス円板34を介してプラズマ発生源31に導入する。
として形成され その外周には磁気コイル32が配置さ
れていも 図示しないマグネトロンにより発生させた 周波数が2
.4.5GHzのマイクロ波を導波管33から石英ガラ
ス円板34を介してプラズマ発生源31に導入する。
ガス導入管35から02ガスを導入したプラズマ発生源
31において、磁気コイル32により発生した磁界とマ
イクロ波はECR共鳴し 高密度のプラズマが得られる
。
31において、磁気コイル32により発生した磁界とマ
イクロ波はECR共鳴し 高密度のプラズマが得られる
。
36はガラス基板37を配置する減圧状態の基板処理室
て プラズマ導入口38を介してプラズマ発生源31に
隣接接続されており、02プラズマ流がガラス基板37
方向に輸送される。ガラス基板37の近傍にガス導入管
39から5iHnを導入すると、SiH4ガスは活性な
02プラズマに触れて分解L 5iCh膜がガラス基
板37上に形成される。
て プラズマ導入口38を介してプラズマ発生源31に
隣接接続されており、02プラズマ流がガラス基板37
方向に輸送される。ガラス基板37の近傍にガス導入管
39から5iHnを導入すると、SiH4ガスは活性な
02プラズマに触れて分解L 5iCh膜がガラス基
板37上に形成される。
この際 ガラス基板37にはRF電源30を接続させ、
RF雷電圧印加する構成を採る。この構成により、ガラ
ス基板37上においてプラズマ流に対して、垂直な面で
は成膜速度がスパッタエツチング速度に勝っているので
成膜する力(斜めの部分ではスパッタエツチング速度が
勝り、成膜せずに削り取られていくことになる。
RF雷電圧印加する構成を採る。この構成により、ガラ
ス基板37上においてプラズマ流に対して、垂直な面で
は成膜速度がスパッタエツチング速度に勝っているので
成膜する力(斜めの部分ではスパッタエツチング速度が
勝り、成膜せずに削り取られていくことになる。
その結果 ガラス基板37上の平坦部では成膜が進む力
(傾斜部ではスパッタエツチングが進へ壁側か後退し
平坦(L 埋め込みが実現でき、第2図(b)に示す
ようにガラス基板11上において非線形抵抗層13の形
成の有無にかかわらず、厚さ方向に非線形抵抗層を埋め
込んだ形で平坦性を維持した絶縁体層17を形成するこ
とができる。
(傾斜部ではスパッタエツチングが進へ壁側か後退し
平坦(L 埋め込みが実現でき、第2図(b)に示す
ようにガラス基板11上において非線形抵抗層13の形
成の有無にかかわらず、厚さ方向に非線形抵抗層を埋め
込んだ形で平坦性を維持した絶縁体層17を形成するこ
とができる。
ここで基板17に印加するRFパワーは200W程度が
適当である。
適当である。
平坦性を維持した絶縁体層17を形成した後、雰囲気に
CF、を導入して、RF雷電圧よってFを含有したプラ
ズマを励起させ、 このプラズマを作用させてSiO2
より成る絶縁体層17をその表面より均等にドライエツ
チングする。
CF、を導入して、RF雷電圧よってFを含有したプラ
ズマを励起させ、 このプラズマを作用させてSiO2
より成る絶縁体層17をその表面より均等にドライエツ
チングする。
その結果 第2図(c)に示すように非線形抵抗層13
の上面を露呈させることができ、非線形抵抗層13をそ
の上面を除いて埋め込む形で、絶縁体層17が非線形抵
抗層13の上面の高さまで形成された状態にすム この後、第2図(d)に示すようにCrより成る第二電
極層18をスパッタ法で1100nの膜厚で形成する。
の上面を露呈させることができ、非線形抵抗層13をそ
の上面を除いて埋め込む形で、絶縁体層17が非線形抵
抗層13の上面の高さまで形成された状態にすム この後、第2図(d)に示すようにCrより成る第二電
極層18をスパッタ法で1100nの膜厚で形成する。
さらに絶縁体層17上にスパッタ法でITOより成る画
素電極層19 (膜厚100nm)を形成し 第二電極
層に接続し アクティブマトリクスアレイを構成する。
素電極層19 (膜厚100nm)を形成し 第二電極
層に接続し アクティブマトリクスアレイを構成する。
その際 第二電極層18はその構成上 非線形抵抗層1
3の側面に接触する可能性は皆無になるとともに 第二
電極層18は段差部に沿うことなくほぼ同じ高さの画素
電極層19に接続することができ、短絡欠陥の発生 断
線の発生を解消できる。
3の側面に接触する可能性は皆無になるとともに 第二
電極層18は段差部に沿うことなくほぼ同じ高さの画素
電極層19に接続することができ、短絡欠陥の発生 断
線の発生を解消できる。
第4図に本発明の第2の実施例における非線形抵抗素子
の断面図を示す。
の断面図を示す。
ガラス基板41上に スパッタ法にてCrより成る第一
電極層42を1100nの膜厚で形成し この上に非線
形抵抗層43として、ノンドープのa−3iより成る第
二半導体層44(膜厚400nm)、Pをドープしたn
+a−8iより成る第二半導体層45(膜厚100TI
[D)、ノンドープのa−3iより成る第二半導体層4
6(膜厚400nm)をプラズマCVD法にて順次積層
する。
電極層42を1100nの膜厚で形成し この上に非線
形抵抗層43として、ノンドープのa−3iより成る第
二半導体層44(膜厚400nm)、Pをドープしたn
+a−8iより成る第二半導体層45(膜厚100TI
[D)、ノンドープのa−3iより成る第二半導体層4
6(膜厚400nm)をプラズマCVD法にて順次積層
する。
次?Q Singより成る絶縁体層47を前述のバイ
アスECRプラズマCVD法て 厚さ方向に平坦性を保
って、非線形抵抗層43を完全に埋め込む形で形成すも その後、雰囲気にCF4を導入して、RFパワーによっ
てFを含有したプラズマを励起させ、このプラズマを作
用させてSiO2より成る絶縁体層47をその表面より
均等にドライエツチングし 非線形抵抗層43の上面を
露呈させ、この上にCrより成る第二電極層48をスパ
ッタ法で1100nの膜厚で形成しITOより成る画素
電極層49(膜厚100nm)に接続させる。このよう
に構成された非線形抵抗素子も正負の両極性の電圧に対
して6v程度のしきい値電圧を示すとともに 短線 断
線の発生を解消した素子として有効に動作する。
アスECRプラズマCVD法て 厚さ方向に平坦性を保
って、非線形抵抗層43を完全に埋め込む形で形成すも その後、雰囲気にCF4を導入して、RFパワーによっ
てFを含有したプラズマを励起させ、このプラズマを作
用させてSiO2より成る絶縁体層47をその表面より
均等にドライエツチングし 非線形抵抗層43の上面を
露呈させ、この上にCrより成る第二電極層48をスパ
ッタ法で1100nの膜厚で形成しITOより成る画素
電極層49(膜厚100nm)に接続させる。このよう
に構成された非線形抵抗素子も正負の両極性の電圧に対
して6v程度のしきい値電圧を示すとともに 短線 断
線の発生を解消した素子として有効に動作する。
第5図に本発明の第3の実施例における非線形抵抗素子
の断面図を示す。
の断面図を示す。
ガラス基板51上に スパッタ法にてCrより成る第一
電極層52を1100nの膜厚で形成し この上に非線
形抵抗層53として、ノンドープのa−3iより成る第
一半導体層54(膜厚200nm)、Ptより成る金属
層55(膜厚100nm)、ノンドープのa−3iより
成る第二半導体層56(膜厚20Or+m)をプラズマ
CVD法にて順次積層すム 次に SiO2より成る絶縁体層57を前述のバイアス
ECRプラズマCVD法て 厚さ方向に平坦性を保って
、非線形抵抗層53を完全に埋め込む形で形成する。そ
の後、雰囲気にCF4を導入して、R,Fパワーによっ
てFを含有したプラズマを励起させ、このプラズマを作
用させて5102より成る絶縁体層57をその表面より
均等にドライエツチングし 非線形抵抗層の上面を露呈
させ、この上にCrより成る第二電極層58をスパッタ
法で1100nの膜厚で形成し ITOより成る画素電
極層59(膜厚100r+m)に接続させも このように構成された非線形抵抗素子は第一半導体層5
4と金属層55との界献 および第二半導体層56と金
属層55との界面においてショットキー障壁が形成され
正負の両極性の電圧に対して10V程度のしきい値電
圧を示すとともに 短線 断線の発生を解消した素子と
して有効に動作する。
電極層52を1100nの膜厚で形成し この上に非線
形抵抗層53として、ノンドープのa−3iより成る第
一半導体層54(膜厚200nm)、Ptより成る金属
層55(膜厚100nm)、ノンドープのa−3iより
成る第二半導体層56(膜厚20Or+m)をプラズマ
CVD法にて順次積層すム 次に SiO2より成る絶縁体層57を前述のバイアス
ECRプラズマCVD法て 厚さ方向に平坦性を保って
、非線形抵抗層53を完全に埋め込む形で形成する。そ
の後、雰囲気にCF4を導入して、R,Fパワーによっ
てFを含有したプラズマを励起させ、このプラズマを作
用させて5102より成る絶縁体層57をその表面より
均等にドライエツチングし 非線形抵抗層の上面を露呈
させ、この上にCrより成る第二電極層58をスパッタ
法で1100nの膜厚で形成し ITOより成る画素電
極層59(膜厚100r+m)に接続させも このように構成された非線形抵抗素子は第一半導体層5
4と金属層55との界献 および第二半導体層56と金
属層55との界面においてショットキー障壁が形成され
正負の両極性の電圧に対して10V程度のしきい値電
圧を示すとともに 短線 断線の発生を解消した素子と
して有効に動作する。
な耘 金属層55として、Pt以外にPd、Mo。
W、 Rh、Ti、 Ir等を用いてもショットキ
ー障壁を形成でき、有効である。
ー障壁を形成でき、有効である。
以上に示した実施例において(よ 絶縁体層をSiO2
で形成している力”% 513Nsを用いてもよい。
で形成している力”% 513Nsを用いてもよい。
その際 第3図に示したECRプラズマCVD装置にお
いて、ガス導入管からプラズマ源にN2を含んだガスを
導入すればよ(見 半導体層 電極層の膜厚は上記実施例に示したものに限
らず、また形成法もスパッタ法 プラズマCVD法に限
るものではなl、% 発明の詳細 な説明したように 本発明の非線形抵抗素子およびその
製造方法により、バターニングに使用するマスク枚数を
削減することができるとともに短絡あるいは断線に基づ
く素子欠陥を解消することができ、歩留まりの向上が実
現できるものであり、その工業的価値は非常に高1.%
いて、ガス導入管からプラズマ源にN2を含んだガスを
導入すればよ(見 半導体層 電極層の膜厚は上記実施例に示したものに限
らず、また形成法もスパッタ法 プラズマCVD法に限
るものではなl、% 発明の詳細 な説明したように 本発明の非線形抵抗素子およびその
製造方法により、バターニングに使用するマスク枚数を
削減することができるとともに短絡あるいは断線に基づ
く素子欠陥を解消することができ、歩留まりの向上が実
現できるものであり、その工業的価値は非常に高1.%
第1図は本発明の非線形抵抗素子の第1の実施例の構成
を示す断面図 第2図は同実施例の非線形抵抗素子の製
造方法を示す工程図 第3図は同実施例の非線形抵抗素
子の製造に用いた積層装置の構成皿 第4図は本発明の
非線形抵抗素子の第2の実施例の構成を示す断面図 第
5図は本発明の非線形抵抗素子の第3の実施例の構成を
示す断面図 第6図は従来の非線形抵抗素子の構成を示
す断面図である。 11・・・ガラス基板、12・・・第一電極胤13・・
・非線形抵抗慰 17・・・絶縁体層 18・・・第二
電極胤代理人の氏名 弁理士 小鍜治 明 ほか2名第
1図 12厘学gLI 第2図 (fL) A 第3図 第4図 47画實霞1 第 !:1 図 第 6 図 18兜二を財 6θコ/タクトホール −z7絶睦伴屓
を示す断面図 第2図は同実施例の非線形抵抗素子の製
造方法を示す工程図 第3図は同実施例の非線形抵抗素
子の製造に用いた積層装置の構成皿 第4図は本発明の
非線形抵抗素子の第2の実施例の構成を示す断面図 第
5図は本発明の非線形抵抗素子の第3の実施例の構成を
示す断面図 第6図は従来の非線形抵抗素子の構成を示
す断面図である。 11・・・ガラス基板、12・・・第一電極胤13・・
・非線形抵抗慰 17・・・絶縁体層 18・・・第二
電極胤代理人の氏名 弁理士 小鍜治 明 ほか2名第
1図 12厘学gLI 第2図 (fL) A 第3図 第4図 47画實霞1 第 !:1 図 第 6 図 18兜二を財 6θコ/タクトホール −z7絶睦伴屓
Claims (6)
- (1)絶縁性基板上に第一電極層、非線形抵抗層、第二
電極層が順次積層されて構成される非線形抵抗素子であ
って、第一電極層上に形成された非線形抵抗層をその上
面を除いて埋め込む形で、絶縁体層が非線形抵抗層の上
面の高さまで形成され、さらに非線形抵抗層と絶縁体層
の上に第二電極層が形成された非線形抵抗素子。 - (2)非線形抵抗層は、N型半導体より成る第一半導体
層、ノンドープのI型半導体より成る第二半導体層、N
型半導体より成る第三半導体層を順次積層して構成した
請求項1記載の非線形抵抗素子。 - (3)非線形抵抗層は、ノンドープのI型半導体より成
る第一半導体層、N型半導体より成る第一半導体層、ノ
ンドープのI型半導体より成る第三半導体層を順次積層
して構成した請求項1記載の非線形抵抗素子。 - (4)絶縁性基板上に第一電極層、非線形抵抗層を順次
積層した後、第一電極層とその上に形成した非線形抵抗
層を完全に埋め込み、かつ第一電極層の形成部、未形成
部によらず、絶縁体層を厚さ方向に平坦性を維持して形
成し、その後、絶縁体層をその表面より均等に除去し、
非線形抵抗層の表面を露呈させ、その上に第二電極層を
積層する非線形抵抗素子の製造方法。 - (5)マイクロ波と磁場とを作用させたECR放電によ
り酸素あるいは窒素を含有するプラズマ流を発生させ、
このプラズマ流をRFパワーを印加した絶縁性基板に照
射し、絶縁性基板の近傍に供給したSiを含有する気体
とプラズマ流内の酸素あるいは窒素と反応させ、SiO
_2あるいはSi_3N_4より成る絶縁体層を絶縁性
基板上に厚さ方向に平滑性を維持して形成する請求項4
記載の非線形抵抗素子の製造方法。 - (6)RF電圧によって励起したフッ素を含有したプラ
ズマを作用させて、絶縁体層をその表面より均等に除去
する請求項4記載の非線形抵抗素子の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2333959A JPH04199131A (ja) | 1990-11-29 | 1990-11-29 | 非線形抵抗素子およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2333959A JPH04199131A (ja) | 1990-11-29 | 1990-11-29 | 非線形抵抗素子およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04199131A true JPH04199131A (ja) | 1992-07-20 |
Family
ID=18271903
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2333959A Pending JPH04199131A (ja) | 1990-11-29 | 1990-11-29 | 非線形抵抗素子およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04199131A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004126139A (ja) * | 2002-10-01 | 2004-04-22 | Hitachi Displays Ltd | 表示装置 |
-
1990
- 1990-11-29 JP JP2333959A patent/JPH04199131A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004126139A (ja) * | 2002-10-01 | 2004-04-22 | Hitachi Displays Ltd | 表示装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2905032B2 (ja) | 金属配線の製造方法 | |
JP2780673B2 (ja) | アクティブマトリクス型液晶表示装置およびその製造方法 | |
JPH08236775A (ja) | 薄膜トランジスタおよびその製造方法 | |
US5486939A (en) | Thin-film structure with insulating and smoothing layers between crossing conductive lines | |
JP3352191B2 (ja) | 薄膜トランジスタの製造方法 | |
KR970006733B1 (ko) | 박막트랜지스터 제조방법 | |
JP2004064048A (ja) | コンタクトホール形成方法 | |
JPH08184853A (ja) | アクティブマトリクス基板の製造方法およびアクティブマトリクス基板 | |
JPH1022508A (ja) | 薄膜トランジスタの製造方法 | |
JPH04199131A (ja) | 非線形抵抗素子およびその製造方法 | |
JPH05190508A (ja) | 薄膜のエッチング方法および積層薄膜のエッチング方法 | |
JP2737982B2 (ja) | 薄膜トランジスタの製造方法 | |
JP2862737B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
KR100663288B1 (ko) | 박막 트랜지스터 액정표시장치의 제조방법 | |
JP3489751B2 (ja) | 表示装置用アレイ基板および液晶表示装置 | |
JPS62216369A (ja) | 薄膜トランジスタの製造方法 | |
JP3516138B2 (ja) | 液晶表示装置 | |
JPH06281957A (ja) | アクティブマトリクス型液晶表示装置 | |
US5523187A (en) | Method for the fabrication of liquid crystal display device | |
JPH02295132A (ja) | 薄膜トランジスタの製造方法 | |
KR20040046384A (ko) | 액정표시장치 및 그 제조방법 | |
JPH04213427A (ja) | 多層金属膜電極配線の製造方法 | |
JPH05265041A (ja) | 液晶表示装置の製造方法 | |
KR100626355B1 (ko) | 폴리실리콘 박막트랜지스터 제조방법 | |
JPS62293785A (ja) | 薄膜半導体素子の製造方法 |