JPH04199131A - 非線形抵抗素子およびその製造方法 - Google Patents
非線形抵抗素子およびその製造方法Info
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- JPH04199131A JPH04199131A JP2333959A JP33395990A JPH04199131A JP H04199131 A JPH04199131 A JP H04199131A JP 2333959 A JP2333959 A JP 2333959A JP 33395990 A JP33395990 A JP 33395990A JP H04199131 A JPH04199131 A JP H04199131A
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Landscapes
- Liquid Crystal (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は表示デバイスのアクティブマトリクス駆動等に
使用できる非線形抵抗素子およびその製造方法に関す４ 従来の技術 液晶デイスプレィ、エレクトロルミネッセンス等の表示
デバイスにおいて、高精細度な画面を得るために（よ
走査線数を増やした高密度なマトリクス構成が必要であ
る。
使用できる非線形抵抗素子およびその製造方法に関す４ 従来の技術 液晶デイスプレィ、エレクトロルミネッセンス等の表示
デバイスにおいて、高精細度な画面を得るために（よ
走査線数を増やした高密度なマトリクス構成が必要であ
る。
このようなマトリクスを有効的に駆動させるた敦 各表
示素子にスイッチング素子を取り付けたアクティブマト
リクス駆動方式が注目されている。
示素子にスイッチング素子を取り付けたアクティブマト
リクス駆動方式が注目されている。
このアクティブマトリクス駆動に使用されるスイッチン
グ素子として、通究 薄膜トランジスタ（ＴＰＴ）を代
表とした３端子型素子と、エムアイエム（ＭＩＭ）や薄
膜ダイオードを代表とした２端子型素子が一般的である
。
グ素子として、通究 薄膜トランジスタ（ＴＰＴ）を代
表とした３端子型素子と、エムアイエム（ＭＩＭ）や薄
膜ダイオードを代表とした２端子型素子が一般的である
。
２端子型素子は３端子型に比べて構造が簡単で、製造歩
留まりか高いた取 大画面用として注目されている。特
にＮＩＮ型ダイオード（Ｍａｔ、 Ｒｅｓ、 Ｓ。
留まりか高いた取 大画面用として注目されている。特
にＮＩＮ型ダイオード（Ｍａｔ、 Ｒｅｓ、 Ｓ。
ｃ、 Ｓｙｍｐ、 Ｐｒｏｃ、 Ｖｏｌ、 ４９．１９
８５ ｐ、 ３８５）や特願平１−１０９３２０号に示
されるＩＮＩ型ダイオードは構造が簡単で、適切なしき
い値電圧を持つ非線形抵抗素子である。
８５ ｐ、 ３８５）や特願平１−１０９３２０号に示
されるＩＮＩ型ダイオードは構造が簡単で、適切なしき
い値電圧を持つ非線形抵抗素子である。
第６図は従来のＮＩＮ型ダイオードの断面図を示してい
る。
る。
ガラス基板６１上にＣｒより成る第一電極層６２を構成
し この上に非線形抵抗層６３としてＰをドープした１
＋ａ−８ｉより成る第一半導体層６屯 ノンドープのａ
−３ｉより成る第二半導体層６５．Ｐをドープしたｎ＋
ａ−３ｉより成る第三半導体層６６を順次積層する。
し この上に非線形抵抗層６３としてＰをドープした１
＋ａ−８ｉより成る第一半導体層６屯 ノンドープのａ
−３ｉより成る第二半導体層６５．Ｐをドープしたｎ＋
ａ−３ｉより成る第三半導体層６６を順次積層する。
さらにその上にＳｉＯ２より成る絶縁体層６７を形成す
る。この絶縁体層６７に電極引出し窓（コンタクトホー
ル）６０を形成ＬＣｒより成る第二電極層６８を積層Ｌ
第三半導体層６６と第二電極層６８を接触させる。
る。この絶縁体層６７に電極引出し窓（コンタクトホー
ル）６０を形成ＬＣｒより成る第二電極層６８を積層Ｌ
第三半導体層６６と第二電極層６８を接触させる。
第二半導体層６５を構成するノンドープのａ−３ｉと第
一、第三半導体層６４．６６を構成するｎ＋ａ−３ｉと
はその界面で障壁が形成され ２個のダイオードが縦方
向に直列かつ逆方向に接続された形となる。
一、第三半導体層６４．６６を構成するｎ＋ａ−３ｉと
はその界面で障壁が形成され ２個のダイオードが縦方
向に直列かつ逆方向に接続された形となる。
その結果 正および負の両極性の電圧に対して６Ｖ程度
のしきい値電圧を示し 非線形抵抗素子として機能ナム この非線形抵抗特性を利用し 第一電極層６２を走査電
極ラインに兼用する力＼ 叉は走査電極ラインに接続し
第二電極層６８をＩＴＯより成る画素電極層６９に接
続することにより、液晶デイスプレィのアクティブマト
リクスアレイが構成されも発明が解決しようとする課題 しかしなが収 従来のＮＩＮ型ダイオードのような第一
電極層６＆非線形抵抗層６未 第二電極層６８を順次積
層して構成する非線形抵抗素子で（よパターニングに使
用するマスク枚数は４枚を要し３端子型素子に比べると
その数は少なくなっているものへ 表示デバイスの大面
積化 低コスト化を実現するためにはさらに削減する必
要がある。
のしきい値電圧を示し 非線形抵抗素子として機能ナム この非線形抵抗特性を利用し 第一電極層６２を走査電
極ラインに兼用する力＼ 叉は走査電極ラインに接続し
第二電極層６８をＩＴＯより成る画素電極層６９に接
続することにより、液晶デイスプレィのアクティブマト
リクスアレイが構成されも発明が解決しようとする課題 しかしなが収 従来のＮＩＮ型ダイオードのような第一
電極層６＆非線形抵抗層６未 第二電極層６８を順次積
層して構成する非線形抵抗素子で（よパターニングに使
用するマスク枚数は４枚を要し３端子型素子に比べると
その数は少なくなっているものへ 表示デバイスの大面
積化 低コスト化を実現するためにはさらに削減する必
要がある。
また 非線形抵抗層６３を絶縁体層６７で覆う場合、非
線形抵抗層６３の上面に対し 側面では絶縁体層６７の
厚さは極端に薄くなり、 クラックの発生する可能性が
高くなる。
線形抵抗層６３の上面に対し 側面では絶縁体層６７の
厚さは極端に薄くなり、 クラックの発生する可能性が
高くなる。
その結果 第二電極層６８を画素電極層６９に接続させ
る賑 第二電極層６８と非線形抵抗層６３の側面とが第
６図（ｂ）のＡ部に示すように接触し ダイオードが短
絡してしまう欠陥が多く発生する。
る賑 第二電極層６８と非線形抵抗層６３の側面とが第
６図（ｂ）のＡ部に示すように接触し ダイオードが短
絡してしまう欠陥が多く発生する。
また 第二電極層６８も非線形抵抗層６３の側面に沿っ
た部位で、膜厚が極端に薄くなり、第６図（Ｃ）のＢ部
に示す様にクラックなどが生し 断線の原因となってい
れ 本発明は上述のような従来の非線形抵抗素子の課題に鑑
へ 表示デバイスの大画面化に伴って要求されるマスク
枚数の低減を可能にするとともに短絡欠陥の発生、断線
の発生を解消する非線形抵抗素子を提供することを目的
とする。
た部位で、膜厚が極端に薄くなり、第６図（Ｃ）のＢ部
に示す様にクラックなどが生し 断線の原因となってい
れ 本発明は上述のような従来の非線形抵抗素子の課題に鑑
へ 表示デバイスの大画面化に伴って要求されるマスク
枚数の低減を可能にするとともに短絡欠陥の発生、断線
の発生を解消する非線形抵抗素子を提供することを目的
とする。
課題を解決するための手段
上記課題を解決するために 本発明の非線形抵抗素子は
絶縁性基板上に第一電極層 非線形抵抗層 第二電極
層が順次積層されて構成される非線形抵抗素子において
、第一電極層上に形成された非線形抵抗層をその上面を
除いて埋め込む形で、絶縁体層が非線形抵抗層の上面の
高さまで形成され さらに非線形抵抗層と絶縁体層の上
に第二電極層が形成された構成を有する。
絶縁性基板上に第一電極層 非線形抵抗層 第二電極
層が順次積層されて構成される非線形抵抗素子において
、第一電極層上に形成された非線形抵抗層をその上面を
除いて埋め込む形で、絶縁体層が非線形抵抗層の上面の
高さまで形成され さらに非線形抵抗層と絶縁体層の上
に第二電極層が形成された構成を有する。
また その製造方法として（よ 絶縁性基板上に第一電
極層 非線形抵抗層を順次積層した後、第一電極層とそ
の上に形成した非線形抵抗層を完全に埋め込み、 かつ
第一電極層の形成畝 未形成部によらず、絶縁体層を厚
さ方向に平坦性を維持して形成し その後、絶縁体層を
その表面より均等に除去し 非線形抵抗層の表面を露呈
させ、その上に第二電極層を積層するものであ４作用 本発明の上記の構成により、従来のＮＩＮ型ダイオード
と同様の非線形抵抗性を維持しつつ、第二電極層は非線
形抵抗層の側面に接触することなく、画素電極層に接続
できる。また 第二電極層は非線形抵抗層の側面に沿う
ことなく形成することができ、クラックの発生の恐れも
なｌ、％ 上記の製造方法により、基板全面に渡って
、厚さ方向に平坦性を維持して形成された絶縁体層をそ
の表面より均等に除去することにより、非線形抵抗層の
表面を露呈させることができ、電極引出し窓を形成する
フォトパターニング工程を省略できる。
極層 非線形抵抗層を順次積層した後、第一電極層とそ
の上に形成した非線形抵抗層を完全に埋め込み、 かつ
第一電極層の形成畝 未形成部によらず、絶縁体層を厚
さ方向に平坦性を維持して形成し その後、絶縁体層を
その表面より均等に除去し 非線形抵抗層の表面を露呈
させ、その上に第二電極層を積層するものであ４作用 本発明の上記の構成により、従来のＮＩＮ型ダイオード
と同様の非線形抵抗性を維持しつつ、第二電極層は非線
形抵抗層の側面に接触することなく、画素電極層に接続
できる。また 第二電極層は非線形抵抗層の側面に沿う
ことなく形成することができ、クラックの発生の恐れも
なｌ、％ 上記の製造方法により、基板全面に渡って
、厚さ方向に平坦性を維持して形成された絶縁体層をそ
の表面より均等に除去することにより、非線形抵抗層の
表面を露呈させることができ、電極引出し窓を形成する
フォトパターニング工程を省略できる。
実施例
以下に本発明の実施例について図面を参照にして説明す
る。
る。
第１図に本発明の第１の実施例における非線形抵抗素子
の断面図を、その製造プロセスの工程図を第２図に示す
。
の断面図を、その製造プロセスの工程図を第２図に示す
。
第２図（ａ）に示すように 絶縁性基板としてのガラス
基板１１上に スパッタ法にてＣｒより成る第一電極層
１２を１．ＯＯｎｍの膜厚で形成し この上に非線形抵
抗層１３として、Ｐをドープした１＋ａ−３ｉより成る
第一半導体層１４（膜厚１０１００ｎ、ノンドープのａ
−３ｉより成る第二半導体層１５（膜厚４００ｎｍ）、
Ｐをドープしたｎ＋ａ−３ｉより成る第三半導体層１６
（膜厚１０１００ｎをプラズマＣＶＤ法にて順次積層す
る。
基板１１上に スパッタ法にてＣｒより成る第一電極層
１２を１．ＯＯｎｍの膜厚で形成し この上に非線形抵
抗層１３として、Ｐをドープした１＋ａ−３ｉより成る
第一半導体層１４（膜厚１０１００ｎ、ノンドープのａ
−３ｉより成る第二半導体層１５（膜厚４００ｎｍ）、
Ｐをドープしたｎ＋ａ−３ｉより成る第三半導体層１６
（膜厚１０１００ｎをプラズマＣＶＤ法にて順次積層す
る。
次に 絶縁体層１７を形成する力（その形成法はＪＪａ
ｃ、 Ｓｃｉ、Ｔｅｃｈｎｏｌ、 Ｂ４． （１９８６
）、 ｐ、 ８１８で示されたバイアスＥＣＲプラズマ
ＣＶＤ法を適用する。その方法を第３図に示す装置構成
て ＳｉＯ２の形成を例に説明する。
ｃ、 Ｓｃｉ、Ｔｅｃｈｎｏｌ、 Ｂ４． （１９８６
）、 ｐ、 ８１８で示されたバイアスＥＣＲプラズマ
ＣＶＤ法を適用する。その方法を第３図に示す装置構成
て ＳｉＯ２の形成を例に説明する。
第３図において、３１はプラズマ発生源で、空洞共振器
として形成され その外周には磁気コイル３２が配置さ
れていも 図示しないマグネトロンにより発生させた 周波数が２
．４．５ＧＨｚのマイクロ波を導波管３３から石英ガラ
ス円板３４を介してプラズマ発生源３１に導入する。
として形成され その外周には磁気コイル３２が配置さ
れていも 図示しないマグネトロンにより発生させた 周波数が２
．４．５ＧＨｚのマイクロ波を導波管３３から石英ガラ
ス円板３４を介してプラズマ発生源３１に導入する。
ガス導入管３５から０２ガスを導入したプラズマ発生源
３１において、磁気コイル３２により発生した磁界とマ
イクロ波はＥＣＲ共鳴し 高密度のプラズマが得られる
。
３１において、磁気コイル３２により発生した磁界とマ
イクロ波はＥＣＲ共鳴し 高密度のプラズマが得られる
。
３６はガラス基板３７を配置する減圧状態の基板処理室
て プラズマ導入口３８を介してプラズマ発生源３１に
隣接接続されており、０２プラズマ流がガラス基板３７
方向に輸送される。ガラス基板３７の近傍にガス導入管
３９から５ｉＨｎを導入すると、ＳｉＨ４ガスは活性な
０２プラズマに触れて分解Ｌ ５ｉＣｈ膜がガラス基
板３７上に形成される。
て プラズマ導入口３８を介してプラズマ発生源３１に
隣接接続されており、０２プラズマ流がガラス基板３７
方向に輸送される。ガラス基板３７の近傍にガス導入管
３９から５ｉＨｎを導入すると、ＳｉＨ４ガスは活性な
０２プラズマに触れて分解Ｌ ５ｉＣｈ膜がガラス基
板３７上に形成される。
この際 ガラス基板３７にはＲＦ電源３０を接続させ、
ＲＦ雷電圧印加する構成を採る。この構成により、ガラ
ス基板３７上においてプラズマ流に対して、垂直な面で
は成膜速度がスパッタエツチング速度に勝っているので
成膜する力（斜めの部分ではスパッタエツチング速度が
勝り、成膜せずに削り取られていくことになる。
ＲＦ雷電圧印加する構成を採る。この構成により、ガラ
ス基板３７上においてプラズマ流に対して、垂直な面で
は成膜速度がスパッタエツチング速度に勝っているので
成膜する力（斜めの部分ではスパッタエツチング速度が
勝り、成膜せずに削り取られていくことになる。
その結果 ガラス基板３７上の平坦部では成膜が進む力
（傾斜部ではスパッタエツチングが進へ壁側か後退し
平坦（Ｌ 埋め込みが実現でき、第２図（ｂ）に示す
ようにガラス基板１１上において非線形抵抗層１３の形
成の有無にかかわらず、厚さ方向に非線形抵抗層を埋め
込んだ形で平坦性を維持した絶縁体層１７を形成するこ
とができる。
（傾斜部ではスパッタエツチングが進へ壁側か後退し
平坦（Ｌ 埋め込みが実現でき、第２図（ｂ）に示す
ようにガラス基板１１上において非線形抵抗層１３の形
成の有無にかかわらず、厚さ方向に非線形抵抗層を埋め
込んだ形で平坦性を維持した絶縁体層１７を形成するこ
とができる。
ここで基板１７に印加するＲＦパワーは２００Ｗ程度が
適当である。
適当である。
平坦性を維持した絶縁体層１７を形成した後、雰囲気に
ＣＦ、を導入して、ＲＦ雷電圧よってＦを含有したプラ
ズマを励起させ、 このプラズマを作用させてＳｉＯ２
より成る絶縁体層１７をその表面より均等にドライエツ
チングする。
ＣＦ、を導入して、ＲＦ雷電圧よってＦを含有したプラ
ズマを励起させ、 このプラズマを作用させてＳｉＯ２
より成る絶縁体層１７をその表面より均等にドライエツ
チングする。
その結果 第２図（ｃ）に示すように非線形抵抗層１３
の上面を露呈させることができ、非線形抵抗層１３をそ
の上面を除いて埋め込む形で、絶縁体層１７が非線形抵
抗層１３の上面の高さまで形成された状態にすム この後、第２図（ｄ）に示すようにＣｒより成る第二電
極層１８をスパッタ法で１１００ｎの膜厚で形成する。
の上面を露呈させることができ、非線形抵抗層１３をそ
の上面を除いて埋め込む形で、絶縁体層１７が非線形抵
抗層１３の上面の高さまで形成された状態にすム この後、第２図（ｄ）に示すようにＣｒより成る第二電
極層１８をスパッタ法で１１００ｎの膜厚で形成する。
さらに絶縁体層１７上にスパッタ法でＩＴＯより成る画
素電極層１９ （膜厚１００ｎｍ）を形成し 第二電極
層に接続し アクティブマトリクスアレイを構成する。
素電極層１９ （膜厚１００ｎｍ）を形成し 第二電極
層に接続し アクティブマトリクスアレイを構成する。
その際 第二電極層１８はその構成上 非線形抵抗層１
３の側面に接触する可能性は皆無になるとともに 第二
電極層１８は段差部に沿うことなくほぼ同じ高さの画素
電極層１９に接続することができ、短絡欠陥の発生 断
線の発生を解消できる。
３の側面に接触する可能性は皆無になるとともに 第二
電極層１８は段差部に沿うことなくほぼ同じ高さの画素
電極層１９に接続することができ、短絡欠陥の発生 断
線の発生を解消できる。
第４図に本発明の第２の実施例における非線形抵抗素子
の断面図を示す。
の断面図を示す。
ガラス基板４１上に スパッタ法にてＣｒより成る第一
電極層４２を１１００ｎの膜厚で形成し この上に非線
形抵抗層４３として、ノンドープのａ−３ｉより成る第
二半導体層４４（膜厚４００ｎｍ）、Ｐをドープしたｎ
＋ａ−８ｉより成る第二半導体層４５（膜厚１００ＴＩ
［Ｄ）、ノンドープのａ−３ｉより成る第二半導体層４
６（膜厚４００ｎｍ）をプラズマＣＶＤ法にて順次積層
する。
電極層４２を１１００ｎの膜厚で形成し この上に非線
形抵抗層４３として、ノンドープのａ−３ｉより成る第
二半導体層４４（膜厚４００ｎｍ）、Ｐをドープしたｎ
＋ａ−８ｉより成る第二半導体層４５（膜厚１００ＴＩ
［Ｄ）、ノンドープのａ−３ｉより成る第二半導体層４
６（膜厚４００ｎｍ）をプラズマＣＶＤ法にて順次積層
する。
次？Ｑ Ｓｉｎｇより成る絶縁体層４７を前述のバイ
アスＥＣＲプラズマＣＶＤ法て 厚さ方向に平坦性を保
って、非線形抵抗層４３を完全に埋め込む形で形成すも その後、雰囲気にＣＦ４を導入して、ＲＦパワーによっ
てＦを含有したプラズマを励起させ、このプラズマを作
用させてＳｉＯ２より成る絶縁体層４７をその表面より
均等にドライエツチングし 非線形抵抗層４３の上面を
露呈させ、この上にＣｒより成る第二電極層４８をスパ
ッタ法で１１００ｎの膜厚で形成しＩＴＯより成る画素
電極層４９（膜厚１００ｎｍ）に接続させる。このよう
に構成された非線形抵抗素子も正負の両極性の電圧に対
して６ｖ程度のしきい値電圧を示すとともに 短線 断
線の発生を解消した素子として有効に動作する。
アスＥＣＲプラズマＣＶＤ法て 厚さ方向に平坦性を保
って、非線形抵抗層４３を完全に埋め込む形で形成すも その後、雰囲気にＣＦ４を導入して、ＲＦパワーによっ
てＦを含有したプラズマを励起させ、このプラズマを作
用させてＳｉＯ２より成る絶縁体層４７をその表面より
均等にドライエツチングし 非線形抵抗層４３の上面を
露呈させ、この上にＣｒより成る第二電極層４８をスパ
ッタ法で１１００ｎの膜厚で形成しＩＴＯより成る画素
電極層４９（膜厚１００ｎｍ）に接続させる。このよう
に構成された非線形抵抗素子も正負の両極性の電圧に対
して６ｖ程度のしきい値電圧を示すとともに 短線 断
線の発生を解消した素子として有効に動作する。
第５図に本発明の第３の実施例における非線形抵抗素子
の断面図を示す。
の断面図を示す。
ガラス基板５１上に スパッタ法にてＣｒより成る第一
電極層５２を１１００ｎの膜厚で形成し この上に非線
形抵抗層５３として、ノンドープのａ−３ｉより成る第
一半導体層５４（膜厚２００ｎｍ）、Ｐｔより成る金属
層５５（膜厚１００ｎｍ）、ノンドープのａ−３ｉより
成る第二半導体層５６（膜厚２０Ｏｒ＋ｍ）をプラズマ
ＣＶＤ法にて順次積層すム 次に ＳｉＯ２より成る絶縁体層５７を前述のバイアス
ＥＣＲプラズマＣＶＤ法て 厚さ方向に平坦性を保って
、非線形抵抗層５３を完全に埋め込む形で形成する。そ
の後、雰囲気にＣＦ４を導入して、Ｒ，Ｆパワーによっ
てＦを含有したプラズマを励起させ、このプラズマを作
用させて５１０２より成る絶縁体層５７をその表面より
均等にドライエツチングし 非線形抵抗層の上面を露呈
させ、この上にＣｒより成る第二電極層５８をスパッタ
法で１１００ｎの膜厚で形成し ＩＴＯより成る画素電
極層５９（膜厚１００ｒ＋ｍ）に接続させも このように構成された非線形抵抗素子は第一半導体層５
４と金属層５５との界献 および第二半導体層５６と金
属層５５との界面においてショットキー障壁が形成され
正負の両極性の電圧に対して１０Ｖ程度のしきい値電
圧を示すとともに 短線 断線の発生を解消した素子と
して有効に動作する。
電極層５２を１１００ｎの膜厚で形成し この上に非線
形抵抗層５３として、ノンドープのａ−３ｉより成る第
一半導体層５４（膜厚２００ｎｍ）、Ｐｔより成る金属
層５５（膜厚１００ｎｍ）、ノンドープのａ−３ｉより
成る第二半導体層５６（膜厚２０Ｏｒ＋ｍ）をプラズマ
ＣＶＤ法にて順次積層すム 次に ＳｉＯ２より成る絶縁体層５７を前述のバイアス
ＥＣＲプラズマＣＶＤ法て 厚さ方向に平坦性を保って
、非線形抵抗層５３を完全に埋め込む形で形成する。そ
の後、雰囲気にＣＦ４を導入して、Ｒ，Ｆパワーによっ
てＦを含有したプラズマを励起させ、このプラズマを作
用させて５１０２より成る絶縁体層５７をその表面より
均等にドライエツチングし 非線形抵抗層の上面を露呈
させ、この上にＣｒより成る第二電極層５８をスパッタ
法で１１００ｎの膜厚で形成し ＩＴＯより成る画素電
極層５９（膜厚１００ｒ＋ｍ）に接続させも このように構成された非線形抵抗素子は第一半導体層５
４と金属層５５との界献 および第二半導体層５６と金
属層５５との界面においてショットキー障壁が形成され
正負の両極性の電圧に対して１０Ｖ程度のしきい値電
圧を示すとともに 短線 断線の発生を解消した素子と
して有効に動作する。
な耘 金属層５５として、Ｐｔ以外にＰｄ、Ｍｏ。
Ｗ、 Ｒｈ、Ｔｉ、 Ｉｒ等を用いてもショットキ
ー障壁を形成でき、有効である。
ー障壁を形成でき、有効である。
以上に示した実施例において（よ 絶縁体層をＳｉＯ２
で形成している力”％ ５１３Ｎｓを用いてもよい。
で形成している力”％ ５１３Ｎｓを用いてもよい。
その際 第３図に示したＥＣＲプラズマＣＶＤ装置にお
いて、ガス導入管からプラズマ源にＮ２を含んだガスを
導入すればよ（見 半導体層 電極層の膜厚は上記実施例に示したものに限
らず、また形成法もスパッタ法 プラズマＣＶＤ法に限
るものではなｌ、％ 発明の詳細 な説明したように 本発明の非線形抵抗素子およびその
製造方法により、バターニングに使用するマスク枚数を
削減することができるとともに短絡あるいは断線に基づ
く素子欠陥を解消することができ、歩留まりの向上が実
現できるものであり、その工業的価値は非常に高１．％
いて、ガス導入管からプラズマ源にＮ２を含んだガスを
導入すればよ（見 半導体層 電極層の膜厚は上記実施例に示したものに限
らず、また形成法もスパッタ法 プラズマＣＶＤ法に限
るものではなｌ、％ 発明の詳細 な説明したように 本発明の非線形抵抗素子およびその
製造方法により、バターニングに使用するマスク枚数を
削減することができるとともに短絡あるいは断線に基づ
く素子欠陥を解消することができ、歩留まりの向上が実
現できるものであり、その工業的価値は非常に高１．％
第１図は本発明の非線形抵抗素子の第１の実施例の構成
を示す断面図 第２図は同実施例の非線形抵抗素子の製
造方法を示す工程図 第３図は同実施例の非線形抵抗素
子の製造に用いた積層装置の構成皿 第４図は本発明の
非線形抵抗素子の第２の実施例の構成を示す断面図 第
５図は本発明の非線形抵抗素子の第３の実施例の構成を
示す断面図 第６図は従来の非線形抵抗素子の構成を示
す断面図である。 １１・・・ガラス基板、１２・・・第一電極胤１３・・
・非線形抵抗慰 １７・・・絶縁体層 １８・・・第二
電極胤代理人の氏名 弁理士 小鍜治 明 ほか２名第
１図 １２厘学ｇＬＩ 第２図 （ｆＬ） Ａ 第３図 第４図 ４７画實霞１ 第 ！：１ 図 第 ６ 図 １８兜二を財 ６θコ／タクトホール −ｚ７絶睦伴屓
を示す断面図 第２図は同実施例の非線形抵抗素子の製
造方法を示す工程図 第３図は同実施例の非線形抵抗素
子の製造に用いた積層装置の構成皿 第４図は本発明の
非線形抵抗素子の第２の実施例の構成を示す断面図 第
５図は本発明の非線形抵抗素子の第３の実施例の構成を
示す断面図 第６図は従来の非線形抵抗素子の構成を示
す断面図である。 １１・・・ガラス基板、１２・・・第一電極胤１３・・
・非線形抵抗慰 １７・・・絶縁体層 １８・・・第二
電極胤代理人の氏名 弁理士 小鍜治 明 ほか２名第
１図 １２厘学ｇＬＩ 第２図 （ｆＬ） Ａ 第３図 第４図 ４７画實霞１ 第 ！：１ 図 第 ６ 図 １８兜二を財 ６θコ／タクトホール −ｚ７絶睦伴屓
Claims (6)
- （１）絶縁性基板上に第一電極層、非線形抵抗層、第二
電極層が順次積層されて構成される非線形抵抗素子であ
って、第一電極層上に形成された非線形抵抗層をその上
面を除いて埋め込む形で、絶縁体層が非線形抵抗層の上
面の高さまで形成され、さらに非線形抵抗層と絶縁体層
の上に第二電極層が形成された非線形抵抗素子。 - （２）非線形抵抗層は、Ｎ型半導体より成る第一半導体
層、ノンドープのＩ型半導体より成る第二半導体層、Ｎ
型半導体より成る第三半導体層を順次積層して構成した
請求項１記載の非線形抵抗素子。 - （３）非線形抵抗層は、ノンドープのＩ型半導体より成
る第一半導体層、Ｎ型半導体より成る第一半導体層、ノ
ンドープのＩ型半導体より成る第三半導体層を順次積層
して構成した請求項１記載の非線形抵抗素子。 - （４）絶縁性基板上に第一電極層、非線形抵抗層を順次
積層した後、第一電極層とその上に形成した非線形抵抗
層を完全に埋め込み、かつ第一電極層の形成部、未形成
部によらず、絶縁体層を厚さ方向に平坦性を維持して形
成し、その後、絶縁体層をその表面より均等に除去し、
非線形抵抗層の表面を露呈させ、その上に第二電極層を
積層する非線形抵抗素子の製造方法。 - （５）マイクロ波と磁場とを作用させたＥＣＲ放電によ
り酸素あるいは窒素を含有するプラズマ流を発生させ、
このプラズマ流をＲＦパワーを印加した絶縁性基板に照
射し、絶縁性基板の近傍に供給したＳｉを含有する気体
とプラズマ流内の酸素あるいは窒素と反応させ、ＳｉＯ
＿２あるいはＳｉ＿３Ｎ＿４より成る絶縁体層を絶縁性
基板上に厚さ方向に平滑性を維持して形成する請求項４
記載の非線形抵抗素子の製造方法。 - （６）ＲＦ電圧によって励起したフッ素を含有したプラ
ズマを作用させて、絶縁体層をその表面より均等に除去
する請求項４記載の非線形抵抗素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2333959A JPH04199131A (ja) | 1990-11-29 | 1990-11-29 | 非線形抵抗素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2333959A JPH04199131A (ja) | 1990-11-29 | 1990-11-29 | 非線形抵抗素子およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04199131A true JPH04199131A (ja) | 1992-07-20 |
Family
ID=18271903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2333959A Pending JPH04199131A (ja) | 1990-11-29 | 1990-11-29 | 非線形抵抗素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04199131A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004126139A (ja) * | 2002-10-01 | 2004-04-22 | Hitachi Displays Ltd | 表示装置 |
-
1990
- 1990-11-29 JP JP2333959A patent/JPH04199131A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004126139A (ja) * | 2002-10-01 | 2004-04-22 | Hitachi Displays Ltd | 表示装置 |
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