JP2737982B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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Description
【発明の詳細な説明】 〔概 要〕 短絡欠陥の発生を防止するための自己整合型の薄膜ト
ランジスタマトリクスの製造方法に関し、 機械的・物理的なストレスによるゲート絶縁膜の亀裂
発生を防止し得る薄膜トランジスタの製造方法を提供す
ることを目的とし、 透明絶縁性基板上に形成されたチャネル保護膜の表面
に、下層のゲート電極に自己整合したレジスト膜を形成
し、該レジスト膜をマスクとして前記チャネル保護膜の
露出部を除去し、その除去部分に露出する動作半導体層
上にソース電極とドレイン電極を対向して形成する薄膜
トランジスタの製造において、前記レジスト膜の両側壁
部を所望量除去して、前記チャネル保護膜の両端縁部を
露出させ、この露出したチャネル保護膜上を含めて前記
動作半導体層の露出面上にオーミックコンタクト層とソ
ース及びドレイン電極の導電膜を積層した後、前記レジ
スト膜を用いたリフトオフ法を施して前記ソースおよび
ドレイン電極を形成する構成とする。
ランジスタマトリクスの製造方法に関し、 機械的・物理的なストレスによるゲート絶縁膜の亀裂
発生を防止し得る薄膜トランジスタの製造方法を提供す
ることを目的とし、 透明絶縁性基板上に形成されたチャネル保護膜の表面
に、下層のゲート電極に自己整合したレジスト膜を形成
し、該レジスト膜をマスクとして前記チャネル保護膜の
露出部を除去し、その除去部分に露出する動作半導体層
上にソース電極とドレイン電極を対向して形成する薄膜
トランジスタの製造において、前記レジスト膜の両側壁
部を所望量除去して、前記チャネル保護膜の両端縁部を
露出させ、この露出したチャネル保護膜上を含めて前記
動作半導体層の露出面上にオーミックコンタクト層とソ
ース及びドレイン電極の導電膜を積層した後、前記レジ
スト膜を用いたリフトオフ法を施して前記ソースおよび
ドレイン電極を形成する構成とする。
本発明は、短絡欠陥の発生を防止するための自己整合
型の薄膜トランジスタマトリクスの製造方法に関する。
型の薄膜トランジスタマトリクスの製造方法に関する。
液晶表示装置は低消費電力，軽量，カラー表示可能な
どの特徴を有することから、ポケットテレビ、情報端末
用の表示装置として商品化され、広範な市場を得つつあ
る。特に大容量で鮮明な階調表示が可能な薄膜トランジ
スタ駆動のアクティブマトリクス型液晶表示装置に関し
ては、一部実用化されるとともに、現在盛んに開発が進
められている。
どの特徴を有することから、ポケットテレビ、情報端末
用の表示装置として商品化され、広範な市場を得つつあ
る。特に大容量で鮮明な階調表示が可能な薄膜トランジ
スタ駆動のアクティブマトリクス型液晶表示装置に関し
ては、一部実用化されるとともに、現在盛んに開発が進
められている。
この薄膜トランジスタマトリクスは、各画素に薄膜ト
ランジスタが付加されている。従ってこれを製造するに
は、数万個から数十万個に及ぶトランジスタを、無欠陥
かつ高歩留りで作成できること、そして低コストである
ことが必要である。
ランジスタが付加されている。従ってこれを製造するに
は、数万個から数十万個に及ぶトランジスタを、無欠陥
かつ高歩留りで作成できること、そして低コストである
ことが必要である。
更に、情報端末用として用いる場合には、一個の点欠
陥であっても、誤情報と読み取られる可能性があるた
め、無欠陥であることの要求はより厳しいものがある。
陥であっても、誤情報と読み取られる可能性があるた
め、無欠陥であることの要求はより厳しいものがある。
従来の薄膜トランジスタマトリクスの製造方法を第２
図（ａ）〜（ｅ）および第３図により説明する。
図（ａ）〜（ｅ）および第３図により説明する。
第２図（ａ）に見られるように、ガラス基板１上にゲ
ート電極Ｇを形成する。次いで同図（ｂ）に示す如く、
プラズマ化学気相成長（Ｐ−CVD）法により、ゲート絶
縁膜２、動作半導体層３、チャネル保護膜４を形成す
る。
ート電極Ｇを形成する。次いで同図（ｂ）に示す如く、
プラズマ化学気相成長（Ｐ−CVD）法により、ゲート絶
縁膜２、動作半導体層３、チャネル保護膜４を形成す
る。
次いで同図（ｃ）に示す如く、上記チャネル保護膜４
上に塗布したレジスト膜に、ゲート電極Ｇをマスクとし
て矢印で示すように背面露光を施し、ゲート電極Ｇに位
置整合したレジスト膜５を形成する。
上に塗布したレジスト膜に、ゲート電極Ｇをマスクとし
て矢印で示すように背面露光を施し、ゲート電極Ｇに位
置整合したレジスト膜５を形成する。
次いで同図（ｄ）に示すように、このレジスト膜５を
マスクとして、チャネル保護膜４の露出部をエッチング
除去する。
マスクとして、チャネル保護膜４の露出部をエッチング
除去する。
次いで上記レジスト膜５を残したまま、オーミックコ
ンタクト層６、ソース・ドレインの電極膜７を成膜した
後、レジスト膜５を除去するとともに、その上に付着し
たオーミックコンタクト層６と電極膜７をリフトオフし
て、ソース及びドレイン電極S,Dを形成し、第３図に示
す薄膜トランジスタが完成する。
ンタクト層６、ソース・ドレインの電極膜７を成膜した
後、レジスト膜５を除去するとともに、その上に付着し
たオーミックコンタクト層６と電極膜７をリフトオフし
て、ソース及びドレイン電極S,Dを形成し、第３図に示
す薄膜トランジスタが完成する。
以上述べた如く従来の製造方法は、ゲート電極Ｇに位
置整合したレジスト膜５を形成し、このレジスト膜５を
マスクとするエッチングとリフトオフを行なうことによ
り、チャネル保護膜４とソース，ドレイン電極S,Dを、
このレジスト膜５に自己整合し且つ相互に反転パターン
として形成する。
置整合したレジスト膜５を形成し、このレジスト膜５を
マスクとするエッチングとリフトオフを行なうことによ
り、チャネル保護膜４とソース，ドレイン電極S,Dを、
このレジスト膜５に自己整合し且つ相互に反転パターン
として形成する。
そのため従来の製造方法は、チャネル保護膜４とソー
ス，ドレイン電極S,Dは位置ずれを生じることはなく、
しかもこれらを形成するためのフォトマスクを必要とし
ないという利点を有する。
ス，ドレイン電極S,Dは位置ずれを生じることはなく、
しかもこれらを形成するためのフォトマスクを必要とし
ないという利点を有する。
しかし、上記一連の工程で薄膜トランジスタを製造し
た場合、チャネル保護膜４をエッチングするためのレジ
スト膜と、リフトオフのレジスト膜が同一であるため、
リフトオフ後にチャネル保護膜４とソース，ドレイン電
極S,Dとの間に、微細な隙間８ができ、この隙間８が存
在することにより、ゲート絶縁膜２に機械的ストレスま
たは物理的ストレスが生じて、ゲート絶縁膜２に亀裂が
生じ、その結果ゲート電極Ｇとソース，ドレイン電極S,
D間が短絡し、表示欠陥を発生する原因となっていた。
た場合、チャネル保護膜４をエッチングするためのレジ
スト膜と、リフトオフのレジスト膜が同一であるため、
リフトオフ後にチャネル保護膜４とソース，ドレイン電
極S,Dとの間に、微細な隙間８ができ、この隙間８が存
在することにより、ゲート絶縁膜２に機械的ストレスま
たは物理的ストレスが生じて、ゲート絶縁膜２に亀裂が
生じ、その結果ゲート電極Ｇとソース，ドレイン電極S,
D間が短絡し、表示欠陥を発生する原因となっていた。
従って、表示欠陥の発生を防止するには、薄膜トラン
ジスター完成後の機械的ストレス・物理的ストレスが生
じても、ゲート絶縁膜２に亀裂が発生しないようにする
ことが必要である。
ジスター完成後の機械的ストレス・物理的ストレスが生
じても、ゲート絶縁膜２に亀裂が発生しないようにする
ことが必要である。
そこで本発明は、機械的・物理的なストレスによるゲ
ート絶縁物の亀裂発生を防止することを目的とする。
ート絶縁物の亀裂発生を防止することを目的とする。
本発明は、絶縁性基板上にゲート電極，ゲート絶縁
膜，チャネル保護膜を形成し、その上に上記ゲート電極
に自己整合して形成したレジスト膜をマスクとして、上
記チャネル保護膜の露出部を除去し、次いで、上記レジ
スト膜の少なくともチャネル方向の寸法を減じた後、ソ
ース・ドレイン電極層を成膜し、これの不要部をリフト
オフ法により除去してソース，ドレイン電極を形成する
ことを特徴とする。
膜，チャネル保護膜を形成し、その上に上記ゲート電極
に自己整合して形成したレジスト膜をマスクとして、上
記チャネル保護膜の露出部を除去し、次いで、上記レジ
スト膜の少なくともチャネル方向の寸法を減じた後、ソ
ース・ドレイン電極層を成膜し、これの不要部をリフト
オフ法により除去してソース，ドレイン電極を形成する
ことを特徴とする。
上述したように、レジスト膜の大きさをチャネル保護
膜エッチング後に小さくすることにより、ソース・ドレ
インの電極層の形成工程では、チャネル保護膜の端部が
露出している。そのため、ソース，ドレイン電極の端部
はチャネル保護膜の端部上に重なる構造となり、従来の
ようにチャネル保護膜の端面とソース，ドレイン電極の
端面とを突き合わせた構造とはならないので、両者間に
隙間はできない。
膜エッチング後に小さくすることにより、ソース・ドレ
インの電極層の形成工程では、チャネル保護膜の端部が
露出している。そのため、ソース，ドレイン電極の端部
はチャネル保護膜の端部上に重なる構造となり、従来の
ようにチャネル保護膜の端面とソース，ドレイン電極の
端面とを突き合わせた構造とはならないので、両者間に
隙間はできない。
従って機械的ストレス・物理的ストレスが生じても、
ゲート絶縁膜に亀裂が発生しにくくなり、短絡欠陥の発
生が減少する。
ゲート絶縁膜に亀裂が発生しにくくなり、短絡欠陥の発
生が減少する。
以下本発明の一実施例を第１図（ａ）〜（ｇ）を参照
して説明する。
して説明する。
〔第１図（ａ）参照〕 ガラス基板１上に約80nmの厚さのTi膜をスパッタリン
グ法により成膜し、これの不要部を除去してゲート電極
Ｇを形成する。
グ法により成膜し、これの不要部を除去してゲート電極
Ｇを形成する。
次いでＰ−CVD法により、ゲート絶縁膜として厚さ約3
0nmのSiN膜２、動作半導体層として厚さ約10nmのａ−Si
層３、チャネル保護膜として厚さ約10nmのSiO2膜４を成
膜する。
0nmのSiN膜２、動作半導体層として厚さ約10nmのａ−Si
層３、チャネル保護膜として厚さ約10nmのSiO2膜４を成
膜する。
全面にフォトレジストを塗布し、これに上記ゲート電
極Ｇをマスクとして、矢印で示すように背面露光を施し
て、ゲート電極Ｇに位置整合したレジスト膜５を形成す
る。
極Ｇをマスクとして、矢印で示すように背面露光を施し
て、ゲート電極Ｇに位置整合したレジスト膜５を形成す
る。
次いで上記レジスト膜５をマスクとして、SiO2膜４を
露出部を除去する。
露出部を除去する。
この後、ソース，ドレインの電極の形成に先立って、
上記レジスト膜５に等方性エッチングを施す。エッチン
グ法としては例えば、レジスト膜のアッシングの条件、
即ち、酸素（O2）ガスを流量約50sccm程流して、約5Pa
程の圧力に制御したO2雰囲気中で、高周波（RF）パワー
を約300W加えて、プラズマ・エッチングを等方性エッチ
ング条件とし、レジスト膜５の露出した全表面を所望量
エッチングする。本実施例ではこのエッチング量を約１
μｍとした。
上記レジスト膜５に等方性エッチングを施す。エッチン
グ法としては例えば、レジスト膜のアッシングの条件、
即ち、酸素（O2）ガスを流量約50sccm程流して、約5Pa
程の圧力に制御したO2雰囲気中で、高周波（RF）パワー
を約300W加えて、プラズマ・エッチングを等方性エッチ
ング条件とし、レジスト膜５の露出した全表面を所望量
エッチングする。本実施例ではこのエッチング量を約１
μｍとした。
なお、このエッチングは必ずしも等方性エッチングで
なくてもよい。例えば、レジスト膜のチャネル長方向の
両側壁面のみを、イオンビーム・エッチング法によっ
て、所望量除去してもよく、要は、この後のソース，ド
レイン電極形成工程で、ソース，ドレイン電極を形成す
る側のチャネル保護膜の端部が露出するように、レジス
ト膜表面を一部除去すればよい。
なくてもよい。例えば、レジスト膜のチャネル長方向の
両側壁面のみを、イオンビーム・エッチング法によっ
て、所望量除去してもよく、要は、この後のソース，ド
レイン電極形成工程で、ソース，ドレイン電極を形成す
る側のチャネル保護膜の端部が露出するように、レジス
ト膜表面を一部除去すればよい。
このようにレジスト膜５の寸法を減じた後、オーミッ
クコンタクト層としてn+a−Si層６を約30nmの厚さに、
ソース・ドレインの電極膜としてTi膜７を約100nmの厚
さに成膜する。
クコンタクト層としてn+a−Si層６を約30nmの厚さに、
ソース・ドレインの電極膜としてTi膜７を約100nmの厚
さに成膜する。
本実施例では、レジスト膜５の寸法を減じているの
で、n+a−Si層６とTi膜７を成膜する際に、チャネル保
護膜４はチャネル長方向の両端部が露出している。その
ためn+a−Si層６とTi膜７は、その端部が上記露出した
チャネル保護膜４の端部上に重なり合うように成膜され
る。従って本実施例では、従来のようにチャネル保護膜
とソース・ドレイン電極膜間に隙間を生じることがな
い。
で、n+a−Si層６とTi膜７を成膜する際に、チャネル保
護膜４はチャネル長方向の両端部が露出している。その
ためn+a−Si層６とTi膜７は、その端部が上記露出した
チャネル保護膜４の端部上に重なり合うように成膜され
る。従って本実施例では、従来のようにチャネル保護膜
とソース・ドレイン電極膜間に隙間を生じることがな
い。
次いで上記レジスト膜５を除去するとともに、その上
に付着したTi膜７とn+a−Si層６をリフトオフして、ソ
ース，ドレイン電極S,Dを形成し、本実施例による薄膜
トランジスタが完成する。
に付着したTi膜７とn+a−Si層６をリフトオフして、ソ
ース，ドレイン電極S,Dを形成し、本実施例による薄膜
トランジスタが完成する。
図示したように本実施例により作成した薄膜トランジ
スタは、チャネル保護膜４とソース，ドレイン電極S,D
間に隙間が生じないので、機械的・物理的ストレスが生
じても、ゲート絶縁膜Ｇに亀裂が入ることがなくなり、
短絡不良の発生が大幅に減少する。
スタは、チャネル保護膜４とソース，ドレイン電極S,D
間に隙間が生じないので、機械的・物理的ストレスが生
じても、ゲート絶縁膜Ｇに亀裂が入ることがなくなり、
短絡不良の発生が大幅に減少する。
なお、本実施例では、チャネル保護膜エッチグ後にプ
ラズマエッチング工程を追加するのみであり、製造工程
が複雑化するおそれはない。
ラズマエッチング工程を追加するのみであり、製造工程
が複雑化するおそれはない。
以上説明したように、本発明によれば、チャネル保護
膜のエッチング後に、レジスト膜の形状を小さくする事
により、チャネル保護膜とソース，ドレイン電極との間
に隙間が発生することを防止でき、機械的ストレス・物
理的ストレスが生じても、ゲート絶縁膜に亀裂が発生し
にくくなり、短絡欠陥の発生が減少する。
膜のエッチング後に、レジスト膜の形状を小さくする事
により、チャネル保護膜とソース，ドレイン電極との間
に隙間が発生することを防止でき、機械的ストレス・物
理的ストレスが生じても、ゲート絶縁膜に亀裂が発生し
にくくなり、短絡欠陥の発生が減少する。
第１図（ａ）〜（ｇ）は本発明一実施例の製造工程説明
図、 第２図（ａ）〜（ｅ）は従来のTFTの製造方法の説明
図、 第３図は従来のTFTの問題点説明図である。 図において、 １は絶縁性基板（ガラス基板）、２はゲート絶縁膜（Si
N膜）、３は動作半導体層、４はチャネル保護膜（SiO2
膜）、５はレジスト膜、６はオーミックコンタクト層、
７はソース・ドレインの電極膜、８は隙間、Ｇはゲート
電極、S,Dはソース，ドレイン電極を示す。
図、 第２図（ａ）〜（ｅ）は従来のTFTの製造方法の説明
図、 第３図は従来のTFTの問題点説明図である。 図において、 １は絶縁性基板（ガラス基板）、２はゲート絶縁膜（Si
N膜）、３は動作半導体層、４はチャネル保護膜（SiO2
膜）、５はレジスト膜、６はオーミックコンタクト層、
７はソース・ドレインの電極膜、８は隙間、Ｇはゲート
電極、S,Dはソース，ドレイン電極を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 市村 照彦 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭60−104670（ＪＰ，Ａ) 特開 昭60−45066（ＪＰ，Ａ)
Claims (1)
- 【請求項１】透明絶縁性基板（１）上に形成されたチャ
ネル保護膜（４）の表面に、下層のゲート電極（Ｇ）に
自己整合したレジスト膜（５）を形成し、該レジスト膜
（５）をマスクとして前記チャネル保護膜（４）の露出
部を除去し、その除去部分に露出する動作半導体層
（３）上にソース電極（Ｓ）とドレイン電極（Ｄ）を対
向して形成する薄膜トランジスタの製造において、 前記レジスト膜（５）の両側壁部を所望量除去して、前
記チャネル保護膜（４）の両端縁部を露出させ、この露
出したチャネル保護膜上を含めて前記動作半導体層
（３）の露出面上にオーミックコンタクト層（６）とソ
ース及びドレイン電極の導電膜（７）を積層した後、前
記レジスト膜（５）を用いたリフトオフ法を施して前記
ソースおよびドレイン電極（S,D）を形成することを特
徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3698289A JP2737982B2 (ja) | 1989-02-15 | 1989-02-15 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3698289A JP2737982B2 (ja) | 1989-02-15 | 1989-02-15 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02215134A JPH02215134A (ja) | 1990-08-28 |
| JP2737982B2 true JP2737982B2 (ja) | 1998-04-08 |
Family
ID=12484958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3698289A Expired - Fee Related JP2737982B2 (ja) | 1989-02-15 | 1989-02-15 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2737982B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5733804A (en) * | 1995-12-22 | 1998-03-31 | Xerox Corporation | Fabricating fully self-aligned amorphous silicon device |
| US5717223A (en) * | 1995-12-22 | 1998-02-10 | Xerox Corporation | Array with amorphous silicon TFTs in which channel leads overlap insulating region no more than maximum overlap |
| KR100469909B1 (ko) * | 2002-07-15 | 2005-02-02 | 주식회사 하이닉스반도체 | 포토레지스트 패턴 리사이징 방법 |
| KR101050300B1 (ko) | 2004-07-30 | 2011-07-19 | 엘지디스플레이 주식회사 | 액정 표시 장치용 어레이 기판 및 그 제조 방법 |
| CN105206678A (zh) * | 2015-10-29 | 2015-12-30 | 京东方科技集团股份有限公司 | 薄膜晶体管及阵列基板的制作方法 |
| CN105655257A (zh) * | 2016-01-13 | 2016-06-08 | 深圳市华星光电技术有限公司 | 薄膜晶体管结构的制造方法 |
-
1989
- 1989-02-15 JP JP3698289A patent/JP2737982B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02215134A (ja) | 1990-08-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |