JPH04195091A - Display controller - Google Patents
Display controllerInfo
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- JPH04195091A JPH04195091A JP2322641A JP32264190A JPH04195091A JP H04195091 A JPH04195091 A JP H04195091A JP 2322641 A JP2322641 A JP 2322641A JP 32264190 A JP32264190 A JP 32264190A JP H04195091 A JPH04195091 A JP H04195091A
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- display
- change
- signal
- clock
- video memory
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- Pending
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Landscapes
- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
この発明は、特にポータプルコンピュータに用いて好適
な表示制御装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to a display control device particularly suitable for use in a portable computer.
(従来の技術)
パーソナルコンピュータの分野では表示装置として、デ
ィスクトップタイプのものは、CRT(cathode
ray tube)が、ラップトツブタイプのものは
、L CD (Li、quid Crystal Di
splay)、P D P (Plasuia Dis
play Panel)等フラットタイプのものが標準
で使用されている。これらの表示装置は何れもダイナミ
ック動作であるために一定周波数で制御信号と表示デー
タを受は取る(リフレッシュ)ことによって安定した表
示を得ているものである。(Prior Art) In the field of personal computers, a desktop type display device is called a CRT (cathode).
ray tube) is a lap tube type, L CD (Li,quid Crystal Di
spray), P D P (Plasuia Dis
Flat type devices such as play panels are used as standard. Since these display devices operate dynamically, they obtain a stable display by receiving (refreshing) control signals and display data at a constant frequency.
従って、表示制御回路は常に表示する内容をビデオメモ
リから読出し、表示装置の制御信号と共に表示データを
生成して表示装置に転送する動作を繰り返している。Therefore, the display control circuit constantly reads content to be displayed from the video memory, generates display data together with a control signal for the display device, and repeats the operation of transmitting the generated display data to the display device.
(発明が解決しようとする課題)
上述した従来例によれば、表示制御回路は表示内容が変
化していないにもかかわらず、常に表示する内容をビデ
オメモリから読出し、制御信号と共に表示データを生成
する必要がある。これらの制御回路は高速で動作してい
るため比較的大きな電力を消費している。従って、バッ
テリで動作するラップトツブタイプのパーソナルコンピ
ュータ等においては動作時間が短くなる等の問題点があ
った。(Problems to be Solved by the Invention) According to the conventional example described above, the display control circuit always reads the content to be displayed from the video memory even though the display content is not changing, and generates display data together with the control signal. There is a need to. Since these control circuits operate at high speed, they consume relatively large amounts of power. Therefore, laptop-type personal computers and the like that operate on batteries have problems such as a short operating time.
この発明は上記事情に鑑みてなされたものであり、表示
内容に変化のあるときと無いときとでは動作周波数に差
を設けることにより、低消費電力化をはかった表示制御
装置を提供することを目的とする。The present invention has been made in view of the above circumstances, and an object thereof is to provide a display control device that achieves low power consumption by providing a difference in operating frequency between when there is a change in display content and when there is no change in display content. purpose.
[発明の構成]
(課題を解決するための手段)
本発明の表示制御装置は、表示装置に対して複数のフレ
ーム周波数に従いリフレッシュ制御を行う表示制御手段
と、表示内容の変化の有無を検出する手段と、表示内容
に変化のない時はビデオメモリからの表示データの読出
し、ならびに表示データ及び表示装置のための制御信号
の生成を停止もしくは低速動作に切り換える手段と、表
示内容に変化のあった時はビデオメモリからの表示デー
タの読出し、ならびに表示データ及び表示装置のための
制御信号の生成を再開もしくは高速動作に切り換える手
段とを具備することを特徴とする。[Structure of the Invention] (Means for Solving the Problems) A display control device of the present invention includes a display control unit that performs refresh control on a display device according to a plurality of frame frequencies, and a display control device that detects the presence or absence of a change in display content. means for stopping or switching to low-speed operation the reading of display data from the video memory and the generation of display data and control signals for the display device when there is no change in the display content; The present invention is characterized in that it comprises means for resuming or switching to high-speed operation the reading of display data from the video memory and the generation of display data and control signals for the display device.
(作 用)
上述した構成にて、表示内容に変化がないことを検出し
たとき、ビデオメモリからの表示データの読出し、生成
を停止もしくは低速動作に切り替え、変化があったとき
、ビデオメモリからのデータの読出しまたは生成を再開
もしくは高速動作に切り替える。本発明は表示内容に変
化がない時は表示回路が停止または低速で動作するため
低消費電力となり、バッテリでの動作時間が長くなる。(Function) With the above configuration, when it is detected that there is no change in the display content, reading and generating display data from the video memory is stopped or switched to low-speed operation, and when there is a change, the display data is read from the video memory. Resume reading or generating data or switch to high-speed operation. According to the present invention, the display circuit stops or operates at low speed when there is no change in the displayed content, resulting in low power consumption and a long battery operation time.
また、システムからビデオメモリに表示データを書込ε
゛時はリフレッシュのためのビデオメモリの読出しサイ
クルとシェアする。従って低速でリフレッシュしている
時はシステムからの書込みサイクルのシェアが大きくな
るため短時間で書込みを終了することができる。Also, the display data is written from the system to the video memory ε
This time is shared with the video memory read cycle for refreshing. Therefore, when refreshing at a low speed, the share of write cycles from the system increases, so that writing can be completed in a short time.
(実施例) 以下、図面を使用して本発明実施例について説明する。(Example) Embodiments of the present invention will be described below using the drawings.
第1図は本発明が採用される表示システムの実施例を示
すブロック図である。図において、1はスタティック型
の表示装置であり、2は表示データを保持しておくビデ
オメモリである。FIG. 1 is a block diagram showing an embodiment of a display system to which the present invention is adopted. In the figure, 1 is a static display device, and 2 is a video memory that holds display data.
3はビデオメモリ2のリード/ライトのための制御信号
の生成、表示データの生成、表示装置1のためのタイミ
ング制御信号の生成等を行う表示制御装置である。A display control device 3 generates control signals for reading/writing the video memory 2, generates display data, generates timing control signals for the display device 1, and the like.
第2図は第1図のシステム内の表示制御装置3の内部構
成を示すブロック図である。図において、31は外部か
ら供給される基本クロックCLOCKを分周する分周回
路である。32は上記基本クロックCLOCKおよび分
周回路31から出力される分周クロックを入力し、その
いずれか一方をクロック選択信号CLKSEL (CL
KSEL信号)に応じて選択するマルチプレクサである
。33は第1図のビデオメモリ2の読出しタイミング信
号と表示装置1の制御信号を発生するタイミング発生回
路である。34.35はフリップフロップ(F/F)
、36はアンド回路である。FIG. 2 is a block diagram showing the internal configuration of the display control device 3 in the system of FIG. 1. In the figure, numeral 31 is a frequency dividing circuit that divides the basic clock CLOCK supplied from the outside. 32 inputs the basic clock CLOCK and the divided clock output from the frequency dividing circuit 31, and outputs one of them as a clock selection signal CLKSEL (CL
KSEL signal). Reference numeral 33 denotes a timing generation circuit that generates a read timing signal for the video memory 2 and a control signal for the display device 1 shown in FIG. 34.35 is a flip-flop (F/F)
, 36 are AND circuits.
37はフリップフロップ34.35およびアンド回路3
6で構成されるクロック選択信号発生回路であり、メモ
リライト信号MEMW (MEMW信号)および垂直帰
線信号VSYNC(VSYNC信号)をもとにタロツク
選択信号CLKSELを生成する。37 is a flip-flop 34, 35 and an AND circuit 3
6, which generates a tally selection signal CLKSEL based on a memory write signal MEMW (MEMW signal) and a vertical retrace signal VSYNC (VSYNC signal).
第3図は本発明実施例の動作を示すタイミングチャート
であり、表示制御装置3によるクロック選択信号CLK
SELの生成を説明するためのタイミングチャートであ
る。図中に示される信号名は第1図および第2図のそれ
と一致するものとする。FIG. 3 is a timing chart showing the operation of the embodiment of the present invention, in which the clock selection signal CLK by the display control device 3 is
3 is a timing chart for explaining generation of SEL. It is assumed that the signal names shown in the figure match those in FIGS. 1 and 2.
以下、本発明実施例の動作について説明する。The operation of the embodiment of the present invention will be explained below.
まず、フリップフロップ34のリセット入力端子(R)
にはメモリライト信号(メモリライトコマンド>MEM
W (MEMW信号)が入力されている。またフリップ
フロップ34のデータ入力(D)は電源電圧VDDにプ
ルアップされ、クロック入力(CK)には垂直帰線信号
VSYNCが入力されている。通常、このフリップフロ
ップ34のQ出力aは、データ人力(D)が電源電圧V
DDにプルアップされ、且つリセット人力(R入力)の
M E MW倍信号ローイレベルであるため、クロック
入力(CK)のVSYNC信号によってハイレベルが維
持されている。従って、フリップフロップ34のQ出力
aをデータ入力(D)とするフリップフロップ35のQ
出力すもハイレベルとなっており、フリップフロップ3
4.35のQ出力a、bの論理積をとるアンド回路36
の出力であるCLKSEL信号もハイレベルとなってい
る。First, the reset input terminal (R) of the flip-flop 34
is the memory write signal (memory write command > MEM
W (MEMW signal) is input. Further, the data input (D) of the flip-flop 34 is pulled up to the power supply voltage VDD, and the vertical retrace signal VSYNC is input to the clock input (CK). Normally, the Q output a of this flip-flop 34 is such that the data input (D) is the power supply voltage V.
Since it is pulled up to DD and has a low level of the MEMW times signal of the reset manual input (R input), it is maintained at a high level by the VSYNC signal of the clock input (CK). Therefore, the Q output of the flip-flop 35 which uses the Q output a of the flip-flop 34 as the data input (D)
The output is also at a high level, and flip-flop 3
AND circuit 36 that takes the AND of the Q outputs a and b of 4.35
The CLKSEL signal which is the output of is also at high level.
マルチプレクサ32は、CLKSEL信号がハイレベル
である場合には分周回路31の出力(分周クロック)を
選択し、リフレッシュタイミング発生回路33に供給す
る。リフレッシュタイミング発生回路33は分周クロッ
ク(基本クロックCLOCKの分周クロック)によって
低速動作用制御信号を発生する。When the CLKSEL signal is at a high level, the multiplexer 32 selects the output (divided clock) of the frequency dividing circuit 31 and supplies it to the refresh timing generating circuit 33 . The refresh timing generation circuit 33 generates a low-speed operation control signal using a frequency-divided clock (a frequency-divided clock of the basic clock CLOCK).
表示内容が変化する時は、システムにより、その表示デ
ータがメモリライト信号MEMWに従ってビデオメモリ
2に書込まれる。このときフリップフロップ34は、M
EMW信号によってリセットされ、そのQ出力aはロー
レベルとなる。この結果、アンド回路36の出力である
CLKSEL信号もローレベルになる。マルチプレクサ
32はCLKSEL信号がローレベルの場合には、外部
から与えられる基本クロックCLOCKを選択し、リフ
レッシュタイミング発生回路33に供給する。When the display contents change, the system writes the display data into the video memory 2 according to the memory write signal MEMW. At this time, the flip-flop 34 is M
It is reset by the EMW signal, and its Q output a becomes low level. As a result, the CLKSEL signal output from the AND circuit 36 also becomes low level. When the CLKSEL signal is at a low level, the multiplexer 32 selects the externally applied basic clock CLOCK and supplies it to the refresh timing generation circuit 33.
リフレッシュタイミング発生回路33は、この基本クロ
ックCLOCKによって高速動作用制御信号を発生する
。The refresh timing generation circuit 33 generates a high-speed operation control signal using this basic clock CLOCK.
フリップフロップ35はビデオメモリ2への書込みが終
了したフレームの次の1フレームを指定するもので、フ
リップフロップ34のQ出力aがハイレベルになっても
、次のVSYNC信号まで(次にVSYNC信号がハイ
レベルとなるまで)ローレベルを維持する。アンド回路
36の出力(CLKSEL信号)はその間口−レベルに
なる。そして、フリップフロップ35のQ出力すがハイ
レベルになるとアンド回路36の出力(CLKSEL信
号)もハイレベルになり、°再び分周回路31からの分
周クロックがマルチプレクサ32によって選択され、リ
フレッシュタイミング発生回路33に供給される。リフ
レッシュタイミング発生回路33は分周回路31からの
分周クロックによって低速動作用の制御信号を発生する
。The flip-flop 35 specifies the next frame after the frame that has been written to the video memory 2, and even if the Q output a of the flip-flop 34 becomes high level, the next VSYNC signal (the next VSYNC signal remains at low level (until it reaches high level). The output (CLKSEL signal) of the AND circuit 36 becomes the opening level. Then, when the Q output of the flip-flop 35 becomes high level, the output of the AND circuit 36 (CLKSEL signal) also becomes high level, and the divided clock from the frequency dividing circuit 31 is again selected by the multiplexer 32 to generate a refresh timing. It is supplied to the circuit 33. The refresh timing generation circuit 33 generates a control signal for low-speed operation using the divided clock from the frequency dividing circuit 31.
尚、完全にリフレッシュタイミングを停止する場合は、
分周回路31をなくし、且つマルチプレクサ32に代え
て基本クロックCLOCKを入力とするゲート回路を用
い、CLKSEL信号でゲートすることによってリフレ
ッシュタイミング発生回路33へのクロック(CLOC
K)の供給を停止すれば良い。In addition, if you want to completely stop the refresh timing,
By eliminating the frequency dividing circuit 31 and using a gate circuit which inputs the basic clock CLOCK in place of the multiplexer 32, the clock (CLOCK) to the refresh timing generation circuit 33 is gated by the CLKSEL signal.
It is sufficient to stop the supply of K).
ところで、本発明によれば、システムからビデオメモリ
2に表示データを書込む時はリフレッシュのためのビデ
オメモリ2の読出しサイクルとシェアスる。従って、C
LKSEL信号としてフリップフロップ35のQ出力す
を使用することによって、低速動作の読出しサイクルに
対して書込みサイクルのシェアが大きくなるため、短時
間で書込みを終了することができる。By the way, according to the present invention, when display data is written from the system to the video memory 2, it is shared with the read cycle of the video memory 2 for refreshing. Therefore, C
By using the Q output of the flip-flop 35 as the LKSEL signal, the share of the write cycle becomes larger than the read cycle of low-speed operation, so that writing can be completed in a short time.
[発明の効果コ
以上説明のように本発明によれば、表示内容に変化がな
い時は表示制御装置が停止または低速で動作するため低
消費電力となり、バッテリでの動作時間が長くなる。ま
た、システムからビデオメモリに表示データを書込む時
はリフレッシュのためのビデオメモリの読出しサイクル
とシェアする。[Effects of the Invention] As described above, according to the present invention, when there is no change in display content, the display control device stops or operates at low speed, resulting in low power consumption and long battery operation time. Furthermore, when display data is written from the system to the video memory, it is shared with the video memory read cycle for refreshing.
従って低速でリフレッシュしている時はシステムからの
書込みサイクルのシェアが大きくなるため短時間で書込
みを終了することができる等の効果が得られる。Therefore, when refreshing at a low speed, the share of write cycles from the system increases, so that it is possible to finish writing in a short time.
第1図は本発明が採用される表示システムの実施例を示
すブロック図、第2図は第1図に示される表示制御装置
の内部構成を示すブロック図、第3図は本発明実施例の
動作を示すタイミングチャートである。
1・・・表示装置、2・・・ビデオメモリ、3・・・表
示制御装置、31・・・分周回路、32・・・マルチプ
レクサ、33・・・リフレッシュタイミング発生回路、
34、35・・・フリップフロップ、36・・・アンド
回路、37・・・クロック選択信号発生回路。
出願人代理人 弁理士 鈴江武彦
第1図
5YNC
第 2 口FIG. 1 is a block diagram showing an embodiment of a display system to which the present invention is adopted, FIG. 2 is a block diagram showing the internal configuration of the display control device shown in FIG. 1, and FIG. It is a timing chart showing the operation. DESCRIPTION OF SYMBOLS 1... Display device, 2... Video memory, 3... Display control device, 31... Frequency division circuit, 32... Multiplexer, 33... Refresh timing generation circuit,
34, 35...Flip-flop, 36...AND circuit, 37...Clock selection signal generation circuit. Applicant's representative Patent attorney Takehiko Suzue Figure 1 5YNC 2nd mouth
Claims (1)
シュ制御を行う表示制御手段と、表示内容の変化の有無
を検出する手段と、表示内容に変化のない時はビデオメ
モリからの表示データの読出し、ならびに表示データ及
び表示装置のための制御信号の生成を停止もしくは低速
動作に切り換える手段と、表示内容に変化のあった時は
ビデオメモリからの表示データの読出し、ならびに表示
データ及び表示装置のための制御信号の生成を再開もし
くは高速動作に切り換える手段とを具備することを特徴
とする表示制御装置。Display control means for performing refresh control on a display device according to a plurality of frame frequencies; means for detecting whether or not there is a change in display content; and means for reading display data from a video memory and displaying when there is no change in display content. Means for stopping or switching to low-speed operation the generation of control signals for data and display devices, reading display data from video memory when there is a change in display content, and controlling signals for display data and display devices; 1. A display control device comprising means for restarting generation or switching to high-speed operation.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2322641A JPH04195091A (en) | 1990-11-28 | 1990-11-28 | Display controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2322641A JPH04195091A (en) | 1990-11-28 | 1990-11-28 | Display controller |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04195091A true JPH04195091A (en) | 1992-07-15 |
Family
ID=18145975
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2322641A Pending JPH04195091A (en) | 1990-11-28 | 1990-11-28 | Display controller |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04195091A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5648799A (en) * | 1992-12-02 | 1997-07-15 | Elonex I.P. Holdings, Ltd. | Low-power-consumption monitor standby system |
US5821924A (en) * | 1992-09-04 | 1998-10-13 | Elonex I.P. Holdings, Ltd. | Computer peripherals low-power-consumption standby system |
-
1990
- 1990-11-28 JP JP2322641A patent/JPH04195091A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5821924A (en) * | 1992-09-04 | 1998-10-13 | Elonex I.P. Holdings, Ltd. | Computer peripherals low-power-consumption standby system |
US5648799A (en) * | 1992-12-02 | 1997-07-15 | Elonex I.P. Holdings, Ltd. | Low-power-consumption monitor standby system |
US5880719A (en) * | 1992-12-02 | 1999-03-09 | Eloney I.P. Holdings L.T.D. | Low-power-consumption monitor standby system |
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