JPH04192361A - Semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はショットキ・バリア・ダイオードと、拡散抵抗
とを並列接続した半導体装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device in which a Schottky barrier diode and a diffused resistor are connected in parallel.
〔従来の技術］
第３図は従来のこの種の半導体装置の一例であり、同図
（ａ）は平面図、同図（ｂ）はそのＣ−Ｃ線断面図であ
る。同図において、Ｐ型シリコン基板１１上にＮ゛型埋
込拡散領域１２、Ｎ型エピタキシャル領域１３を形成し
、かつＰ゛型反転防止領域１４と溝分離領域１５で素子
領域を画成している。また、素子領域にはＮ゛型引出し
拡散領域１６を形成する。そして、表面に絶縁膜１７を
形成し、かつＮ型エピタキシャル領域１３とＮ゛型引出
し拡散領域１６に対応する位置にコンタクト窓１８をあ
けた上で、シリサイド層１９、バリア・メタル２０、配
線電極２１を形成し、ショットキ・バリア・ダイオード
を構成している。[Prior Art] FIG. 3 shows an example of a conventional semiconductor device of this type, in which FIG. 3(a) is a plan view and FIG. 3(b) is a sectional view taken along the line CC. In the figure, an N-type buried diffusion region 12 and an N-type epitaxial region 13 are formed on a P-type silicon substrate 11, and an element region is defined by a P-type inversion prevention region 14 and a trench isolation region 15. There is. Further, an N-type lead-out diffusion region 16 is formed in the element region. Then, after forming an insulating film 17 on the surface and opening a contact window 18 at a position corresponding to the N-type epitaxial region 13 and the N-type lead-out diffusion region 16, the silicide layer 19, barrier metal 20, wiring electrode 21 to constitute a Schottky barrier diode.
また、このショットキ・バリア・ダイオードと隣接する
位置には拡散抵抗を構成するＰ−型拡散抵抗領域２３を
形成し、これを前記配線電極２１に接続することで、シ
ョットキ・バリア・ダイオードと並列に拡散抵抗を接続
している。In addition, a P-type diffused resistance region 23 constituting a diffused resistance is formed at a position adjacent to this Schottky barrier diode, and by connecting this to the wiring electrode 21, a P-type diffused resistance region 23 is formed in parallel with the Schottky barrier diode. A diffused resistor is connected.
なお、Ｎ型エピタキシャル領域１３のリンの不純物濃度
は５Ｘ１０”原子７ｃｍ３以下にて形成される。また、
シリサイド層１９は数百入球の白金シリサイドが、バリ
ア・メタル２０としてチタン・タングステン等が、さら
に配線金属２１としてアルミニウム等が使用されている
。Note that the N-type epitaxial region 13 is formed with a phosphorus impurity concentration of 5×10” atoms 7 cm 3 or less.
The silicide layer 19 is made of several hundred balls of platinum silicide, the barrier metal 20 is made of titanium, tungsten, etc., and the wiring metal 21 is made of aluminum or the like.
〔発明が解決しようとする課Ｂ］
この従来の半導体装置では、ショットキ・バリア・ダイ
オードと拡散抵抗とをシリコン基板上に隣接配置した上
で配線電極により並列接続しているため、全体としての
配置面積が大きくなり、半導体チップの大型化を招くと
いう問題がある。[Problem B to be Solved by the Invention] In this conventional semiconductor device, a Schottky barrier diode and a diffused resistor are arranged adjacent to each other on a silicon substrate and connected in parallel by wiring electrodes, so that the overall arrangement is difficult. There is a problem in that the area increases, leading to an increase in the size of the semiconductor chip.
本発明の目的は配置面積を低減してチップの小型化を実
現した半導体装置を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device in which the layout area is reduced and the chip size is reduced.
（課題を解決するための手段〕
本発明の半導体装置は、ショットキ・バリア・ダイオー
ドのショットキ障壁を形成する半導体基体の一部に、半
導体基体と同じ導電型の高濃度領域を形成し、ている。(Means for Solving the Problems) The semiconductor device of the present invention includes forming a high concentration region of the same conductivity type as the semiconductor substrate in a part of the semiconductor substrate forming the Schottky barrier of the Schottky barrier diode. .
〔作用］
本発明によれば、高濃度令頁域によってショットキ障壁
の一部にオーミック接合が構成され、ショットキ・バリ
ア・ダイオードを形成した半導体基体の一部を拡散抵抗
として構成でき、ショットキ、バリア・ダイオードと拡
散抵抗との並列回路が構成される。[Function] According to the present invention, an ohmic junction is formed in a part of the Schottky barrier by the high concentration range, and a part of the semiconductor substrate in which the Schottky barrier diode is formed can be formed as a diffused resistor.・A parallel circuit of a diode and a diffused resistor is constructed.
（実施例） 次に、本発明を図面を参照して説明する。(Example) Next, the present invention will be explained with reference to the drawings.
第１図は本発明の第１実施例を示しており、同図（ａ）
は平面図、同図（ｂ）はそのＡ−Ａ線に沿う断面図であ
る。図において、Ｐ型シリコン基板１１上にＮ゛型埋込
拡散領域１２、Ｎ型エピタキシャル領域１３を形成し、
Ｐ゛型反転防止領域１４と溝分離領域１５で素子領域を
画成している。FIG. 1 shows a first embodiment of the present invention, and FIG.
is a plan view, and FIG. 3(b) is a cross-sectional view taken along the line A-A. In the figure, an N-type buried diffusion region 12 and an N-type epitaxial region 13 are formed on a P-type silicon substrate 11,
The P-type inversion prevention region 14 and the groove isolation region 15 define an element region.
また、素子領域にはＮ゛型引出し拡散領域１６を形成し
ている。そして、表面に絶縁膜１７を形成し、前記Ｎ型
エピタキシャル領域１３とＮ゛型引出し拡散領域１６に
それぞれ対応する位置にコンタクト窓１８を開設してい
る。このコンタクト窓１８には白金シリサイド１１１９
、チタン・タングステンのバリア・メタル２０、アルミ
ニウムの配線電極２１を形成している。さらに、前記Ｎ
型エピタキシャル領域１３に形成したシリサイド層１９
の一部の直下には、Ｎ゛型拡散領域２２を形成している
。Further, an N-type lead-out diffusion region 16 is formed in the element region. Then, an insulating film 17 is formed on the surface, and contact windows 18 are opened at positions corresponding to the N-type epitaxial region 13 and the N''-type lead-out diffusion region 16, respectively. This contact window 18 has platinum silicide 1119
, a barrier metal 20 made of titanium/tungsten, and a wiring electrode 21 made of aluminum. Furthermore, the N
Silicide layer 19 formed in the type epitaxial region 13
An N-type diffusion region 22 is formed directly under a portion of the region.
、： のＮ”型拡散領域２２は、１０１ｅ〜１０”原子
／ｃｍ３のリンネ鈍物をイオン注入法を用いて深さ０．
２〜０．３μｍに形成している。, : The N" type diffusion region 22 is formed by implanting a Linnean blunt material with a concentration of 101e to 10" atoms/cm3 to a depth of 0.
It is formed to have a thickness of 2 to 0.3 μm.
したがって、この構成によれば、Ｎ型エピタキシセル領
域１３とシリサイド層１９とでショットキ障壁が構成さ
れ、ンヨットキ・バリア・ダイオードが形成される。し
かしながら、このシリサイド層１９の一部には、Ｎ゛型
拡散領域２２によってオーミック接触が構成されるため
、この一部とＮ゛型引出し拡散領域１６との間はＮ型エ
ピタキシャル領域１３を抵抗素子とする拡散抵抗が構成
されることになる。したがって、この構成のみでショッ
トキ・バリア・ダイオードと拡散抵抗との並列回路が構
成され、回路全体の配置面積を低減することが可能とな
る。Therefore, according to this configuration, a Schottky barrier is formed by the N-type epitaxy cell region 13 and the silicide layer 19, and a N-type barrier diode is formed. However, since ohmic contact is formed in a part of this silicide layer 19 by the N-type diffusion region 22, the N-type epitaxial region 13 is connected to the resistance element between this part and the N-type lead-out diffusion region 16. A diffused resistor will be constructed. Therefore, with only this configuration, a parallel circuit of the Schottky barrier diode and the diffused resistor is configured, and the layout area of the entire circuit can be reduced.
次に製造方法について説明する。Next, the manufacturing method will be explained.
まず、Ｐ型シリコン基板１１上に選択的にＮ゛型埋込拡
散領域１２を形成した後、減圧成長法を用いて厚さ１μ
ｍ程度、不純物濃度１０”〜１０１６原子／ｃｍ３のＮ
型エピタキシセル領域１３を形成する。First, an N-type buried diffusion region 12 is selectively formed on a P-type silicon substrate 11, and then a thickness of 1 μm is formed using a reduced pressure growth method.
N with an impurity concentration of 10” to 1016 atoms/cm3
A type epitaxy cell region 13 is formed.
次に、素子分離を行うため幅１μｍ、深さ数μｍの溝を
形成し、イオン注入法を用いてＰ゛型反転防止領域１４
を形成する。Next, in order to perform element isolation, a trench with a width of 1 μm and a depth of several μm is formed, and a P-type inversion prevention region 14 is formed using an ion implantation method.
form.
次に溝埋設のため、酸化膜系の絶縁物を堆積させ、工・
ノチングパツク法により平坦化を行い、溝分離領域１５
を形成する。Next, to fill the trench, an oxide film-based insulator was deposited, and the
Flattening is performed using the notching pack method, and groove isolation regions 15 are formed.
form.
、 次に厚さ０．３μｍ程度の絶縁膜１７を形成した後
、選択的にＮ゛型引出し拡散領域１６を形成する。Next, after forming an insulating film 17 with a thickness of about 0.3 .mu.m, an N'' type extraction diffusion region 16 is selectively formed.
その後、各電極形成のため各コンタクト窓１８を開設し
、一方のコンタクト窓内に部分的にｔｏ”〜１０２０原
子／ｃｍ３のリンネ鈍物をイオン注入法を用いて深さ０
．２〜０．３μｍのＮ゛型拡散領域２２を形成する。After that, each contact window 18 is opened to form each electrode, and a Linnean blunt material of to"~1020 atoms/cm3 is partially implanted into one contact window to a depth of 0.
．． An N-type diffusion region 22 of 2 to 0.3 μm is formed.
つぎに白金（Ｐｔ）を被着し、５００°Ｃ程度の温度で
熱処理を行う。Ｎ型シリコンの露出したコンタクト窓内
には白金ソリサイド層（Ｐ ｔ Ｓ ｉＮ９が形成され
る。Next, platinum (Pt) is deposited and heat treated at a temperature of about 500°C. A platinum solicide layer (P t SiN9) is formed within the exposed contact window of the N-type silicon.
次に、チタン・タングステン等のバリア・メタル２０を
形成し、その後アルミニウムで配線電極２１を形成する
。Next, a barrier metal 20 such as titanium or tungsten is formed, and then a wiring electrode 21 is formed from aluminum.
第２図は本発明の第２実施例を示しており、同図（ａ）
は平面図、同図（ｂ）はそのＢ−Ｂ線断面図である。構
成は第１実施例とほぼ同一であり、同一部分には同一符
号を付して詳細な説明は省略する。FIG. 2 shows a second embodiment of the present invention, and FIG.
is a plan view, and FIG. 3(b) is a sectional view taken along line B-B. The configuration is almost the same as that of the first embodiment, and the same parts are given the same reference numerals and detailed explanations will be omitted.
ただし、この実施例では、オーミック接続を得るための
Ｎ゛型拡散領域２２Ａは、白金シリサイド層１９の周辺
部に形成している。通常、このようなシリサイド層１９
の周辺領域では曲率半径が小さく電界集中が大きく、耐
圧低下やリーク電流が大きくなる領域であるが、この領
域にＮ゛型拡散領域２２Ａを設けてオーミック領域とす
ることで、ショットキ障壁におけるこれらの問題を解消
する。However, in this embodiment, the N-type diffusion region 22A for obtaining ohmic connection is formed at the periphery of the platinum silicide layer 19. Usually, such a silicide layer 19
The surrounding region has a small radius of curvature and a large concentration of electric field, resulting in a drop in breakdown voltage and a large leakage current. However, by providing the N-type diffusion region 22A in this region and making it an ohmic region, these areas in the Schottky barrier can be reduced. solve the problem.
以上説明したように本発明は、ショットキ障壁の一部に
半導体基体と同じ導電型の高濃度領域を形成しているの
で、この高濃度領域においてオーミック接合が構成され
、これにより半導体基体の一部を拡散抵抗として利用で
き、ショットキ・バリア・ダイオードと拡散抵抗との並
列回路が構成される。したがって、ショットキ・バリア
・ダイオードに隣接して拡散抵抗を配置する必要がなく
、全体の配置面積を約１／２に低減し１、チップの小型
化が実現できる。As explained above, in the present invention, a high concentration region of the same conductivity type as the semiconductor substrate is formed in a part of the Schottky barrier, so an ohmic junction is formed in this high concentration region, and this forms a part of the semiconductor substrate. can be used as a diffused resistor, forming a parallel circuit of a Schottky barrier diode and a diffused resistor. Therefore, there is no need to arrange a diffused resistor adjacent to the Schottky barrier diode, and the overall arrangement area can be reduced to approximately 1/2, 1 and the chip can be made smaller.
第１図は本発明の第１実施例を示し、同図（ａ）は平面
図、同図（ｂ）はそのＡ −、Ａ線に沿う断面図、第２
図は本発明の第２実施例を示し、同図（ａ）は平面図、
同図（ｂ）はそのＢ−Ｂ線に沿う断面図、第３図は従来
の半導体装置を示し、同図（ａ）は平面図、同図（ｂ）
はそのＣ−Ｃ線に沿う断面図である。
１１・・・Ｐ型シリコン基板、１２・・・Ｎ゛型埋込拡
散領域、１３・・・Ｎ型エピタキシャル領域、１４・・
・Ｐ゛型反転防止領域、１５・・・溝分離領域、１６・
・・Ｎ゛型引出し拡散領域、１７・・・絶縁膜、１８・
・・コンタクト窓、１９・・・白金９９９４１層、２０
・・・バリアメタル、２１・・・配線電極、２２．２２
Ａ・・・Ｎ゛型拡散領域、２３・・・拡散抵抗。
第１図
（ａ）
（ｂ）
Ｖ１２Ａ”’ｊＪ＋、！’Ｍ孤負ｙ＋ＰＡ ＺＩｐ
’、、ｊ・７’ｚＪＪ塔ヌε第２図
（ａ）
（ｂ）
＋２ ’１１
第３図
（ａ）
（ｂ）
１２ ゝ１１FIG. 1 shows a first embodiment of the present invention; FIG. 1(a) is a plan view, FIG.
The figure shows a second embodiment of the present invention, where (a) is a plan view;
Figure 3(b) is a cross-sectional view taken along line B-B, Figure 3 shows a conventional semiconductor device, Figure 3(a) is a plan view, Figure 3(b)
is a sectional view taken along the line CC. DESCRIPTION OF SYMBOLS 11... P-type silicon substrate, 12... N-type buried diffusion region, 13... N-type epitaxial region, 14...
・P'' type inversion prevention region, 15... Groove isolation region, 16.
...N-type extraction diffusion region, 17...insulating film, 18.
...Contact window, 19...Platinum 99941 layer, 20
... Barrier metal, 21 ... Wiring electrode, 22.22
A...N-type diffusion region, 23... Diffusion resistance. Figure 1 (a) (b) V12A"'jJ+,!'M solitude y+PA ZIp
',,j・7'zJJ towernu εFigure 2 (a) (b) +2 '11 Figure 3 (a) (b) 12 ゝ11
Claims (1)
ショットキ・バリア・ダイオードを構成し、かつこのシ
ョットキ・バリア・ダイオードと並列に拡散抵抗を接続
してなる半導体装置において、前記ショットキ障壁を構
成する半導体基体の一部に一導電型の高濃度領域を形成
したことを特徴とする半導体装置。1. In a semiconductor device in which a Schottky barrier is formed on a semiconductor substrate of one conductivity type to constitute a Schottky barrier diode, and a diffused resistor is connected in parallel with the Schottky barrier diode, the Schottky barrier is constituted. 1. A semiconductor device characterized in that a high concentration region of one conductivity type is formed in a part of a semiconductor substrate.
Priority Applications (1)
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|---|---|---|---|
| JP2318619A JP2682231B2 (en) | 1990-11-24 | 1990-11-24 | Semiconductor device |
Applications Claiming Priority (1)
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|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04192361A true JPH04192361A (en) | 1992-07-10 |
| JP2682231B2 JP2682231B2 (en) | 1997-11-26 |
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ID=18101159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6432671A (en) * | 1987-07-29 | 1989-02-02 | Hitachi Ltd | Semiconductor storage device |
-
1990
- 1990-11-24 JP JP2318619A patent/JP2682231B2/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6432671A (en) * | 1987-07-29 | 1989-02-02 | Hitachi Ltd | Semiconductor storage device |
Also Published As
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|---|---|
| JP2682231B2 (en) | 1997-11-26 |
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