JPH04186914A - Temporary holding circuit - Google Patents
Temporary holding circuitInfo
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- JPH04186914A JPH04186914A JP2316458A JP31645890A JPH04186914A JP H04186914 A JPH04186914 A JP H04186914A JP 2316458 A JP2316458 A JP 2316458A JP 31645890 A JP31645890 A JP 31645890A JP H04186914 A JPH04186914 A JP H04186914A
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Landscapes
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Abstract
Description
【発明の詳細な説明】
技術分野
本発明は仮保持回路に関し、特にディジタルデータの仮
保持を行う仮保持回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION Technical Field The present invention relates to a temporary holding circuit, and more particularly to a temporary holding circuit that temporarily holds digital data.
従来技術
従来のこの様な仮保持回路としては第3図に示す回路が
広く用いられている。Dタイプフリップフロップ(以下
DFFと称す)1は入力端子10の入力信号をデータ入
力とし、入力端子30のクロック信号をクロック人力と
し、このクロック信号の立上り遷移タイミングに同期し
てデータ入力を取込み保持する。Prior Art As a conventional temporary holding circuit of this kind, the circuit shown in FIG. 3 is widely used. A D-type flip-flop (hereinafter referred to as DFF) 1 uses an input signal at an input terminal 10 as a data input, uses a clock signal at an input terminal 30 as a clock input, and takes in and holds data input in synchronization with the rising transition timing of this clock signal. do.
DFF2はDFFIのQ出力25をデータ入力とし、同
しくクロック信号の立上りに同期してデータ入力を取込
み保持する。The DFF2 uses the Q output 25 of the DFFI as a data input, and similarly takes in and holds the data input in synchronization with the rising edge of the clock signal.
アンド回路3はDFFI及び2の各Q出力25及び35
を2人力とし、このアント回路3の出力45はDFF9
のセット入力となっている。DFF9は“0”をデータ
人力とし、そのクロック入力にはクリア信号40が印加
されている。そして、このDFF9のQ出力20が回路
出力となっている。AND circuit 3 is each Q output 25 and 35 of DFFI and 2.
is powered by two people, and the output 45 of this ant circuit 3 is DFF9.
This is a set input. The DFF 9 has "0" as its data input, and a clear signal 40 is applied to its clock input. The Q output 20 of this DFF 9 is the circuit output.
第4図は第3図の回路の動作を示すタイミングチャート
である。クロック信号30の立上りタイミング時に、入
力端子10の信号が“1′ならば1、DFFIのQ出力
25は“1”となり、次のクロック信号が立上るとき、
DFF2のQ出力は“1゛となる。このようにDFF2
はDFFIの動作に対して1クロック周期だけ遅れて追
従することになる。FIG. 4 is a timing chart showing the operation of the circuit of FIG. 3. If the signal at the input terminal 10 is "1" at the rising timing of the clock signal 30, the Q output 25 of the DFFI becomes "1", and when the next clock signal rises,
The Q output of DFF2 becomes “1”. In this way, DFF2
follows the operation of DFFI with a delay of one clock period.
DFFI及び2のQ出力25及び35が同時に“1′に
なったとき、アンド回路3の出力45は“1°となり、
DFF9をセットし、そのQ出力20が“1”となって
仮保持状態になるのである。When the Q outputs 25 and 35 of DFFI and 2 become "1" at the same time, the output 45 of the AND circuit 3 becomes "1°,"
The DFF 9 is set, and its Q output 20 becomes "1", resulting in a temporary holding state.
この仮保持状態は端子40のクリア信号が“0゜になる
ことによりクリアされる。また、DFFI及び2の出力
をアンド回路3により論理積とすることによってノイズ
除去が行われている。This temporary holding state is cleared when the clear signal at the terminal 40 becomes "0". Further, noise is removed by logically multiplying the outputs of DFFI and 2 by the AND circuit 3.
この様な従来の回路では、DFFを3個用いているので
、回路構成か複雑化し、価格的にも高価となる。Since such a conventional circuit uses three DFFs, the circuit configuration becomes complicated and the cost becomes high.
発明の目的
そこで、本発明はかかる従来例の欠点を解消するべくな
されたものであって、その目的とするところは、ハード
ウェアを簡単化して低価格の仮保持回路を提供すること
にある。OBJECT OF THE INVENTION Therefore, the present invention has been made to eliminate the drawbacks of the conventional example, and its purpose is to simplify the hardware and provide a low-cost temporary holding circuit.
発明の構成
本発明による仮保持回路は、データ人力信号をクロック
信号の一方のレベル遷移タイミングに同期して取込み保
持する第1のDタイプフリップフロップと、このDタイ
プフリップフロップの出力をクロック入力端子に印加さ
れた信号の一方のレベル遷移タイミングに同期して取込
み保持する第2のDタイプフリップフロップ−と、前記
第1及び第2のDタイプフリップフロップの出力の論理
積を出力するアンド回路と、この論理積出力に応して前
記クロック信号をマスクして前記第2のDタイプフリッ
プフロップのクロ・ツク入力へ印加する手段とを含み、
前記第2のDタイプフリップフロップのリセット端子へ
クリア信号を供給し、前記第2のDタイプフリップフロ
ップの出力を回路出力としてなることを特徴とする。Structure of the Invention The temporary holding circuit according to the present invention includes a first D-type flip-flop that captures and holds a data input signal in synchronization with the level transition timing of one of the clock signals, and a clock input terminal for the output of this D-type flip-flop. a second D-type flip-flop that captures and holds the signal in synchronization with the level transition timing of one of the signals applied to the signal; and an AND circuit that outputs the AND of the outputs of the first and second D-type flip-flops. , means for masking the clock signal in response to the AND output and applying it to the clock input of the second D-type flip-flop;
A clear signal is supplied to the reset terminal of the second D-type flip-flop, and the output of the second D-type flip-flop becomes a circuit output.
実施例
以下、図面を用いて本発明の実施例について詳細に説明
する。Embodiments Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
第1図は本発明の実施例の回路図であり、第3図と同等
部分は同一符号により示している。本実施例では、第3
図のDFF9の代りに、アンド回路3の出力20を反転
するインバータ4と、このインバータ4の出力とクロッ
ク信号3oとの論理積を出力するアンド回路5とを用い
ている。FIG. 1 is a circuit diagram of an embodiment of the present invention, and parts equivalent to those in FIG. 3 are indicated by the same symbols. In this example, the third
In place of the DFF 9 shown in the figure, an inverter 4 that inverts the output 20 of the AND circuit 3 and an AND circuit 5 that outputs the logical product of the output of the inverter 4 and the clock signal 3o are used.
そして、DFF2のクロック入力端子へこのアンド回路
5の出力55を印加し、クリア信号4゜をDFF2のリ
セット信号としており、他の構成は第3図のそれと同一
である。The output 55 of the AND circuit 5 is applied to the clock input terminal of the DFF 2, and the clear signal 4° is used as a reset signal for the DFF 2, and the other configuration is the same as that shown in FIG.
第2図は第1図の回路の動作を示すタイミングチャート
である。入力端子1oの入力信号が“1′のとき、クロ
ック信号30が立上ると、DFFlのQ出力25は“1
”となる。これにより次のクロック信号が立上るとDF
F2の出力35は“1”になる
アンド回路3の出力20はDFFI及び2の両Q出力2
5及び35が共に“1°のときに“1”となり、これが
インバータ4により反転され、アンド回路5の一方の入
力であるクロック信号30はマスクされる。よって、D
FF2の内容は仮保持状態となる。FIG. 2 is a timing chart showing the operation of the circuit of FIG. 1. When the input signal of the input terminal 1o is "1", when the clock signal 30 rises, the Q output 25 of DFF1 becomes "1".
”.As a result, when the next clock signal rises, DF
Output 35 of F2 becomes "1". Output 20 of AND circuit 3 becomes both Q output 2 of DFFI and 2.
5 and 35 are both "1", which is inverted by the inverter 4, and the clock signal 30, which is one input of the AND circuit 5, is masked.
The contents of FF2 are temporarily held.
この仮保持状態はクリア信号4oによりDFF2がリセ
ットされるまで継続することになる。This temporary holding state will continue until the DFF 2 is reset by the clear signal 4o.
クロック信号の同期よりも小さいパルス幅のノイズに対
しては、DFFI及び2が同時に“1”となることはな
いので、ノイズが除去される。すなわち、本実施例の回
路は第3図の従来例と同様にノイズを除去しつつ仮保持
を行うことがてできるのである。For noise with a pulse width smaller than the synchronization of the clock signal, DFFI and 2 will not become "1" at the same time, so the noise is removed. That is, the circuit of this embodiment can perform temporary holding while removing noise, similar to the conventional example shown in FIG.
発明の効果
本発明によれば、DFFを3個から2個に減らすことが
できるので、より安価な仮保持回路を提供できるという
効果がある。Effects of the Invention According to the present invention, since the number of DFFs can be reduced from three to two, there is an effect that a cheaper temporary holding circuit can be provided.
第1図は本発明の実施例の回路図、第2図は本発明の実
施例の動作を示すタイミングチャート、第3図は従来例
を示す回路図、第4図は従来例の動作を示すタイミング
チャートである。
主要部分の符号の説明
1.2・・・・・・DFF
3.5・・・・・・アンド回路
4・・・・・インバータFIG. 1 is a circuit diagram of an embodiment of the present invention, FIG. 2 is a timing chart showing the operation of the embodiment of the present invention, FIG. 3 is a circuit diagram of a conventional example, and FIG. 4 is a diagram showing the operation of a conventional example. This is a timing chart. Explanation of symbols of main parts 1.2...DFF 3.5...AND circuit 4...Inverter
Claims (1)
移タイミングに同期して取込み保持する第1のDタイプ
フリップフロップと、このDタイプフリップフロップの
出力をクロック入力端子に印加された信号の一方のレベ
ル遷移タイミングに同期して取込み保持する第2のDタ
イプフリップフロップと、前記第1及び第2のDタイプ
フリップフロップの出力の論理積を出力するアンド回路
と、この論理積出力に応じて前記クロック信号をマスク
して前記第2のDタイプフリップフロップのクロック入
力へ印加する手段とを含み、前記第2のDタイプフリッ
プフロップのリセット端子へクリア信号を供給し、前記
第2のDタイプフリップフロップの出力を回路出力とし
てなることを特徴とする仮保持回路。(1) A first D-type flip-flop that captures and holds a data input signal in synchronization with the level transition timing of one of the clock signals, and an output of this D-type flip-flop that receives one of the signals applied to the clock input terminal. a second D-type flip-flop that captures and holds data in synchronization with the level transition timing; an AND circuit that outputs a logical product of the outputs of the first and second D-type flip-flops; means for masking a clock signal and applying it to a clock input of the second D-type flip-flop; providing a clear signal to a reset terminal of the second D-type flip-flop; A temporary holding circuit characterized in that the output of the pump is used as the circuit output.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2316458A JPH04186914A (en) | 1990-11-21 | 1990-11-21 | Temporary holding circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2316458A JPH04186914A (en) | 1990-11-21 | 1990-11-21 | Temporary holding circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04186914A true JPH04186914A (en) | 1992-07-03 |
Family
ID=18077322
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2316458A Pending JPH04186914A (en) | 1990-11-21 | 1990-11-21 | Temporary holding circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04186914A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5818274A (en) * | 1995-11-07 | 1998-10-06 | Sgs-Thomson Microelectronics S.R.L. | Flip-flop circuit |
-
1990
- 1990-11-21 JP JP2316458A patent/JPH04186914A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5818274A (en) * | 1995-11-07 | 1998-10-06 | Sgs-Thomson Microelectronics S.R.L. | Flip-flop circuit |
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