JPH04174537A - Semiconductor integrated circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はゲートアレイ型の半導体集積回路に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to a gate array type semiconductor integrated circuit.
［従来の技術］
第２図は従来のゲートアレイ型の半導体集積回路のチッ
プを示す平面図である。[Prior Art] FIG. 2 is a plan view showing a conventional gate array type semiconductor integrated circuit chip.
同図に示すように、従来のゲートアレイ型の半導体集積
回路のチップは矩形の形状をなしており、このチップに
は複数のトランジスタから形成されている論理ゲートを
構成する基本セル（図示せず）がチップの中央の矩形状
の基本セル領域１１に形成されている。As shown in the figure, a conventional gate array type semiconductor integrated circuit chip has a rectangular shape, and this chip includes basic cells (not shown) that constitute logic gates formed from multiple transistors. ) is formed in a rectangular basic cell region 11 at the center of the chip.
矩形状の基本セル領域１１の４つの辺に隣接している端
部領域１２には、複数の入圧力信号用セル１３が形成さ
れている。A plurality of input pressure signal cells 13 are formed in the end region 12 adjacent to four sides of the rectangular basic cell region 11 .
基本セル領域１１に形成されている基本セルと端部領域
１２に形成されている入出力信号用セル１３とは、縦横
方向に重畳して配設されている図示していない配線を介
して接続されており、入出力信号用セル１３はボンディ
ング用バット１３２のワイヤを介して図示していないイ
ンナリードに接続されている。The basic cell formed in the basic cell area 11 and the input/output signal cell 13 formed in the end area 12 are connected via wiring (not shown) arranged to overlap in the vertical and horizontal directions. The input/output signal cell 13 is connected to an inner lead (not shown) via a wire of a bonding butt 132.
第３図は第２図のゲートアレイ型の半導体集積回路のチ
ップの四隅の１つを示す平面図である。3 is a plan view showing one of the four corners of the chip of the gate array type semiconductor integrated circuit shown in FIG. 2. FIG.
同図に示すように、第２図のゲートアレイ型の半導体集
積回路のチップの四隅の領域１４には、入出力信号用セ
ル１３は形成されておらず、基本セル領域１１に形成さ
れている基本セルの動作に必要なバイアス電圧等の電源
電圧用の配線１５が縦横方向に形成されている。従って
、矩形状のチップの中央部を基本セルが、基本セルに隣
接したチップの周辺部を入出力信号用セル１３と配線１
５とが占めており、チップの全領域が有効利用されるよ
うに構成されている。As shown in the figure, input/output signal cells 13 are not formed in the four corner areas 14 of the chip of the gate array type semiconductor integrated circuit shown in FIG. 2, but are formed in the basic cell area 11. Wiring 15 for power supply voltage such as bias voltage necessary for operation of the basic cell is formed in the vertical and horizontal directions. Therefore, the central part of the rectangular chip is the basic cell, and the peripheral part of the chip adjacent to the basic cell is the input/output signal cell 13 and the wiring 1.
5, and is configured so that the entire area of the chip is effectively utilized.
［発明が解決しようとする課題］
このような上述の従来のゲートアレイ型の半導体集積回
路では、矩形状の基本セル領域１１の４つの辺に隣接し
ている端部領域１２にのみ入出力信号用セル１３が形成
されているので、基本セルの各々１、に必要な入出力信
号用セル１３を配置する。空間的な余裕がない場合には
基本セルのすべてを有効利用、することができないとい
う問題点がある。[Problems to be Solved by the Invention] In the conventional gate array type semiconductor integrated circuit described above, input/output signals are transmitted only to the end regions 12 adjacent to the four sides of the rectangular basic cell region 11. Since the cells 13 for input/output signals are formed, the necessary input/output signal cells 13 are arranged in each basic cell 1. There is a problem that if there is not enough space, it is not possible to make effective use of all the basic cells.
本発明の目的は、チップに形成されている基本セルを有
効利用することができるゲートアレイ型の半導体集積回
路を提供することにある。An object of the present invention is to provide a gate array type semiconductor integrated circuit that can effectively utilize basic cells formed on a chip.
［課題を解決するための手段］
本発明は上述の目的を達成するために、チップに形成さ
れており論理ゲートを構成する複数の基本セルと、チッ
プの外周部に形成されており基本セルを外部リードに電
気的に接続可能な複数の第１の入出力セルと、チップの
四隅の領域のうち少なくとも１つの領域に形成されてお
り基本セルを外部リードに電気的に接続可能な第２の入
ａカセルとを備えている。[Means for Solving the Problems] In order to achieve the above-mentioned object, the present invention includes a plurality of basic cells formed on a chip and constituting a logic gate, and a plurality of basic cells formed on the outer periphery of the chip. a plurality of first input/output cells that can be electrically connected to the external leads; and a second input/output cell that is formed in at least one of the four corner areas of the chip and that can electrically connect the basic cells to the external leads. It is equipped with a storage cassette.
Ｃ作用コ
複数の基本セルが形成されているチップの外周部に複数
の第１の入出力セルか、チップの四隅の領域のうち少な
くとも１つの領域に第２の入出力セルが形成されている
ため、第１の入出力セルに加え第２の入出力セルによっ
て基本セルを外部リードに電気的に接続することが可能
となるので、従って、チップサイズを変更することなく
、より多くの入出力信号を基本セルと接続することかで
きる。C Effect A plurality of first input/output cells are formed on the outer periphery of a chip on which a plurality of basic cells are formed, or a second input/output cell is formed in at least one of the four corner areas of the chip. Therefore, it is possible to electrically connect the basic cell to external leads by the second input/output cell in addition to the first input/output cell, and therefore more input/output can be achieved without changing the chip size. It is possible to connect the signal with the basic cell.
［実施例］ 以下、図面を参照して本発明の詳細な説明する。[Example] Hereinafter, the present invention will be described in detail with reference to the drawings.
第１図は本発明に係る半導体集積回路の一実施例を示す
チップの要部平面図である。FIG. 1 is a plan view of a main part of a chip showing an embodiment of a semiconductor integrated circuit according to the present invention.
同図に示すように、矩形状のチップには、複数のトラン
ジスタから形成されている論理ゲートを構成する基本セ
ル（図示せず）がチップの中央部の矩形状に形成されて
いる基本セル領域２１にマトリクス状に二次元に形成さ
れている。As shown in the figure, in a rectangular chip, a basic cell (not shown) that constitutes a logic gate formed from a plurality of transistors is located in a basic cell area formed in a rectangular shape in the center of the chip. 21 are formed two-dimensionally in a matrix shape.
この基本セルは構造的にはＴＴＬ （トランジスタ・ト
ランジスタゲート論理回路）ゲートアレイ、ＥＣＬ （
エミッタ結合型論理回路）ゲートアレイ、ＣＭＯ３（相
補型金属酸化物半導体）ゲートアレイ、Ｂｉ−ＭＯＳ（
バイポーラ金属酸化物半導体）ゲートアレイ等により構
成されることが可能であり、機能的にはＦＰＬＡ （フ
ィールド プログラマブル ロジック アレイ） 、Ｍ
ＰＬＡ （マスクプログラマブル ロ・シック アレイ
）等のＰＬＡ（プログラマブル ロジック アレイ）か
ら構成されることが可能である。Structurally, this basic cell consists of a TTL (transistor-transistor gate logic circuit) gate array, an ECL (
Emitter-coupled logic circuit) gate array, CMO3 (complementary metal oxide semiconductor) gate array, Bi-MOS (
It can be configured with a bipolar metal oxide semiconductor (metal oxide semiconductor) gate array, etc., and is functionally FPLA (field programmable logic array), M
It can be constructed from a PLA (programmable logic array) such as a PLA (mask programmable logic array).
この矩形状の基本セル領域２１の４つの辺に隣接してい
る端部領域２２には、複数の入出力信号用セル２３が縦
横方向に延びて形成されている。In an end region 22 adjacent to four sides of this rectangular basic cell region 21, a plurality of input/output signal cells 23 are formed extending in the vertical and horizontal directions.
チップの四隅の領域２４には、入出力信号用セル２３は
形成されておらず、入出力信号用セル２５と基本セル領
域２１に形成されている基本セルの動作に必要なバイア
ス電圧等の電源電圧用の配線２６とが縦横方向に形成さ
れている。No input/output signal cells 23 are formed in the four corner regions 24 of the chip, and power supplies such as bias voltages necessary for the operation of the input/output signal cells 25 and the basic cells formed in the basic cell region 21 are not formed. Voltage wiring 26 is formed in the vertical and horizontal directions.
これらの入出力信号用セル２３及び２５には、実現しよ
うとする機能及び用途に応じて入力バッファ、出力バッ
ファ、双方向性バッファ等がそれぞれ形成されている。In these input/output signal cells 23 and 25, input buffers, output buffers, bidirectional buffers, etc. are formed, respectively, depending on the functions and uses to be realized.
四隅の領域２４に形成されている入出力信号用セル２５
は、入出力信号用セル２３とは異なる機能の信号用とし
て形成することが可能であり、電源電圧用の配線２６に
対して重畳して形成されている。Input/output signal cells 25 formed in the four corner areas 24
can be formed for a signal with a different function from the input/output signal cell 23, and is formed to overlap with the power supply voltage wiring 26.
又、基本セル領域２１に形成されている基本セルの′各
々と入出力信号用セル２３及び２５とは、縦横方向に重
畳して配設されている図示していない配線を介して接続
されている。Further, each of the basic cells formed in the basic cell area 21 and the input/output signal cells 23 and 25 are connected via wiring (not shown) arranged to overlap in the vertical and horizontal directions. There is.
端部領域２２に形成されている入出力信号用セル２３及
び四隅の領域２４に形成されている入出力信号用セル２
５は、ボンディング用パッド２３ａ及び２５ａのワイヤ
を介して図示していないインナリードに接続されている
。Input/output signal cells 23 formed in the end region 22 and input/output signal cells 2 formed in the four corner regions 24
5 is connected to an inner lead (not shown) via wires of bonding pads 23a and 25a.
入出力信号用セル２３は本発明の第１の入出力セルの一
実施例である。入出力信号用セル２５は本発明の第２の
入出力セルの一実施例である。The input/output signal cell 23 is an embodiment of the first input/output cell of the present invention. The input/output signal cell 25 is an embodiment of the second input/output cell of the present invention.
従って、上述の実施例によれば、チップの基本セルの周
囲に形成されている入出力信号用セル２３に加えて、チ
ップの四隅の領域の少なくとも１つの領域に人８力信号
用セル２５が形成されているので、チップに形成されて
いる基本セルを有効利用することができる。Therefore, according to the embodiment described above, in addition to the input/output signal cells 23 formed around the basic cells of the chip, the human power signal cells 25 are provided in at least one of the four corner areas of the chip. Therefore, the basic cells formed on the chip can be effectively used.
［発明の効果コ
以上説明したように本発明は、チップに形成されており
論理ゲートを構成する複数の基本セルと、チップの外周
部に形成されており基本セルを外部リードに電気的に接
続可能な複数の第１の入出力セルと、チップの四隅の領
域のうち少なくとも１つの領域に形成されており基本セ
ルを外部リードに電気的に接続可能な複数の第２の入出
力セルとを備えているので、従って、チップサイズを変
更することなく、より多くの入出力信号を基本セルと接
続することができる。[Effects of the Invention] As explained above, the present invention comprises a plurality of basic cells formed on a chip and constituting a logic gate, and a plurality of basic cells formed on the outer periphery of the chip and electrically connecting the basic cells to external leads. A plurality of possible first input/output cells and a plurality of second input/output cells formed in at least one area of the four corner areas of the chip and capable of electrically connecting the basic cell to an external lead. Therefore, more input/output signals can be connected to the basic cell without changing the chip size.
箪１図は本発明に係る半導体集積回路の一実施例を示す
チップの要部平面図、第２図は従来のゲートアレイ型の
半導体集積回路のチップを示す平面図、第３図は第２図
のゲートアレイ型の半導体集積回路のチップの四隅の１
つを示す平面図である。
２１・・・・・・基本セル領域、２２・・・・・・端部
領域、２３．２５・・・・・・入出力信号用セル、２３
ｇ 、２５ａ・・・・・・ボンディング用パッド、２４
・・・・・・領域、２６・・・・・・配線。Figure 1 is a plan view of a main part of a chip showing an embodiment of a semiconductor integrated circuit according to the present invention, Figure 2 is a plan view showing a chip of a conventional gate array type semiconductor integrated circuit, and Figure 3 is a plan view of a chip showing an embodiment of a semiconductor integrated circuit according to the present invention. One of the four corners of the chip of the gate array type semiconductor integrated circuit shown in the figure.
FIG. 21... Basic cell area, 22... End area, 23.25... Input/output signal cell, 23
g, 25a... bonding pad, 24
...area, 26...wiring.
Claims (1)
本セルと、チップの外周部に形成されており前記基本セ
ルを外部リードに電気的に接続可能な複数の第１の入出
力セルと、チップの四隅の領域のうち少なくとも１つの
領域に形成されており前記基本セルを外部リードに電気
的に接続可能な第２の入出力セルとを備えたことを特徴
とする半導体集積回路。a plurality of basic cells formed on a chip and forming a logic gate; a plurality of first input/output cells formed on the outer periphery of the chip and capable of electrically connecting the basic cells to external leads; a second input/output cell formed in at least one of the four corner regions of the semiconductor integrated circuit and capable of electrically connecting the basic cell to an external lead.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2301571A JPH04174537A (en) | 1990-11-07 | 1990-11-07 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2301571A JPH04174537A (en) | 1990-11-07 | 1990-11-07 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04174537A true JPH04174537A (en) | 1992-06-22 |
Family
ID=17898548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2301571A Pending JPH04174537A (en) | 1990-11-07 | 1990-11-07 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04174537A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6013924A (en) * | 1996-12-25 | 2000-01-11 | Fujitsu Limited | Semiconductor integrated circuit and method for making wiring layout of semiconductor integrated circuit |
-
1990
- 1990-11-07 JP JP2301571A patent/JPH04174537A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6013924A (en) * | 1996-12-25 | 2000-01-11 | Fujitsu Limited | Semiconductor integrated circuit and method for making wiring layout of semiconductor integrated circuit |
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