JPH04171764A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04171764A JPH04171764A JP2297225A JP29722590A JPH04171764A JP H04171764 A JPH04171764 A JP H04171764A JP 2297225 A JP2297225 A JP 2297225A JP 29722590 A JP29722590 A JP 29722590A JP H04171764 A JPH04171764 A JP H04171764A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、半導体装置に関し、特にオン抵抗を低減す
るのに好適な構造を有するパワーＭＯ８ＦＥＴに関する
ものである。
るのに好適な構造を有するパワーＭＯ８ＦＥＴに関する
ものである。
（従来の技術）
従来のパワーＭＯ８ＦＥＴとしては、例えば第１０図（
Ａ）に示すようなものが知られている。
Ａ）に示すようなものが知られている。
この従来例は、ＶＤＭＯ３と呼ばれる縦型構造のパワー
ＭＯ８ＦＥＴを示している。同図において、１０１は高
濃度のＮ＋基板であり、Ｎ＋基板１０１上には実質的な
ドレイン領域を成すＮ形エピタキシャル層（以下、Ｎエ
ピ層という）１０２が形成されている。Ｎエピ層１０２
の表面側にはＰ形チャネル領域１０３が形成され、さら
にＰ形チャネル領域１０３内にはＮ＋ソース領域１０４
が形成されている。また、Ｎ＋ソース領域１０４とドレ
イン領域としてのＮエピ層１０２との間におけるＰ形チ
ャネル領域１０３上には、Ｐ形チャネル領域１０３の表
面層にチャネルを誘起させるためのポリＳｔからなるゲ
ート］−０５がゲート５ｉ０２］、０６を介して形成さ
れている。１０７は中間絶縁膜、１０８はソース電極、
１０９はドレイン電極であり、ドレイン電極］０９はＮ
＋基板１０］の裏面に形成されている。Ｐ形チャネル領
域１０３とＮ＋ソース領域１０４とは、ポリＳ１のゲー
ト１０５をマスクにしてＮエピ層１０２中へ、順次、Ｐ
形不純物及びＮ形不純物をイオン注入、ドライブインす
ることによって作られている。
ＭＯ８ＦＥＴを示している。同図において、１０１は高
濃度のＮ＋基板であり、Ｎ＋基板１０１上には実質的な
ドレイン領域を成すＮ形エピタキシャル層（以下、Ｎエ
ピ層という）１０２が形成されている。Ｎエピ層１０２
の表面側にはＰ形チャネル領域１０３が形成され、さら
にＰ形チャネル領域１０３内にはＮ＋ソース領域１０４
が形成されている。また、Ｎ＋ソース領域１０４とドレ
イン領域としてのＮエピ層１０２との間におけるＰ形チ
ャネル領域１０３上には、Ｐ形チャネル領域１０３の表
面層にチャネルを誘起させるためのポリＳｔからなるゲ
ート］−０５がゲート５ｉ０２］、０６を介して形成さ
れている。１０７は中間絶縁膜、１０８はソース電極、
１０９はドレイン電極であり、ドレイン電極］０９はＮ
＋基板１０］の裏面に形成されている。Ｐ形チャネル領
域１０３とＮ＋ソース領域１０４とは、ポリＳ１のゲー
ト１０５をマスクにしてＮエピ層１０２中へ、順次、Ｐ
形不純物及びＮ形不純物をイオン注入、ドライブインす
ることによって作られている。
近年、微細加工技術の進歩によってセル（基本ＭＯ３）
ランジスタ）密度が向上し、１０ｏＶ以下の耐圧のＶＤ
ＭＯ８では、］−ｍｍΩ・ｃ＋Ｉｔを切る低オン抵抗の
ものが発表されている（ ｒ Ｂ ＩａｎｋｅｔＬ Ｐ
ＣＶ Ｄ Ｔ ｕｎｇｕｓｔｅｎ Ｓ １ｌｉｃ
ｉｄｅ Ｔ ｅｃｈｎｏｌｏｇｙ ｆｏｒ Ｓｍａｒｔ
Ｐｏｗｅｒ Ａｐｐｌｉｃａｔｉｏｎｓ Ｊ Ｋ
ｒ１ｓｈＩｎａ ５ｈｅｎａｉ ｅｔａｌ、 ＩＥＥ
Ｅ ＥＤＬ ｖｏｌ １０゜ｋｈ、６．Ｊｕｎｅ
１９８９．ｐｐ２７０〜２７３）。
ランジスタ）密度が向上し、１０ｏＶ以下の耐圧のＶＤ
ＭＯ８では、］−ｍｍΩ・ｃ＋Ｉｔを切る低オン抵抗の
ものが発表されている（ ｒ Ｂ ＩａｎｋｅｔＬ Ｐ
ＣＶ Ｄ Ｔ ｕｎｇｕｓｔｅｎ Ｓ １ｌｉｃ
ｉｄｅ Ｔ ｅｃｈｎｏｌｏｇｙ ｆｏｒ Ｓｍａｒｔ
Ｐｏｗｅｒ Ａｐｐｌｉｃａｔｉｏｎｓ Ｊ Ｋ
ｒ１ｓｈＩｎａ ５ｈｅｎａｉ ｅｔａｌ、 ＩＥＥ
Ｅ ＥＤＬ ｖｏｌ １０゜ｋｈ、６．Ｊｕｎｅ
１９８９．ｐｐ２７０〜２７３）。
しかしながら、このように微細化が進むとチャネル抵抗
Ｒｃｈが減少する半面、チップの厚みの大半を占めるＮ
＋基板１０］の抵抗が無視てきなくなってきた。第１０
図（Ｂ）には本発明者等が計算した微細化とオン抵抗の
関係を示す。丸形のセルで、そのセルザイス（セル直径
）が１０μｍを切るようになるとＮ＋基板１０１の抵抗
が３０〜４０％を占めるようになることが判る。Ｎ４基
板１０１の抵抗を減らす手段としてその不純物濃度を上
げる、或いは厚さを薄くする方法は、それぞれＮエピ層
１０２の結晶性の悪化、機械的強度の低下（ウェーハの
割れ）という問題を招くことから限界にきている。
Ｒｃｈが減少する半面、チップの厚みの大半を占めるＮ
＋基板１０］の抵抗が無視てきなくなってきた。第１０
図（Ｂ）には本発明者等が計算した微細化とオン抵抗の
関係を示す。丸形のセルで、そのセルザイス（セル直径
）が１０μｍを切るようになるとＮ＋基板１０１の抵抗
が３０〜４０％を占めるようになることが判る。Ｎ４基
板１０１の抵抗を減らす手段としてその不純物濃度を上
げる、或いは厚さを薄くする方法は、それぞれＮエピ層
１０２の結晶性の悪化、機械的強度の低下（ウェーハの
割れ）という問題を招くことから限界にきている。
また、従来のパワーＭＯ３ＦＥＴとして、第１１図に示
すように、トレイン電極も半導体基板の表面から取出す
ようにしたＬＤＭＯ８と呼ばれる横型構造のものがある
。同図において、１］１はＮ＋ ドレイン領域であり、
このＮ＋ ドレイン領域１１１に接続されたドレイン電
極１１２が半導体基板の表面側に設けられている。ＬＤ
ＭＯ５では、電流はＮ＋ ドレイン領域１］１からＮエ
ピ層１０２を経てＰ形チャネル領域］０３表面の反転層
で形成されたチャネル１１３を通りＮ＋ソース層領］０
４へと主に基板表面を流れるため基板抵抗の影響は少な
い。しかしドレイン電極１１２取出しのために新たにＮ
＋ ドレイン領域１］１を設ける必要があることと、配
線数の増加によってセル密度が落ちてしまうという問題
がある。さらに本質的な問題として、ドレイン・ソース
間耐圧ＢＶＤＳがＮ＋ ドレイン領域１］１とＰ形チャ
ネル領域１０３の間の距離りに依存するため、距離りを
不用意に小さくできないことからセルの微細化には限界
があった。
すように、トレイン電極も半導体基板の表面から取出す
ようにしたＬＤＭＯ８と呼ばれる横型構造のものがある
。同図において、１］１はＮ＋ ドレイン領域であり、
このＮ＋ ドレイン領域１１１に接続されたドレイン電
極１１２が半導体基板の表面側に設けられている。ＬＤ
ＭＯ５では、電流はＮ＋ ドレイン領域１］１からＮエ
ピ層１０２を経てＰ形チャネル領域］０３表面の反転層
で形成されたチャネル１１３を通りＮ＋ソース層領］０
４へと主に基板表面を流れるため基板抵抗の影響は少な
い。しかしドレイン電極１１２取出しのために新たにＮ
＋ ドレイン領域１］１を設ける必要があることと、配
線数の増加によってセル密度が落ちてしまうという問題
がある。さらに本質的な問題として、ドレイン・ソース
間耐圧ＢＶＤＳがＮ＋ ドレイン領域１］１とＰ形チャ
ネル領域１０３の間の距離りに依存するため、距離りを
不用意に小さくできないことからセルの微細化には限界
があった。
（発明が解決しようとする課題）
従来のＶＤＭＯ３は、セルサイズを微細化するとチップ
の厚みの大半を占めるＮ＋基板部分の抵抗の影響がでて
きて十分に低オン抵抗とすることが困難であるという問
題があった。
の厚みの大半を占めるＮ＋基板部分の抵抗の影響がでて
きて十分に低オン抵抗とすることが困難であるという問
題があった。
また、ＬＤＭＯ３は、電流が主に基板表面を流れるため
基板抵抗の影響が減るが、基板表面に、ドレイン電極取
出しのためにＮ＋ ドレイン領域を設ける必要があるこ
と及びドレイン・ソース量産圧を所定値以上に保持する
必要からＮ＋ ドレイン領域とＰ形チャネル領域間の距
離を不用意に小さくてきないこと等のためにセル密度を
上げることがてきないという問題かあった。
基板抵抗の影響が減るが、基板表面に、ドレイン電極取
出しのためにＮ＋ ドレイン領域を設ける必要があるこ
と及びドレイン・ソース量産圧を所定値以上に保持する
必要からＮ＋ ドレイン領域とＰ形チャネル領域間の距
離を不用意に小さくてきないこと等のためにセル密度を
上げることがてきないという問題かあった。
この発明は、このような従来の問題に着目してなされた
もので、セル密度を向上させることができるとともに、
十分に低オン抵抗とすることのできる半導体装置を提供
することを目的とする。
もので、セル密度を向上させることができるとともに、
十分に低オン抵抗とすることのできる半導体装置を提供
することを目的とする。
［発明の構成コ
（課題を解決するための手段）
この発明は上記課題を解決するために、ドレイン領域を
成す第１導電形の半導体基体と、該半導体基体の一主面
側に形成された第２導電形のチャネル領域と、該チャネ
ル領域内に形成された第１導電形のソース領域と、該ソ
ース領域と前記ドレイン領域との間における前記チャネ
ル領域上に形成された絶縁ゲートと、前記半導体基体の
一主面から前記チャネル領域を貫いて前記ドレイン領域
に達し当該チャネル領域とは絶縁膜を介して分離された
ドレイン引出し領域と、前記ソース領域、絶縁ゲート及
びドレイン引出し領域にそれぞれ接続され前記半導体基
体の一主面側に設けられた各電極とを有することを要旨
とする。
成す第１導電形の半導体基体と、該半導体基体の一主面
側に形成された第２導電形のチャネル領域と、該チャネ
ル領域内に形成された第１導電形のソース領域と、該ソ
ース領域と前記ドレイン領域との間における前記チャネ
ル領域上に形成された絶縁ゲートと、前記半導体基体の
一主面から前記チャネル領域を貫いて前記ドレイン領域
に達し当該チャネル領域とは絶縁膜を介して分離された
ドレイン引出し領域と、前記ソース領域、絶縁ゲート及
びドレイン引出し領域にそれぞれ接続され前記半導体基
体の一主面側に設けられた各電極とを有することを要旨
とする。
（作用）
チャネル領域を貫いてドレイン領域に達し、当該チャネ
ル領域とは絶縁膜で絶縁されたドレイン引出し領域を設
けることにより、ドレイン・ソース間耐圧を所定値以上
に保持しつつセルの微細化が可能となり、セル密度の向
上が得られる。また、ドレイン・ソース間の電流通路に
半導体基体で構成されるドレイン領域の一部が含まれる
が、基体部分によるオン抵抗への影響は顕著に減少して
十分に低オン抵抗化が可能となる。
ル領域とは絶縁膜で絶縁されたドレイン引出し領域を設
けることにより、ドレイン・ソース間耐圧を所定値以上
に保持しつつセルの微細化が可能となり、セル密度の向
上が得られる。また、ドレイン・ソース間の電流通路に
半導体基体で構成されるドレイン領域の一部が含まれる
が、基体部分によるオン抵抗への影響は顕著に減少して
十分に低オン抵抗化が可能となる。
（実施例）
以下、この発明の実施例を図面に基づいて説明する。こ
の実施例の半導体装置はＬＤＭＯＳのパワーＭＯ３ＦＥ
Ｔとして構成されている。
の実施例の半導体装置はＬＤＭＯＳのパワーＭＯ３ＦＥ
Ｔとして構成されている。
第１図ないし第８図は、この発明の一実施例を示す図で
ある。
ある。
まず、第１図を用いて、ＬＤＭＯＳのセル構造を説明す
る。同図において、１は高濃度のＮ＋基板又はＮ＋埋込
層（以下、主にＮ＋基板という） 。
る。同図において、１は高濃度のＮ＋基板又はＮ＋埋込
層（以下、主にＮ＋基板という） 。
であり、Ｎ＋基板１上にはＮエピ層２が形成されている
。Ｎエピ層２はＬＤＭＯＳのドレイン領域の一部として
電流通路となる他、ドレイン・ソース間耐圧を確保する
電界緩和領域として働く部分てあり、その比抵抗、厚み
はドレイン・ソース間耐圧に応じて選ばれている。Ｎエ
ピ層２の表面側にはＰ形チャネル領域３が形成され、そ
のＰ形チャネル領域３の中央部にＰ＋領域４が形成され
ている。Ｐ＋領域４は、Ｐ形チャネル領域３への導通を
よくするとともに、高いドレインψソース間電圧がかか
ったとき、次に述べる絶縁膜に接したＰ形チャネル領域
３の表面が反転して寄生チャネルが形成されるのを防止
するため設けられている。
。Ｎエピ層２はＬＤＭＯＳのドレイン領域の一部として
電流通路となる他、ドレイン・ソース間耐圧を確保する
電界緩和領域として働く部分てあり、その比抵抗、厚み
はドレイン・ソース間耐圧に応じて選ばれている。Ｎエ
ピ層２の表面側にはＰ形チャネル領域３が形成され、そ
のＰ形チャネル領域３の中央部にＰ＋領域４が形成され
ている。Ｐ＋領域４は、Ｐ形チャネル領域３への導通を
よくするとともに、高いドレインψソース間電圧がかか
ったとき、次に述べる絶縁膜に接したＰ形チャネル領域
３の表面が反転して寄生チャネルが形成されるのを防止
するため設けられている。
また、Ｐ形チャネル領域３の中央部には、Ｐ＋領域４及
び当該Ｐ形チャネル領域３を貫通してＮ子基板１に達す
るドレイン引出し領域５が形成され、その周囲は絶縁膜
６でＰ形チャネル領域３及びＰ＋領域４から絶縁されて
いる。ドレイン引出し領域５は抵抗を下げるためそれ自
体が低抵抗の半導体又は金属材料で構成されることが好
しい。
び当該Ｐ形チャネル領域３を貫通してＮ子基板１に達す
るドレイン引出し領域５が形成され、その周囲は絶縁膜
６でＰ形チャネル領域３及びＰ＋領域４から絶縁されて
いる。ドレイン引出し領域５は抵抗を下げるためそれ自
体が低抵抗の半導体又は金属材料で構成されることが好
しい。
この実施例では、後述するように、Ｎ形高不純物濃度の
ポリＳｉ等が用いられている。ドレイン引出し領域５の
表面には、ドレイン電極１３とのコンタクト抵抗を最小
に抑えるためにドレイン領域領域１４が形成されている
。ドレイン引出し領域５の下方側では、バルク内での抵
抗を下げる目的から低抵抗のＮ＋基板１がドレイン引出
し領域５と比較的抵抗の高いＮエピ層２とをつないでい
る。
ポリＳｉ等が用いられている。ドレイン引出し領域５の
表面には、ドレイン電極１３とのコンタクト抵抗を最小
に抑えるためにドレイン領域領域１４が形成されている
。ドレイン引出し領域５の下方側では、バルク内での抵
抗を下げる目的から低抵抗のＮ＋基板１がドレイン引出
し領域５と比較的抵抗の高いＮエピ層２とをつないでい
る。
なお、ドレイン引出し領域５の下端は、上述のように、
Ｎ＋基板１に達するように形成されているが、これはデ
バイスに要求される耐圧によっては、Ｎエピ層２の部分
で止めてより浅く形成することも考えられる。
Ｎ＋基板１に達するように形成されているが、これはデ
バイスに要求される耐圧によっては、Ｎエピ層２の部分
で止めてより浅く形成することも考えられる。
一方、Ｐ形チャネル領域３内には、一部がＰ＋領域４上
にかかるようにＮ＋ソース領域７が形成されている。Ｎ
＋ソース領域７はドレイン引出し領域５をリング状に取
囲むように形成されている。
にかかるようにＮ＋ソース領域７が形成されている。Ｎ
＋ソース領域７はドレイン引出し領域５をリング状に取
囲むように形成されている。
ポリＳｉ製のゲート９は、従来と同様にゲート＝ ９−
８ｉ０２８上にパターニングされ後述の製造時に、Ｐ形
チャネル領域３とＮ＋ソース領域７を不純物拡散で形成
する際のマスクとしても使われている。
チャネル領域３とＮ＋ソース領域７を不純物拡散で形成
する際のマスクとしても使われている。
配線の取り出しについてはＡｎ、Ｃｕなどの金属で形成
されたソース電極１１とドレイン電極１３が金属２層配
線技術により分離されて基板表面側に形成されている。
されたソース電極１１とドレイン電極１３が金属２層配
線技術により分離されて基板表面側に形成されている。
１０は絶縁膜、１２は層間絶縁膜である。
第２図は、セルの平面図の例を示している。同図（Ａ）
は丸形セルの例を示し、同図（Ｂ）は四角形セルの例を
示している。同図中、１５はポリＳｉ製ゲートの開口部
を示している。この実施例のＬＤＭＯＳは、２層配線技
術により電極配線の自由度が高いので、この他に六角形
セルやストライプ状セル等各種形状のセルパターンが考
えられる。
は丸形セルの例を示し、同図（Ｂ）は四角形セルの例を
示している。同図中、１５はポリＳｉ製ゲートの開口部
を示している。この実施例のＬＤＭＯＳは、２層配線技
術により電極配線の自由度が高いので、この他に六角形
セルやストライプ状セル等各種形状のセルパターンが考
えられる。
第３図には、チップの全体図の一例を示す。同図におい
て、１７は丸形の各セル、１８はセルの敷詰めエリアで
あるアクティブエリア、２０はゲートパッド、２１はソ
ースパッド、２２はドレインパッドを示している。ポリ
Ｓｉ製のゲートはセル中央が開口しているだけで周囲の
セルとは一体的につながっている。したがってドレイン
、ソース、ゲートのそれぞれの電極配線は独立している
ため、パワーデバイスとして十分な電流が流せ、しかも
抵抗の小さいパターンを選ぶことができる。
て、１７は丸形の各セル、１８はセルの敷詰めエリアで
あるアクティブエリア、２０はゲートパッド、２１はソ
ースパッド、２２はドレインパッドを示している。ポリ
Ｓｉ製のゲートはセル中央が開口しているだけで周囲の
セルとは一体的につながっている。したがってドレイン
、ソース、ゲートのそれぞれの電極配線は独立している
ため、パワーデバイスとして十分な電流が流せ、しかも
抵抗の小さいパターンを選ぶことができる。
第４図は第３図のＸ−Ｘ線断面であるゲートパッド部の
断面図、第５図はＹ−Ｙ線断面であるソースパッド部の
断面図、第６図はＺ−Ｚ線断面であるドレインパッド部
の断面図をそれぞれ示している。これらの図中、２３は
Ｐ形ガードリング、２４は保護膜である。ゲート、ソー
ス、ドレインの各パッド２０．２１．２２とも最上層の
電極をパッドにするように電極材どうしの接続がとられ
ている。
断面図、第５図はＹ−Ｙ線断面であるソースパッド部の
断面図、第６図はＺ−Ｚ線断面であるドレインパッド部
の断面図をそれぞれ示している。これらの図中、２３は
Ｐ形ガードリング、２４は保護膜である。ゲート、ソー
ス、ドレインの各パッド２０．２１．２２とも最上層の
電極をパッドにするように電極材どうしの接続がとられ
ている。
次に、第７図を用いて、上述のように構成されたＬＤＭ
Ｏ８の動作を説明する。
Ｏ８の動作を説明する。
まず、ゲート・ソース間電圧ＶＧＳが閾値電圧ＶＴＨに
対しＶＧＳ＜ＶＴＨのときはチャネルは遮断状態にあり
、ドレイン・ソース間電圧ＶＤＳ−１］、− によってバルク（Ｎエピ層）内部に空乏層１６が広がっ
ている（第７図（Ａ））。これによってＰ形チャネル領
域３とＮ１１層２の間のＰＮ接合にかかる電界は緩和さ
れドレイン・ソース間耐圧ＢＶＤＳ及びドレイン・ゲー
ト間耐圧ＢＶ［）Ｑが確保される。
対しＶＧＳ＜ＶＴＨのときはチャネルは遮断状態にあり
、ドレイン・ソース間電圧ＶＤＳ−１］、− によってバルク（Ｎエピ層）内部に空乏層１６が広がっ
ている（第７図（Ａ））。これによってＰ形チャネル領
域３とＮ１１層２の間のＰＮ接合にかかる電界は緩和さ
れドレイン・ソース間耐圧ＢＶＤＳ及びドレイン・ゲー
ト間耐圧ＢＶ［）Ｑが確保される。
従来問題となっていたコンタクト用のＮ＋ ドレイン領
域とＰ形チャネル領域間（第１１図の］］１と１０３間
）の耐圧については、ドレイン引出し領域５とＰ形チャ
ネル領域３の間の絶縁膜６によって仕切ったので面積を
とらすに高い絶縁耐圧を得ている。ソース電極１１に接
続されているＰ＋領域４は、前述したように、Ｐ形チャ
ネル領域３への導通をよくするとともに、高いドレイン
・ソース間電圧ＶＤＳがかかったとき絶縁膜６に接した
Ｐ形チャネル領域３の表面が反転して寄生チャネルが形
成されるのを防止している。
域とＰ形チャネル領域間（第１１図の］］１と１０３間
）の耐圧については、ドレイン引出し領域５とＰ形チャ
ネル領域３の間の絶縁膜６によって仕切ったので面積を
とらすに高い絶縁耐圧を得ている。ソース電極１１に接
続されているＰ＋領域４は、前述したように、Ｐ形チャ
ネル領域３への導通をよくするとともに、高いドレイン
・ソース間電圧ＶＤＳがかかったとき絶縁膜６に接した
Ｐ形チャネル領域３の表面が反転して寄生チャネルが形
成されるのを防止している。
次に、ＶＧＳ≧ｖＴＨのときは第７図（Ｂ）ｌ：示すよ
うにＰ形チャネル領域３の表面が反転してチャネルが形
成され、導通状態となる。電流は１・＝ １２− レイン電極１３よりドレイン引出し領域５、Ｎ＋基板］
、Ｎ１１層２、Ｐ形チャネル領域３の表面に形成された
チャネルを経てＮ＋ソース領域７へと流れる。ドレイン
引出し領域５は金属又は低比抵抗半導体でありＮ＋基板
１もたかだか数μｍ〜１０μｍ程度の距離を流れるたけ
であるから、従来のＶＤＭＯ３で問題になった基板抵抗
によるオン抵抗への影響が改善される。また、絶縁膜６
による分離と多層配線を使ったセル構造のためセルの微
細化と配線抵抗の低減が可能となる。
うにＰ形チャネル領域３の表面が反転してチャネルが形
成され、導通状態となる。電流は１・＝ １２− レイン電極１３よりドレイン引出し領域５、Ｎ＋基板］
、Ｎ１１層２、Ｐ形チャネル領域３の表面に形成された
チャネルを経てＮ＋ソース領域７へと流れる。ドレイン
引出し領域５は金属又は低比抵抗半導体でありＮ＋基板
１もたかだか数μｍ〜１０μｍ程度の距離を流れるたけ
であるから、従来のＶＤＭＯ３で問題になった基板抵抗
によるオン抵抗への影響が改善される。また、絶縁膜６
による分離と多層配線を使ったセル構造のためセルの微
細化と配線抵抗の低減が可能となる。
次いで、第８図を用いて、製造方法の一例を説明する。
（ａ） Ｎ＋板基板はＮ＋埋込層１の上にＮ１１層２を
成長したＳｉウェーハを用意し、Ｓｉ３Ｎ４膜２５をマ
スクにしたりアクティブイオンエッチ（Ｒｒ Ｅ）てＮ
１１層２の部分にドレイン引出し領域を形成するための
溝２６を形成する。
成長したＳｉウェーハを用意し、Ｓｉ３Ｎ４膜２５をマ
スクにしたりアクティブイオンエッチ（Ｒｒ Ｅ）てＮ
１１層２の部分にドレイン引出し領域を形成するための
溝２６を形成する。
（ｂ）溝２６の側壁を選択酸化し、ドレイン引出し領域
５とＰ形チャネル領域３を分離するための絶縁膜６とし
ての酸化膜を成長させる。
５とＰ形チャネル領域３を分離するための絶縁膜６とし
ての酸化膜を成長させる。
（Ｃ）高融点金属又はＮ形高不純物濃度のポリＳｉを蒸
着法、ＣＶＤ法などによって溝２６に埋込みドレイン引
出し領域５を形成する。最近ではＳｉの選択エピタキシ
ャル成長も可能になっているのでこれを使用してもよい
。この工程で微細デバイス形成にとって重要なウェーハ
表面の平坦化も同時に達成される。
着法、ＣＶＤ法などによって溝２６に埋込みドレイン引
出し領域５を形成する。最近ではＳｉの選択エピタキシ
ャル成長も可能になっているのでこれを使用してもよい
。この工程で微細デバイス形成にとって重要なウェーハ
表面の平坦化も同時に達成される。
（ｄ）表面のゲート５ｉ０２８を形成し、その上にポリ
Ｓｔを堆積してパターニングすることによりゲート９を
形成する。ゲート９をマスクにしてＢ＋イオンをイオン
注入、ドライブインすることにより、Ｐ形チャネル領域
３を形成する。
Ｓｔを堆積してパターニングすることによりゲート９を
形成する。ゲート９をマスクにしてＢ＋イオンをイオン
注入、ドライブインすることにより、Ｐ形チャネル領域
３を形成する。
（ｅ）レジスト２７をバターニングし、これをマスクに
してＢ＋イオンをイオン注入、ドライブインすることに
より、Ｐ＋領域４を形成する。
してＢ＋イオンをイオン注入、ドライブインすることに
より、Ｐ＋領域４を形成する。
（ｒ）レジスト２８及びポリＳ１のゲート９をマスクに
してＡＳ＋イオンをイオン注入、ドライブインすること
により、Ｎ＋ソース領域７及びドレインパッド部１４を
形成する。
してＡＳ＋イオンをイオン注入、ドライブインすること
により、Ｎ＋ソース領域７及びドレインパッド部１４を
形成する。
（ｇ）絶縁膜１０としてＰＳＧ又はＳｉ３Ｎ４或いはこ
れらの組合わせ膜を堆積する。
れらの組合わせ膜を堆積する。
（ｈ）Ａｉ膜を蒸着し、バターニングして第１層配線と
なるソース電極１１を形成する。このソース電極１１は
、前述のソースパッド２１までの引出しに用いられる。
なるソース電極１１を形成する。このソース電極１１は
、前述のソースパッド２１までの引出しに用いられる。
（＋）ソース電極１１上に、層間絶縁膜１２を形成し、
第２層配線との接続部を開口する。
第２層配線との接続部を開口する。
（ＤＡＩＬ膜を蒸着し、パターニングして第２層配線と
なるドレイン電極１３を形成する。この第２層のＡｉ膜
は、ドレイン電極１３として用いられる他、各パッドの
形成にも用いられる。
なるドレイン電極１３を形成する。この第２層のＡｉ膜
は、ドレイン電極１３として用いられる他、各パッドの
形成にも用いられる。
なお、上述の実施例ではＮチャネルのＬＤＭＯ８につい
て説明したが、ＰチャネルのＬＤＭＯ８や類似構造の絶
縁ゲート形トランジスタ（ＩＧＴ）、第９図に他の実施
例として示すセル方式のＵＭＯ８などへ適用した場合も
本発明に含まれることは明らかである。
て説明したが、ＰチャネルのＬＤＭＯ８や類似構造の絶
縁ゲート形トランジスタ（ＩＧＴ）、第９図に他の実施
例として示すセル方式のＵＭＯ８などへ適用した場合も
本発明に含まれることは明らかである。
［発明の効果］
以上説明したように、この発明によれば、ドレイン領域
を成す第１導電形の半導体基体と、この半導体基体の一
主面側に形成された第２導電形のチャネル領域と、この
チャネル領域内に形成された第１導電形のソース領域と
、このソース領域と前記ドレイン領域との間における前
記チャネル領域上に形成された絶縁ゲートと、前記半導
体基体の一主面から前記チャネル領域を貫いて前記ドレ
イン領域に達し当該チャネル領域とは絶縁膜を介して分
離されたドレイン引出し領域と、前記ソース領域、絶縁
ゲート及びドレイン引出し領域にそれぞれ接続され前記
半導体基体の一主面側に設けられた各電極とを具備させ
たため、ドレイン・ソース間耐圧を所定値以上に保持し
つつセルの微細化が可能となってセル密度を向上させる
ことができ、また基体部分によるオン抵抗への影響が顕
著に減少して十分に低オン抵抗化を実現することができ
る。
を成す第１導電形の半導体基体と、この半導体基体の一
主面側に形成された第２導電形のチャネル領域と、この
チャネル領域内に形成された第１導電形のソース領域と
、このソース領域と前記ドレイン領域との間における前
記チャネル領域上に形成された絶縁ゲートと、前記半導
体基体の一主面から前記チャネル領域を貫いて前記ドレ
イン領域に達し当該チャネル領域とは絶縁膜を介して分
離されたドレイン引出し領域と、前記ソース領域、絶縁
ゲート及びドレイン引出し領域にそれぞれ接続され前記
半導体基体の一主面側に設けられた各電極とを具備させ
たため、ドレイン・ソース間耐圧を所定値以上に保持し
つつセルの微細化が可能となってセル密度を向上させる
ことができ、また基体部分によるオン抵抗への影響が顕
著に減少して十分に低オン抵抗化を実現することができ
る。
第１図ないし第８図はこの発明に係る半導体装置の一実
施例を示すもので、第１図はセル構造を示す縦断面図、
第２図は上記セルの平面構造例を示す図、第３図はチッ
プ全体を示す平面図、第４図は第３図のＸ−Ｘ線断面図
、第５図は第３図のＹ−Ｙ線断面図、第６図は第３図の
ｚ−Ｚ線断面図、第７図は動作を説明するための縦断面
図、第８図は製造方法の一例を示す工程図、第９図はこ
の発明の他の実施例を示す縦断面図、第１０図は従来の
ＶＤＭＯ８を示す図、第１１図は他の従来例であるＬＤ
ＭＯ８を示す縦断面図である。 にＮ＋基板、 ２：Ｎ＋基板とともに第１導電形の半導体基体を構成す
るＮエピ層、 ３：Ｐ形チャネル領域、 ５ニドレイン引出し領域、 ６：絶縁膜、７ ： Ｎ
” Ｖ−層領域、 ８：ゲート５ｉ０２．９：ゲート
、 １１：ソース電極、１３ニドレイン電極。
施例を示すもので、第１図はセル構造を示す縦断面図、
第２図は上記セルの平面構造例を示す図、第３図はチッ
プ全体を示す平面図、第４図は第３図のＸ−Ｘ線断面図
、第５図は第３図のＹ−Ｙ線断面図、第６図は第３図の
ｚ−Ｚ線断面図、第７図は動作を説明するための縦断面
図、第８図は製造方法の一例を示す工程図、第９図はこ
の発明の他の実施例を示す縦断面図、第１０図は従来の
ＶＤＭＯ８を示す図、第１１図は他の従来例であるＬＤ
ＭＯ８を示す縦断面図である。 にＮ＋基板、 ２：Ｎ＋基板とともに第１導電形の半導体基体を構成す
るＮエピ層、 ３：Ｐ形チャネル領域、 ５ニドレイン引出し領域、 ６：絶縁膜、７ ： Ｎ
” Ｖ−層領域、 ８：ゲート５ｉ０２．９：ゲート
、 １１：ソース電極、１３ニドレイン電極。
Claims (1)
- 【特許請求の範囲】 ドレイン領域を成す第１導電形の半導体基体と、該半導
体基体の一主面側に形成された第２導電形のチャネル領
域と、 該チャネル領域内に形成された第１導電形のソース領域
と、 該ソース領域と前記ドレイン領域との間における前記チ
ャネル領域上に形成された絶縁ゲートと、前記半導体基
体の一主面から前記チャネル領域を貫いて前記ドレイン
領域に達し当該チャネル領域とは絶縁膜を介して分離さ
れたドレイン引出し領域と、 前記ソース領域、絶縁ゲート及びドレイン引出し領域に
それぞれ接続され前記半導体基体の一主面側に設けられ
た各電極と を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2297225A JP3008479B2 (ja) | 1990-11-05 | 1990-11-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2297225A JP3008479B2 (ja) | 1990-11-05 | 1990-11-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04171764A true JPH04171764A (ja) | 1992-06-18 |
| JP3008479B2 JP3008479B2 (ja) | 2000-02-14 |
Family
ID=17843792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2297225A Expired - Fee Related JP3008479B2 (ja) | 1990-11-05 | 1990-11-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3008479B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001069684A3 (en) * | 2000-03-10 | 2002-01-03 | Koninkl Philips Electronics Nv | Field-effect semiconductor devices |
| WO2001082359A3 (en) * | 2000-04-26 | 2002-05-16 | Koninkl Philips Electronics Nv | Method of making a semiconductor device having a recessed insulating layer of varying thickness |
| US7461770B2 (en) | 2003-08-04 | 2008-12-09 | Vacuumschmelze Gmbh & Co. Kg | Copper-based brazing alloy and brazing process |
| JP2010016284A (ja) * | 2008-07-07 | 2010-01-21 | Toyota Central R&D Labs Inc | 半導体装置 |
-
1990
- 1990-11-05 JP JP2297225A patent/JP3008479B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001069684A3 (en) * | 2000-03-10 | 2002-01-03 | Koninkl Philips Electronics Nv | Field-effect semiconductor devices |
| US6600194B2 (en) | 2000-03-10 | 2003-07-29 | Koninklijke Philips Electronics N.V. | Field-effect semiconductor devices |
| WO2001082359A3 (en) * | 2000-04-26 | 2002-05-16 | Koninkl Philips Electronics Nv | Method of making a semiconductor device having a recessed insulating layer of varying thickness |
| US7461770B2 (en) | 2003-08-04 | 2008-12-09 | Vacuumschmelze Gmbh & Co. Kg | Copper-based brazing alloy and brazing process |
| US7654438B2 (en) | 2003-08-04 | 2010-02-02 | Vacuumschmelze Gmbh & Co. Kg | Copper-based brazing alloy and brazing process |
| JP2010016284A (ja) * | 2008-07-07 | 2010-01-21 | Toyota Central R&D Labs Inc | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3008479B2 (ja) | 2000-02-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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