JPH04171542A - デバッグ機能内蔵マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、プログラムの検証、ハードウェアの動作確認
等のデバッグ作業に必要となる情報をマイクロプロセッ
サの外部に出力する機能を内蔵するデパック機能内蔵マ
イクロプロセッサに関する。

〔従来の技術〕

従来のデバッグ機能内蔵マイクロプロセッサの一例を第
９図のブロック図に示し、そのデバッグシステムのトレ
ース部分の具体例を第１０図のブロック図に示す。

第９図において、１はマイクロプロセッサ（以下ＣＰＵ
という）内の命令を実行する部分である命令実行部（Ｅ
ＸＵ）、２はＣ’ＰＵＩの内の外部メモリ８の内容をキ
ャッシングするキャッシュメモリ、３はＣＰＵ内の外部
メモリ８を制御するメモリコントローラ、４はＣＰＵ内
にありＣＰＵ命令によって内容の書換えが可能で、デバ
ッグシステム内のトレースメモリを停止させる信号を発
生させるための条件を保持する条件レジスタ、５はＣＰ
Ｕ内にあり条件レジスタ４とＣＰＵ内部バスの状態を比
較して比較結果を出力する比較器、９ｂはＣＰＵとメモ
リ８間の外部バスをトレースするためのトレースメモリ
（リングバッファ構造になっている）を持ちトレース信
号２３でトレースメモリの書き込みを中止（トレーサメ
モリの書き込みスタートはデバッグシステム内で制御す
る）するデバッグシステム、１０はＥＸＵＩ、メモリコ
ントローラ３間の内部アドレスバス、１１はＥＸＵｌと
メモリコントローラ３間の内部データバス、１２はＥＸ
ＵＩとメモリコントローラ３間の内部制御バス、１３は
条件レジスタ４のデータを比較器５に転送する条件デー
タ信号、１６はメモリコントローラ３とメモリ８間の外
部アドレスバス、１７はメモリコントローラ３とメモリ
８間の外部データバス、１８はメモリコントローラ３と
メモリ８間の外部制御バス、２３は比較器５の比較結果
でデバッグシステム９ｂ内のトレーサーを止めるトレー
ス信号である。

第１０図において、アドレスカウンタ９１ａは外部制御
バス内のクロック信号をカウントしカウント結果を出力
する。デバッグシステム９ｂ内トレースメモリ９０はア
ドレスカウンタ９１ａのカウント結果をアドレスとして
外部アドレスバス１６、外部データバス１７．外部制御
バス１８をトレースする。トレースメモリ９０の読比し
はＣＰＵとは独立してデバッグシステム内で行われる。

次に、この回路の動作を説明する。あらかじめ条件レジ
スタ４にはデバッグシステム９ｂ内のトレーサーを停止
させる条件が書き込まれていて、比較器５は条件レジス
タ４の内容と外部アドレスバス１６．外部制御バス１８
を常時比較し内容が一致したらトレース信号２３を出力
する。デバッグシステム９ｂ内トレーサーは常時外部バ
スの内容をトレースメモリ９０に書き込み、トレース信
号２３のストップ信号によってトレースメモリ９０への
書き込みを中止する。

〔発明が解決しようとする課題〕

上述した従来のデバッグ機能内蔵マイクロプロセッサは
、ＣＰＵ動作状態をトレースする機能を実現するのに必
要なトレース条件を保持する条件レジスタ、ＣＰＬＩの
バス条件と条件レジスタを比較する比較器はＣＰＵに内
蔵することが可能だったが、トレースメモリ９０はアド
レス、データ。

制御バスをＣＰＵのバスサイクルごとにトレースするた
めに高速大容量のメモリが必要となりＣＰＵ内蔵は不可
能だった。また、トレースメモリ９０をＣＰＵ外部に配
置する関係で、トレースするデータはＣＰＵから出力さ
れるデータに限られ、比較器で比較する対象もＣＰＵが
ら出力される情報に限定されていたため、ＣＰＵ外部に
出力されない情報はトレースされながった。特に問題に
なるキャッシュメモリをＣＰＵ内部に持つ場合には、外
部メモリとＣＰＵ内部のキャッシュメモリとの闇のデー
タのやりとりはＣＰＵ外部のメモリバスをトレースする
ことでＣＰＵ動作情報を得ることが可能であるが、ＣＰ
Ｕ内の命令実行部分と内部キャッシュとのやりとりは外
部でトレースすることが不可能であった。デバッグには
実際にＣＰＵが処理した命令、データが何であったかの
情報、すなわち内部バスの情報が必要である。内部バス
の情報を外部に出力するためにトレースするデータ専用
端子を設けることが考えられるが、３２ビツトＣＰＵの
場合アドレス、データだけで６４本になるため現実的で
はない。

本発明の目的は、トレースメモリに相当する内部バスの
情報を一時的に保持しておくレジスタをＣＰＵ内部に持
つことにより、ＣＰＵの動作を止めずに内部バス情報を
外部に出力することができ、デバッグを可能にしたデバ
ッグ機能内蔵マイクロプロセッサを提供することにある
。

〔課題を解決するための手段〕

本発明の構成は、汎用レジスタ、命令実行部。

外部メモリ制御部等の機能を内蔵すると共に、プログラ
ムの検証、ハードウェアの動作確認等のデバッグ作業に
必要となる情報を外部に出力する機能を内蔵するデバッ
グ機能内蔵マイクロプロセッサにおいて、このマイクロ
プロセッサの命令の実行、データ値の遷移等の内部情報
を得るのに必要な条件を保持しておく条件レジスタと、
この条件レジスタの保持している内容と前記内部情報と
を比較し比較結果を出力する比較回路と、この比較回路
の比較結果に応じて前記内部の情報を保持し、マイクロ
プロセッサの動作に依存することなく外部に情報を出力
するサンプルレジスタとを備えることを特徴とする。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図、第２図は第１
図の比較器の具体例の回路図、第３図は第１図のドライ
バーの具体例の回路図、第４図はサンプルレジスタの具
体例の回路図、第５図はデバッグシステム内トレーサー
の具体例の回路図、第６図は第１図の条件レジスタのフ
ォーマット例の図である。

第１図において、６は比較器５の比較結果によって内部
バスの状態を保持するサンプルレジスタ、７はサンプル
レジスタ６の内容をＣＰＵ外部に出力するドライバー、
９ａはドライバー７が出力する外部サンプルデータ信号
１９をトレースするデバッグシステム、１４は比較器５
の出力でありサンプルレジスタ６のサンプルタイミング
やドライバー７のデータ出力タイミング生成に使用され
る比較結果信号、１５はサンプルレジスタ６がサンプル
したデータをドライバー７に送る内部サンプルデータ信
号、１９はドライバー７が出力する内部バスサンプルデ
ータをデバッグシステム９ａに送る外部サンプルデータ
信号、２０は外部サンプルデータ信号１９のストローブ
信号であるサンプルデータストローブ信号である。この
他は第９図と同等なので説明を省略する。

第２図の比較器５の回路では、内部アドレスバス１０．
内部制御バ、ス１２と条件データ信号１３を対応するビ
ットごとにエクスクル−シブ（ＥＸ）ＯＲ５１によりＥ
Ｘ−ＯＲをとり、このＥＸ−ＯＲ５１の出力をＮＡＮＤ
ゲート５２で統合して出力することで実現している。

第３図のドライバー７の回路では、比較結果信号１４を
内部制御バス１２内クロツクでフリップフロップ７１に
よりラッチしバッファ７２でドライブしてサンプルデー
タストローブ信号２ｏを出力する。内部サンプルデータ
信号はバッファ７３でドライブして外部サンプルデータ
信号１９として出力する。

第４図のサンプルレジスタ６の回路では、比較結果信号
１４と内部制御バス１２（ＣＰＵ動作クロック）で生成
した信号で内部アドレスバス１０、内部データバス１１
をラッチしたデータを内部サンプルデータ信号１５とし
て出力する。

第５図のデバッグシステム内トレーサーの回路において
は、アドレスカウンタ９１は、サンプルデータストロー
ブ信号２ｏのパルスをカウントし、カウント結果を出力
する。デバッグシステム９ａ内トレースメモリ９ｏはア
ドレスカウンタ９１のカウント結果をアドレスとして外
部サンプルデータ信号１９をトレースする。トレースメ
モリの読み出しはＣＰＬＩとは独立してデバッグシステ
ム内で行われる。

第６図の条件レジスタのフォーマット例は、０からｍビ
ットに内部アドレス、ｍ＋１ビツトに内部アドレスが１
（命令）かＤ（データ）を示すＩ／Ｄからなる。

以下、この実施例の動作を説明する。

条件レジスタ４には、あらかじめ知りたい情報のキーに
なる情報、第６図では内部アドレスと内部アドレスの穫
類（命令またはデータ）が設定されていて、比較器５は
条件レジスタ４の内容と内部アドレスバス１０．内部制
御バス１２を常時比較し、その内容が一致したら比較結
果信号１４を出力する。サンプルレジスタ６は、比較結
果信号１４を使用して生成した信号で内部アドレスバス
１０、内部データバス１１．内部制御バス１２をサンプ
ルする。ドライバー７はサンプルレジスタ６でサンプル
した情報をＣＰＵ外部に出力するため、内部サンプルデ
ータ信号１５をドライブする。デバッグシステム９ａ内
トレーサーはサンプルデータストローブ信号２ｏに同期
して外部サンプルデータ信号１９を保持する。

第７図は本発明の第２の実施例のブロック図であり、第
８図は第７図に用いる条件レジスタ４のフォーマット図
である。

第７図において、２２は演算結果を一時的に格納する等
に使用する汎用レジスタ、２１はこの汎用レジスタ２２
を識別するためのレジスタ番号を転送するレジスタ番号
バスである。この他は第９図と同等である。

第８図の内部レジスタのフォーマット例は、０からＳビ
ットに汎用レジスタのレジスタ番号、Ｓ＋１ビツトに汎
用レジスタが読み出された（Ｒ）か、書き込まれた（Ｗ
）かを示すＲ／Ｗからなる。

次に、この実施例の動作を説明する。

条件レジスタ４には、あらかじめ着目するレジスタ番号
、Ｒ／Ｗの設定がされていて、比較器５は条件レジスタ
４の内容とレジスタ番号バス２１、内部制御バス１２を
常時比較し内容が一致したら比較結果信号１４を出力す
る。サンプルレジスタ６は比較結果信号１４を使用して
生成した信号でレジスタ番号バス２１．内部データバス
１１、内部制御バス１２をサンプルする。ドライバー７
はサンプルレジスタ６でサンプルした情報をＣＰＵ外部
に出力するなめ、内部サンプルデータ信号１５をドライ
ブする。デバッグシステム９ａ内トレーサーはサンプル
データストローブ信号２０に同期して外部サンプルデー
タ信号１９を保持する。

〔発明の効果〕

以上説明したように本発明は、ＣＰＵ内部の必要な情報
を一時的に保持しておくデバッグ用レジスタをＣＰＬＩ
内部に持つことにより、ＣＰＬＩの動作と無関係に内部
情報を外部に出力することが可能となり、特にキャッシ
ュメモリを内蔵したＣＰＵはキャッシュメモリがＣＰＵ
内部でアクセスされた場合、アドレス、データ、命令／
データ、読み込み／書き出し等の情報はＣＰＵ外部で得
ることが可能となる。腋な、デバッグ用レジスタがＣＰ
Ｕ外部と内部のスピード差を緩衝するため、外部のトレ
ースメモリのアクセス速度をＣＰＵの動作スピードに合
わせる必要がなくアクセス速度の遅いメモリが使用可能
となり、外部に出力する方法もＣＰＵ動作と非同期に行
われるので、データ転送方法もパラレルだけでなくシリ
アルも使用可能になり、このデータ転送をシリアルにで
きるので、デバッグ情報を出力するための端子を少なく
することも可能となるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は第１
図の比較器の具体例の回路図、第３図は第１図のドライ
バーの具体例の回路図、第４図は第１図のサンプルレジ
スタの具体例の回路図、第５図は第１図のデバッグシス
テム内トレーサーの具体例の回路図、第６図は第１図の
条件レジスタのフォーマット図、第７図は本発明の第２
の実施例のブロック図、第８図は第７図の条件レジスタ
フォーマット図、第９図は従来例のブロック図、第１０
図は第９図のデバッグシステムのトレース部分の具体例
のブロック図である。 １・・・ＥＸＵ　（命令実行部）、２・・・キャッシュ
メモリ、３・・・メモリコントローラ、４・・・条件レ
ジスタ、５・・・比較器、６・・・サンプルレジスタ、
７・・・ドライバー、８・・・メモリ、９ａ、９ｂ・・
・デバッグシステム、１０・・・内部アドレスバス、１
１・・・内部データバス、１２・・・内部制御バス、１
３・・・条件データ信号、１４・・・比較結果信号、１
５・・・内部サンプルデータ信号、１６・・・外部アド
レスバス、１７・・・外部データバス、１８・・・外部
制御バス、１９・・・外部サンプルデータ信号、２０・
・・サンプルデータストローブ信号、２１・・・レジス
タ番号バス、２２・・・汎用レジスタ、２３・・・トレ
ース信号、５１・・・ＥＸ−ＯＲ回路、５２・・・ＮＡ
ＮＤゲート、７１・・・フリップフロップ、７２．７３
・・・バッファ、９０・・・トレースメモリ、９１．９
１ａ・・・アドレスカウンタ。

Claims (1)

【特許請求の範囲】
1. 　汎用レジスタ、命令実行部、外部メモリ制御部等の機
   能を内蔵すると共に、プログラムの検証、ハードウェア
   の動作確認等のデバッグ作業に必要となる情報を外部に
   出力する機能を内蔵するデバッグ機能内蔵マイクロプロ
   セッサにおいて、このマイクロプロセッサの命令の実行
   、データ値の遷移等の内部情報を得るのに必要な条件を
   保持しておく条件レジスタと、この条件レジスタの保持
   している内容と前記内部情報とを比較し比較結果を出力
   する比較回路と、この比較回路の比較結果に応じて前記
   内部の情報を保持し、マイクロプロセッサの動作に依存
   することなく外部に情報を出力するサンプルレジスタと
   を備えることを特徴とするデバッグ機能内蔵マイクロプ
   ロセッサ。