JPS605311A - Internal power supply circuit of integrated circuit - Google Patents
Internal power supply circuit of integrated circuitInfo
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体メモリ装置などの集積回路に用いられ
る内部電源回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to an internal power supply circuit used in an integrated circuit such as a semiconductor memory device.
半導体メモリ装置の大容量化に伴なう素子の微細化が進
むにつれて、その電源電圧を下げる必要が生じてくる。As the capacity of semiconductor memory devices increases and the size of elements becomes smaller, it becomes necessary to lower the power supply voltage.
つまり、素子が微細化すると耐圧が低くなったり、特に
ＭＯＳメモリの場合には基板電流が増える等の諸問題が
あるので、電源電圧を下けることによりこれらの諸問題
に対処しようとするものである。現在、一般的な半導体
メモリ装置では、電源としてＴＴＬ系と同一の５Ｖ電源
が使われているが、メモリの大容量化に伴って内部回路
として３ｖ動作系のものを設けることが試みられている
。この場合には、外部電源入力に基いて内部電源電圧を
作り、これを上記内部回路へ供給するための内部電源回
路が必要になる。In other words, as elements become smaller, there are various problems such as a lower withstand voltage and an increase in substrate current, especially in the case of MOS memory, so this is an attempt to address these problems by lowering the power supply voltage. be. Currently, general semiconductor memory devices use the same 5V power supply as that used in TTL systems, but as memory capacity increases, attempts are being made to provide internal circuits with 3V operating systems. . In this case, an internal power supply circuit is required to generate an internal power supply voltage based on the external power input and supply it to the internal circuit.
この内部電源回路として、従来、第１図に示すようなバ
イポーラトランジスタを用いた定電圧回路１とか、第２
図に示すようなＭＯＳ ｌ−ランジスタを用いたレベル
シフト回路２０が用いられており、以下これらの回路に
ついて説明する。Conventionally, as this internal power supply circuit, a constant voltage circuit 1 using bipolar transistors as shown in FIG.
A level shift circuit 20 using a MOS l-transistor as shown in the figure is used, and these circuits will be explained below.
先ず、第１図の定電圧回路１において、２はたとえば→
−５ｖの外部電源電圧Ｖｃｃが入力する電源端子であり
、との電源端子２は抵抗Ｒ６およヒＮＰＮ形のトランジ
スタＱ、のコレクタ、エミッタ間を直列に介して接地さ
れると共に、ＮＰＮ形のトランジスタＱ２のコレクタ、
エミッタ間および抵抗Ｒ，，Ｒ２を直列に介して接地さ
れている。First, in the constant voltage circuit 1 of FIG. 1, 2 is, for example, →
This is a power supply terminal to which an external power supply voltage Vcc of -5V is input, and the power supply terminal 2 is grounded through a resistor R6 and the collector and emitter of an NPN transistor Q in series. collector of transistor Q2,
It is grounded between the emitters and through resistors R, , R2 in series.
上記トランジスタＱ２のベースは前記トランジスタＱ、
のコレクタに接続され、このトランジスタＱ１のベース
は前記抵抗Ｒ，，Ｒ２の接続点に接続されている。そし
て、前記トランジスタＱ、のエミッタが内部電源出力ノ
ード３となり、とのノード３が内部回路１０（たとえば
メモリ回路）の電源入力ノード１１に接続されている。The base of the transistor Q2 is the transistor Q,
The base of this transistor Q1 is connected to the connection point of the resistors R, , R2. The emitter of the transistor Q becomes an internal power output node 3, and the node 3 of the transistor Q is connected to a power input node 11 of an internal circuit 10 (for example, a memory circuit).
即ち、上記定電圧回路１において、トランジスタＱ、の
ペース電位は接地電位からそのペース、エミッタ間の１
動方向電圧Ｖ、だけ高く、この電圧Ｖ、に見合うだけ抵
抗Ｒ７に電流Ｔ（＝ＶＦ／Ｒ２）が流れる。−そして、
この電流と殆んど同じ電流がトランジスタＱ２および抵
抗Ｒ１に流れる。［７。That is, in the constant voltage circuit 1, the pace potential of the transistor Q varies from the ground potential to 1 between the pace and emitter.
The dynamic direction voltage V is higher, and a current T (=VF/R2) flows through the resistor R7 in proportion to this voltage V. -And,
Almost the same current flows through transistor Q2 and resistor R1. [7.
タカって、上記トランジスタＱ２のエミッタ電位、つま
り内部電源電位ｖｃｃｌは次式で表わされる。The emitter potential of the transistor Q2, that is, the internal power supply potential vccl, is expressed by the following equation.
Ｖｃｃ］ −ＶＦ十丁Ｘ ＲＩ −（１＋上式（１）に
おいて、トランジスタＱ、に流れるベース電流は小さい
ので無視している。Vcc] -VF10XRI-(1+In the above equation (1), the base current flowing through the transistor Q is small, so it is ignored.
いま、ＶＦ ＝０．７Ｖ 、 Ｒ，、＝４．６ Ｋ＜’
ｌ 、 Ｒ２＝１．４にΩとすると、
Ｖｃｃ＋＝０．７＋（０，７／４．６Ｋ）Ｘｌ、４Ｋ
＝３．ＯＶとなり、この内部電源電圧Ｖｃｃｌは外部電
源電圧Ｖｃｃと殆んど無関係に一定値となる。Now, VF =0.7V, R,, =4.6 K<'
l, R2=1.4 and Ω, Vcc+=0.7+(0,7/4.6K)Xl, 4K
=3. OV, and this internal power supply voltage Vccl has a constant value almost unrelated to the external power supply voltage Vcc.
なお、トランジスタＱ２は内部回路１θへ電流を供給す
るためのものであり、抵抗Ｒ８は前記トラン・ゾヌタＱ
１のコレクタ電流を決める役割とトランジスタＱ２のペ
ース電流を供給する役割を果たすものである。Note that the transistor Q2 is for supplying current to the internal circuit 1θ, and the resistor R8 is for supplying current to the internal circuit 1θ.
The transistor Q2 has a role of determining the collector current of the transistor Q2 and a role of supplying the pace current of the transistor Q2.
一方、第２図のレベルシフト回路２０においては、Ｎチ
ャンネルのエンハンスメント型のＭＯＳ （絶縁ダート
型）トランジスタ２１のドレ５−
、Ｃ＋
汽イイツおよびケ゛−トを外部電源電圧Ｖｃｃが入力す
る電源端子２に接続し、ンース電位を内部電源電位Ｖｃ
ｃｉとして内部回路１０へ供給している。On the other hand, in the level shift circuit 20 of FIG. 2, the drain 5-, C+ transistor, and gate of an N-channel enhancement type MOS (insulated dart type) transistor 21 are connected to a power supply terminal 2 to which an external power supply voltage Vcc is input. and connect the ground potential to the internal power supply potential Vc.
It is supplied to the internal circuit 10 as ci.
即チ、上記トランジスタ２１はレベルシフトの役割を果
たしており、その閾値電圧ｖｔｈをたとえば２ｖに殺菌
−１しておけば、Ｖｃｃ＝５Ｖとすると３Ｖ（＝Ｖｃ
ｃ−Ｖｔｈ ） （７）内部電源電位Ｖｅｃｌを得るこ
とができる。That is, the transistor 21 plays the role of level shifting, and if its threshold voltage vth is sterilized to, for example, 2V -1, then when Vcc=5V, it becomes 3V (=Vc
c-Vth) (7) Internal power supply potential Vecl can be obtained.
ところで、前述した定電圧回路１においては、内部電源
電圧Ｖｃｃ＋として３ｖに設計したとき、外部電源電圧
Ｖｃｅが上記Ｖｃｃ’＋とトランジスタＱ。By the way, in the constant voltage circuit 1 described above, when the internal power supply voltage Vcc+ is designed to be 3V, the external power supply voltage Vce is equal to the above Vcc'+ and the transistor Q.
のペース、エミッタ電位ＶＦ（約０．７ Ｖ ）との和
（約３．７ Ｖ ）より低くなると、上記回路が正常に
動作しなくなる。つまり、トランジスタＱ２には電流が
流れなくなり、抵抗Ｒ２に流れる電流が一定とならない
からである。このため、外部電源電圧Ｖｃｃが３．７ｖ
より低くなった場合には、このＶｃｃよ）前記Ｖ２だけ
低い値に内部電源電圧Ｖｅｃｌが設定されるようになる
。If the pace of VF becomes lower than the sum (about 3.7 V) of the emitter potential VF (about 0.7 V), the circuit will not operate normally. In other words, current no longer flows through the transistor Q2, and the current flowing through the resistor R2 does not become constant. Therefore, the external power supply voltage Vcc is 3.7V.
If it becomes lower, the internal power supply voltage Vecl is set to a value lower by V2 (Vcc).
＝６−
一方、ＭＯＳメモリ、特にＣＭＯＳメモリでは電池パン
クアンプ（待機状態には電池でメモリデータを保持する
こと）を図るべく、外部電源電圧Ｖｃｃが２ｖまで低下
してもデータ保持を保障することがよく行なわれる。=6- On the other hand, in MOS memory, especially CMOS memory, data retention is guaranteed even if the external power supply voltage Vcc drops to 2V in order to achieve battery puncture amplification (memory data is retained by a battery in standby mode). is often done.
しかし、このようなデータ保持の保障を必要とするメモ
リ装置の電源回路として前述したような定電圧回路１を
使用すると、外部電源電圧Ｖｃｃが２■に低下したとき
内部電源電圧Ｖｃｃ＋が１．３ Ｖ以下になり、内部回
路（メモリ回路）が正常に動作しなくなり、上記定電圧
回路１を使用することはできない。However, if the above-mentioned constant voltage circuit 1 is used as a power supply circuit for a memory device that requires such data retention guarantee, when the external power supply voltage Vcc drops to 2■, the internal power supply voltage Vcc+ becomes 1.3. V or below, the internal circuit (memory circuit) will not operate properly, and the constant voltage circuit 1 cannot be used.
また、前述したレベルシフト回路２０は、外部電源電圧
Ｖｃｃの低下による影響を受け易く、この低下に伴なう
内部電源電圧ＶｃＣ１の低下は、上記定電圧回路におけ
るよりも一層厳しくなり、前述したような電池バックア
ップを行なうメモリ装置に使用することはできない。Further, the level shift circuit 20 described above is easily affected by a decrease in the external power supply voltage Vcc, and the decrease in the internal power supply voltage VcC1 accompanying this decrease is more severe than in the constant voltage circuit, as described above. It cannot be used in memory devices that provide battery backup.
本発明は上記の欠点を除去するためになされたもので、
集積回路の内部回路が正常動作する所要の内部電源電圧
を得るのに必要な外部電源電圧入力の許容低下範囲を拡
大し得る集積回路の内部電源回路を提供するものである
。The present invention has been made to eliminate the above-mentioned drawbacks.
An object of the present invention is to provide an internal power supply circuit for an integrated circuit that can expand the allowable drop range of external power supply voltage input required to obtain a required internal power supply voltage for normal operation of the internal circuits of the integrated circuit.
即ち、本発明の集積回路の内部型、源回路は、外部電源
電圧入力が供給され、この入力電圧より低い内部電源電
圧を発生して内部回路に供給する内部電源発生回路のほ
かに、前記外部電源電圧入力が所定値以下になったこと
を検知して外部電源入力端子と内部回路の電源入力端子
との間を導通させる手段を具備してなることを特徴とす
るものである。That is, the internal power supply circuit of the integrated circuit of the present invention is supplied with an external power supply voltage input, and in addition to the internal power generation circuit that generates an internal power supply voltage lower than this input voltage and supplies it to the internal circuit, The device is characterized in that it includes means for detecting that the power supply voltage input has become less than a predetermined value and establishing continuity between the external power input terminal and the power input terminal of the internal circuit.
以下、図面を参照して本発明の一実施例を詳細に説明す
る。Hereinafter, one embodiment of the present invention will be described in detail with reference to the drawings.
第３図は集積回路メモリ装置に形成された内部電源回路
を内部回路（メモリ回路など）ｙ。FIG. 3 shows an internal power supply circuit (memory circuit, etc.) formed in an integrated circuit memory device.
と共に示している。この内部電源回路において、１は前
記従来例におけると同様の定電圧回路でアル。３θＨｐ
チヤンネルのエンハンスメント型のＭＯＳ トランジス
タ３１からなる結合回路でアリ、このトランジスタ３Ｉ
のンースは外部電源電圧Ｖｃｃが入力する電源端子２に
接続され、ドレインは内部回路１０の電源入力ノード１
１に接続されている。一方、３２は外部電源宵、圧検知
回路であって、こね、は外部電源電圧Ｖｃｃが所定値ま
で低下したときに上記Ｐチャンネルトランジスタ３１を
導通させるためのダート電圧を発生するために設けられ
ている。この検知回路３２において、Ｎチャンネルエン
ハンスメント型のＭＯＳトランジスタ３３のンースが接
地され、そのダートが電源端子２に接続され、そのドレ
インと電源端子２との間にはダートが接地されて常時導
通状態にある９荷用のＰチャンネルエンハンスメント型
のＭＯＳトランジスタ３４が接続されている。そして、
上記Ｎチャンネルトランジスタ３３のドレインにＣＭＯ
Ｓインバータ３５の入力端が接続され、このインバータ
３５の出力端が前記Ｐチャンネルトランジスタ３１９−
のゲートに接続されている。It is shown with In this internal power supply circuit, 1 is a constant voltage circuit similar to that in the conventional example. 3θHp
This is a coupling circuit consisting of channel enhancement type MOS transistor 31, and this transistor 3I
Its source is connected to power supply terminal 2 to which external power supply voltage Vcc is input, and its drain is connected to power supply input node 1 of internal circuit 10.
Connected to 1. On the other hand, 32 is an external power supply voltage detection circuit, and 32 is provided to generate a dart voltage for making the P-channel transistor 31 conductive when the external power supply voltage Vcc drops to a predetermined value. There is. In this detection circuit 32, the ground of the N-channel enhancement type MOS transistor 33 is grounded, the dirt thereof is connected to the power supply terminal 2, and the dirt is grounded between the drain and the power supply terminal 2, so that it is always in a conductive state. Nine P-channel enhancement type MOS transistors 34 are connected. and,
CMO is connected to the drain of the N-channel transistor 33.
The input terminal of an S inverter 35 is connected, and the output terminal of this inverter 35 is connected to the gate of the P channel transistor 319-.
次に、上記内部電源回路の動作を第４０を参照して説明
する。外部電源電圧Ｖｃｃが３．７ｖ以上のときには、
従来例で前述した如く定電圧回路Ｉは正常に動作する。Next, the operation of the internal power supply circuit will be explained with reference to No. 40. When the external power supply voltage Vcc is 3.7v or more,
As described above in the conventional example, the constant voltage circuit I operates normally.
一方、前記検知回路３２において、Ｎチャンネルトラン
ジスタ３３の閾値電圧を３． ＯＶ ＶＣ設計しておく
と、Ｖｃｅ入力が３、 ＯＶ以上のときには王妃トラン
ジスタ３３は導通しているのでインバータ３５の出力は
高レベルである。これによって、Ｐチャンネルトランジ
スタ３ノは非導通状態になっているので、Ｖｃｅ入力が
３．７ｖＵ上のときには定電圧回路１によって内部電源
電圧ＶＣ（！ｌが第４図中実線Ａで示すように３． Ｏ
Ｖに設定され、Ｖｃｅ入力が３．０〜３．７Ｖのときに
はＶｅｃｌはＶｃｃからトランジスタＱ２のｖ２だけ低
下した値に設定される。On the other hand, in the detection circuit 32, the threshold voltage of the N-channel transistor 33 is set to 3. With the OV VC design, when the Vce input is 3.OV or higher, the queen transistor 33 is conductive, so the output of the inverter 35 is at a high level. As a result, the P-channel transistor 3 is in a non-conducting state, so when the Vce input is above 3.7vU, the internal power supply voltage VC (!l) is controlled by the constant voltage circuit 1 as shown by the solid line A in FIG. 3. O
When the Vce input is 3.0 to 3.7V, Vecl is set to a value lower than Vcc by v2 of transistor Q2.
したがって、Ｖｃｅ入力が３．ＯＶのときにはｖｃｃｌ
ば２，３ｖとなるので、たとえば内部回路１０のデータ
保持を２．ＯＶまで保障するようなメモリ装置であれば
データ保持は可能である。Therefore, the Vce input is 3. vccl when OV
For example, data retention in the internal circuit 10 is set to 2.3V. Data retention is possible with a memory device that guarantees up to OV.
１０−
次に、Ｖｃｃが３Ｖより低下した場合、このときには検
知回路３２のＮチャンネルトランジスタ３３が非導通に
なるように設定されており、インバータ３５の出力は低
レベルになる。これによって、Ｐチャンネルトランジス
タ３１は導通し、そのドレイン電圧（このときの内部電
源電圧Ｖｃｃ’ｌ）はＶｃｃ入力にほぼ等しい値になる
。10- Next, when Vcc drops below 3V, the N-channel transistor 33 of the detection circuit 32 is set to be non-conductive at this time, and the output of the inverter 35 becomes a low level. As a result, P-channel transistor 31 becomes conductive, and its drain voltage (internal power supply voltage Vcc'l at this time) becomes approximately equal to the Vcc input.
したがって、Ｖｃｃ入力が２Ｖに低下してもＶｃｃｌは
２ｖになっており、内部回路１０におけるメモリデータ
の保持が保障される。Therefore, even if the Vcc input drops to 2V, Vccl remains at 2V, and retention of memory data in the internal circuit 10 is guaranteed.
上述したように本実施例において得られる、外部電源電
圧Ｖｃｃ対内部電源電圧ＶｅＣ１の特性は、第４図中実
線Ａで示されており、第４図中に一点鎖線Ｂで示される
従来例の第１図の回路の特性に比べてＶｃｃが３ｖ以下
の領域におけるＶｃｃｌの値が太きい。As described above, the characteristics of the external power supply voltage Vcc versus the internal power supply voltage VeC1 obtained in this embodiment are shown by the solid line A in FIG. Compared to the characteristics of the circuit shown in FIG. 1, the value of Vccl is large in the region where Vcc is 3V or less.
なお、本発明は上記実施例に限られるものではなく、上
記実施例の定電圧回路１に代えて第２図に示したような
レベルシフト回路２０を用いることによって第５図に示
すように構成してもよい。との場合の特性は第６図に示
すようになり、外部電源電圧Ｖｃｃが所定値に低下する
まではそれより一定値だけ低い内部電源電圧Ｖｃｃｌが
得られるが、Ｖｃｃが所定値以下に低下したことが検知
回路３２により検知されてＰチャンネルトランジスタ３
１が導通すると、ｖＣＣｌがＶｃｃにほぼ等しい値にな
る。Note that the present invention is not limited to the above embodiment, but can be constructed as shown in FIG. 5 by using a level shift circuit 20 as shown in FIG. 2 in place of the constant voltage circuit 1 of the above embodiment. You may. The characteristics in the case of , are as shown in Fig. 6, and until the external power supply voltage Vcc falls to a predetermined value, an internal power supply voltage Vccl lower by a certain value is obtained, but when Vcc falls below the predetermined value. This is detected by the detection circuit 32 and the P-channel transistor 3
When 1 becomes conductive, vCCl becomes approximately equal to Vcc.
また、上記実施例のレベルシフト回路２０に代えて、た
とえば第７図に示すようにＮＰＮ形・ぐイポーラトラン
ジスタ７１．７２をダーリントン接続してなるレベルシ
フト回路７０を用いてもよい。また、これらのレベルシ
フト回路とか前記定電圧回路に代えて電圧分割回路など
を用いてもよく、要は内部電源発生回路を用いればよい
。Furthermore, instead of the level shift circuit 20 of the above embodiment, a level shift circuit 70 formed by Darlington-connecting NPN type polar transistors 71 and 72 may be used, for example, as shown in FIG. Further, a voltage dividing circuit or the like may be used in place of these level shift circuits or the constant voltage circuit, and in short, an internal power supply generation circuit may be used.
さらに、前記各実施例において、Ｐチャンネルトランジ
スタ３１に代えて第８図に示すようにＮチャンネルのデ
ィプレーション型のＭＯＳトランジスタ８１を用い、こ
れに伴ってそのダートの制御入力レベルを逆にする必要
があるので検知回路３２のインバータ３５を省略するよ
うに変更してもよい。Furthermore, in each of the embodiments described above, an N-channel depletion type MOS transistor 81 is used in place of the P-channel transistor 31 as shown in FIG. Therefore, the inverter 35 of the detection circuit 32 may be omitted.
上述したように本発明の集積回路の内部電源回路によれ
ば、集積回路の内部回路が正常動作する所要の内部電源
電圧を得るのに必要な外部電源電圧入力の許容低下範囲
を拡大することができる。たとえば、内部回路の動作を
内部電源電圧２■まで保障しようとすると、従来は外部
電源電圧は２．７ｖまでの低下しか許容されなかったが
、本発明の実施例では２．Ｏｖまでの低下を許容できる
。したがって、本発明回路ば′電池バックｆ７プを行な
うメモリ装置などに採用して好適である。As described above, according to the internal power supply circuit of the integrated circuit of the present invention, it is possible to expand the allowable drop range of the external power supply voltage input necessary to obtain the required internal power supply voltage for normal operation of the internal circuit of the integrated circuit. can. For example, when trying to guarantee the operation of the internal circuit up to an internal power supply voltage of 2.5V, conventionally the external power supply voltage could only be allowed to drop to 2.7V, but in the embodiment of the present invention, the external power supply voltage could only drop to 2.7V. A drop to Ov can be tolerated. Therefore, the circuit of the present invention is suitable for use in memory devices that perform battery backup.
第１図および第２図はそれぞれ従来の集積回路の内部＊
諒回路、を示す回路図、第３図は本発明に係る集積回路
の内部電源回路の一実施例を示す回路図、第４図は第３
図の内部電源回路および第１図の内部電源回路のそれぞ
れの特性を１３一
対比して示す特性図、第５図は本発明の他の実施例を示
す回路図、第６図は第５図の回路の特性を示す特性図、
第７図は第５図のレベルシフト回路の変形例を示す回路
図、第８図は本発明のさらに他の実施例における要部を
示す回路図である。
１・・・定電圧回路、２・・電源端子、１０・・・内部
回路、１１・・・電源入力端子、２０，７θ・・・レベ
ルシフト回路、２１・・・ＭＯＳ ｌ−ランジスタ、３
０・・・結合回路、３１・・・ＭＯＳ ｌ−ランジスタ
、３２・・・外部電源電圧検知回路、７１．７２・・・
バイポーラトランジスタ、８１・・ディプレーション型
ＭＯ８ｌ−ランジスタ。
出願人代理人 弁理士 鈴 江 武 彦１４−
第１図 第２閃
第５図
第６図
第７０ 第８０
ｃｃFigures 1 and 2 show the inside of a conventional integrated circuit*
FIG. 3 is a circuit diagram showing an embodiment of the internal power supply circuit of an integrated circuit according to the present invention, and FIG.
A characteristic diagram showing the characteristics of the internal power supply circuit shown in FIG. 1 and the internal power supply circuit shown in FIG. A characteristic diagram showing the characteristics of the circuit of
FIG. 7 is a circuit diagram showing a modification of the level shift circuit shown in FIG. 5, and FIG. 8 is a circuit diagram showing main parts in still another embodiment of the present invention. DESCRIPTION OF SYMBOLS 1... Constant voltage circuit, 2... Power supply terminal, 10... Internal circuit, 11... Power input terminal, 20,7θ... Level shift circuit, 21... MOS l-transistor, 3
0...Coupling circuit, 31...MOS l-transistor, 32...External power supply voltage detection circuit, 71.72...
Bipolar transistor, 81...depletion type MO8l-transistor. Applicant's agent Patent attorney Takehiko Suzue 14- Figure 1 Figure 2 Figure 5 Figure 6 Figure 70 80 cc
Claims (5)
低い内部電源電圧を発生し、この内部電源電圧を集積回
路の内部回路に供給する内部電源発生回路と、前記外部
電源電圧入力が所定値以下になったことを検知する外部
電源電圧検知回路と、この検知回路の検知出力により導
通制御され外部電源電圧入力を前記内部回路に供給する
結合回路とを具備することを特徴とする集積回路の内部
電源回路。(1) An internal power supply generation circuit that is supplied with an external power supply voltage input, generates an internal power supply voltage lower than this input voltage, and supplies this internal power supply voltage to the internal circuit of the integrated circuit, and the external power supply voltage input is set to a predetermined value. An integrated circuit comprising: an external power supply voltage detection circuit that detects whether the voltage has fallen below; and a coupling circuit whose conduction is controlled by the detection output of the detection circuit and which supplies the external power supply voltage input to the internal circuit. Internal power circuit.
源電圧検知回路は前記内部電源発生回路からの内部電源
電圧によって内部回路が正常に動作しなくなる直前にお
ける外部電源電圧の値より低下したことを検知すること
を特徴とする特許 部電源回路。(2) The internal circuit is a memory circuit, and the external power supply voltage detection circuit detects that the internal power supply voltage from the internal power supply generation circuit has decreased from the value of the external power supply voltage immediately before the internal circuit ceases to operate normally. Patent part power supply circuit characterized by detecting.
を特徴とする前記特許請求の範囲第１項記載の集積回路
の内部電源回路。(3) The internal power supply circuit for an integrated circuit according to claim 1, wherein the internal power generation circuit is a constant voltage circuit.
ジスタあるいはダーリン１・ン接続されたＮＰＮ形バイ
ポーラトランジスタからなるレベルシフト回路であるこ
とを特徴とする前記特許請求の範囲第１項記載の集積回
路の内部電源回路。(4) The internal power supply circuit of the integrated circuit according to claim 1, wherein the internal power supply circuit is a level shift circuit consisting of an N-channel MOS transistor or an NPN type bipolar transistor connected in a Darling 1/N manner. power circuit.
路の電源入力端との間に挿入され、ダートに前記外部電
源電圧検知回路の検知出力が印加ｇ；ｈ．るｐチャンネ
ルエンハンス゛メント型ＭＯＳトランジスタあるいけＮ
チャンネルディプレーンョン型ＭＯＳトランジスタであ
ることを特徴とする前記特許請求の範囲第１項記載の集
積回路の内部電源回路。(5) The coupling circuit is inserted between the external power supply input terminal and the power input terminal of the internal circuit, and the detection output of the external power supply voltage detection circuit is applied to the dart g; h. p-channel enhancement type MOS transistor
2. The internal power supply circuit for an integrated circuit according to claim 1, wherein the internal power supply circuit is a channel deplanation type MOS transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58113756A JPS605311A (en) | 1983-06-24 | 1983-06-24 | Internal power supply circuit of integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58113756A JPS605311A (en) | 1983-06-24 | 1983-06-24 | Internal power supply circuit of integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS605311A true JPS605311A (en) | 1985-01-11 |
Family
ID=14620336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58113756A Pending JPS605311A (en) | 1983-06-24 | 1983-06-24 | Internal power supply circuit of integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS605311A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07148295A (en) * | 1993-07-30 | 1995-06-13 | Jr Jack W Mackay | Metal bat for baseball and manufacture |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5120139B1 (en) * | 1971-06-04 | 1976-06-23 |
-
1983
- 1983-06-24 JP JP58113756A patent/JPS605311A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5120139B1 (en) * | 1971-06-04 | 1976-06-23 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07148295A (en) * | 1993-07-30 | 1995-06-13 | Jr Jack W Mackay | Metal bat for baseball and manufacture |
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