JPH04162809A - Ｆｅｔ緩衝増幅器 - Google Patents
Ｆｅｔ緩衝増幅器Info
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- 238000001514 detection method Methods 0.000 claims description 13
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- 239000003990 capacitor Substances 0.000 description 4
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- 238000013459 approach Methods 0.000 description 2
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
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- H03F3/50—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower
- H03F3/505—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower with field-effect devices
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- H03K—PULSE TECHNIQUE
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- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
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- H03K5/02—Shaping pulses by amplifying
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、オシロスコープ等の測定機器の入力段や、サ
ンプルホールド回路、掃引回路等に適用して好適なＦＥ
Ｔ緩衝増幅器に関する。
ンプルホールド回路、掃引回路等に適用して好適なＦＥ
Ｔ緩衝増幅器に関する。
第６図および第７図は、従来のＦＥＴ緩衝増幅器の構成
を示す回路図である。
を示す回路図である。
第６図において、入力段ＦＥＴ、 Ｑｌは、バイアス電
流段ＦＥＴ、Ｑ２と直列に接続されている。この例では
、入力段ＦＥＴ、Ｑｌ、およびバイアス電流段ＦＥＴ、
Ｑ２として、ｎチャンネル・デイプレッション型ＦＥＴ
が用いられており、入力段ＦＥＴ、Ｑｌのソースとバイ
アス電流段ＦＥＴ、 Ｑ２のドレインが接続されている
。
流段ＦＥＴ、Ｑ２と直列に接続されている。この例では
、入力段ＦＥＴ、Ｑｌ、およびバイアス電流段ＦＥＴ、
Ｑ２として、ｎチャンネル・デイプレッション型ＦＥＴ
が用いられており、入力段ＦＥＴ、Ｑｌのソースとバイ
アス電流段ＦＥＴ、 Ｑ２のドレインが接続されている
。
入力段ＦＥＴ、Ｑｌのドレインは、基準電源＋■に接続
され、そのゲートには入力端子１を介して入力電圧Ｖ、
が供給されている。また、バイアス電流段ＦＥＴ、Ｑ２
のゲートは、そのソースとともに電源＝■に接続され、
電流源を構成している。そして、入力段ＦＥＴ、Ｑｌと
バイアス電流段ＦＥＴ、 Ｑ２の接続点の電圧が、出力
電圧■。、とじてａ力端子２を通して出力される。
され、そのゲートには入力端子１を介して入力電圧Ｖ、
が供給されている。また、バイアス電流段ＦＥＴ、Ｑ２
のゲートは、そのソースとともに電源＝■に接続され、
電流源を構成している。そして、入力段ＦＥＴ、Ｑｌと
バイアス電流段ＦＥＴ、 Ｑ２の接続点の電圧が、出力
電圧■。、とじてａ力端子２を通して出力される。
この緩衝増幅器では、バイアス電流段ＦＥＴ、Ｑ２のゲ
ート・ソース間を同電位で結ぶことによって、バイアス
電流をつ（す、これを入力段ＦＥＴ、Ｑｌに流す。これ
によって、入力段ＦＥＴ、Ｑｌのゲート・ソース間の電
圧もほぼ零になる。この結果、入力端子１と出力端子２
との間のオフセット電圧が小さく、かつ温度ドリフトも
小さなソースフォロワ回路を実現する巳とができる。
ート・ソース間を同電位で結ぶことによって、バイアス
電流をつ（す、これを入力段ＦＥＴ、Ｑｌに流す。これ
によって、入力段ＦＥＴ、Ｑｌのゲート・ソース間の電
圧もほぼ零になる。この結果、入力端子１と出力端子２
との間のオフセット電圧が小さく、かつ温度ドリフトも
小さなソースフォロワ回路を実現する巳とができる。
一方、第７図の回路においては、入力段ＦＥＴ、Ｑｌの
ソースとバイアス電流段ＦＥＴ、 Ｑ２のドレインとの
間に抵抗Ｒ３が挿入され、バイアス電流段ＦＥＴ、Ｑ２
のソースとゲートとの間に抵抗Ｒ４が挿入されている。
ソースとバイアス電流段ＦＥＴ、 Ｑ２のドレインとの
間に抵抗Ｒ３が挿入され、バイアス電流段ＦＥＴ、Ｑ２
のソースとゲートとの間に抵抗Ｒ４が挿入されている。
これらの抵抗は、ＦＥＴのばらつきを吸収するためのも
のである。
のである。
第８図は、第７図に示す回路の各部波形を示す波形図で
ある。入力段ＦＥＴ、Ｑｌを流れる電流をＩＱｌ、バイ
アス電流段ＦＥＴ、 Ｑ２を流れる電流をＩＱｆとする
と、入力電圧Ｖｌｌ’ｌが零の時は、ＩＱｔ＝Ｉ。□で
ある。入力電圧Ｗｉ１１が零でなくなると、負荷電流工
、が流れ（第８図（ｃ） ） 、ＩＱＩ ＝Ｉ。□＋Ｉ
ＦＩＬとなる。すなわち、入力段ＦＥＴ、Ｑｌの電流変
化分は、ΔＩａ＋ ＝ＩｌｌＬとなる。したがって、ａ
カミ圧Ｖｏｕｔは、第８図（ｂ）に斜線で示すように、
（Ｒ３＋人力段ＦＥＴ、 Ｑｌのソース抵抗）×Δ工。
ある。入力段ＦＥＴ、Ｑｌを流れる電流をＩＱｌ、バイ
アス電流段ＦＥＴ、 Ｑ２を流れる電流をＩＱｆとする
と、入力電圧Ｖｌｌ’ｌが零の時は、ＩＱｔ＝Ｉ。□で
ある。入力電圧Ｗｉ１１が零でなくなると、負荷電流工
、が流れ（第８図（ｃ） ） 、ＩＱＩ ＝Ｉ。□＋Ｉ
ＦＩＬとなる。すなわち、入力段ＦＥＴ、Ｑｌの電流変
化分は、ΔＩａ＋ ＝ＩｌｌＬとなる。したがって、ａ
カミ圧Ｖｏｕｔは、第８図（ｂ）に斜線で示すように、
（Ｒ３＋人力段ＦＥＴ、 Ｑｌのソース抵抗）×Δ工。
１分だけ減少する。ここで、入力段ＦＥＴ、 Ｑｌのソ
ース抵抗は、入力段ＦＥＴ、Ｑｌの相互コンダクタンス
ｇｍの逆数にほぼ等しく、通常、数百オームとなる。し
たがって、出力電圧Ｖ、□の減少もかなりの値となる。
ース抵抗は、入力段ＦＥＴ、Ｑｌの相互コンダクタンス
ｇｍの逆数にほぼ等しく、通常、数百オームとなる。し
たがって、出力電圧Ｖ、□の減少もかなりの値となる。
このような出力電圧の減少を避けるために、従来は、緩
衝増幅器の後段にエミッタフォロワ回路を追加して使用
するのが通例であった。
衝増幅器の後段にエミッタフォロワ回路を追加して使用
するのが通例であった。
ところで、エミッタフォロワ回路も、入力・出力間に、
ベース・エミッタ間電圧ＶＩｇという直流オフセット電
圧をもつ、この電圧は、温度ドリフトするため、これを
補正する回路が必要で、緩衝増幅器全体の構成がさらに
複雑になってしまうという問題があった。
ベース・エミッタ間電圧ＶＩｇという直流オフセット電
圧をもつ、この電圧は、温度ドリフトするため、これを
補正する回路が必要で、緩衝増幅器全体の構成がさらに
複雑になってしまうという問題があった。
この発明は、このような従来技術の欠点を解消し、簡単
な回路構成で、高入力インピーダンス、低出力インピー
ダンスのＦＥＴ緩衝増幅器を提供することを目的とする
。
な回路構成で、高入力インピーダンス、低出力インピー
ダンスのＦＥＴ緩衝増幅器を提供することを目的とする
。
［課題を解決するための手段〕
かかる目的を達成するために、本発明は、基準電源と、
直列に接続された入力段ＦＥＴおよびバイアス電流段Ｆ
ＥＴと、前記基準電源と入力段ＦＥＴとの間に直列接続
され、該入力段ＦＥＴに流れる電流を電圧に変換して検
出する検出抵抗と、該検出抵抗によって検出された電圧
を前言己バイアス電流段ＦＥＴのゲートに負帰還する帰
還手段とを具備することを特徴とする。
直列に接続された入力段ＦＥＴおよびバイアス電流段Ｆ
ＥＴと、前記基準電源と入力段ＦＥＴとの間に直列接続
され、該入力段ＦＥＴに流れる電流を電圧に変換して検
出する検出抵抗と、該検出抵抗によって検出された電圧
を前言己バイアス電流段ＦＥＴのゲートに負帰還する帰
還手段とを具備することを特徴とする。
ｒ作 用〕
本発明によれば、入力段ＦＥＴと基準電源との間に挿入
された検出抵抗によって、入力段ＦＥＴに流れるソース
電流の変化、すなわち、負荷電流と等価な電流が電圧と
して検出される。この検出電圧は、バイアス電流段ＦＥ
Ｔのゲートに負帰還される。これによって、バイアス電
流段ＦＥＴのソース電流が減少し、入力段ＦＥＴのソー
ス電流を一定に保つ。入力段ＦＥＴのソース電流が一定
に保たれることにより、入力電圧と８カ電圧の差が一定
となり、緩衝増幅器の利得は１に近づく。すなわち、出
力インピーダンスは、零に近づく。
された検出抵抗によって、入力段ＦＥＴに流れるソース
電流の変化、すなわち、負荷電流と等価な電流が電圧と
して検出される。この検出電圧は、バイアス電流段ＦＥ
Ｔのゲートに負帰還される。これによって、バイアス電
流段ＦＥＴのソース電流が減少し、入力段ＦＥＴのソー
ス電流を一定に保つ。入力段ＦＥＴのソース電流が一定
に保たれることにより、入力電圧と８カ電圧の差が一定
となり、緩衝増幅器の利得は１に近づく。すなわち、出
力インピーダンスは、零に近づく。
以下、図面を参照して本発明の詳細な説明する。
第１図は、この発明の緩衝増幅器の第１実施例の構成を
示す回路図である。
示す回路図である。
図において、入力段ＦＥＴ、Ｑｌとバイアス電流段ＦＥ
Ｔ、 Ｑ２は、特性がほぼ等しいＦＥＴである。入力段
ＦＥＴ、Ｑｌは、電圧利得がほぼ１のソースフォロワ回
路であり、入力信号を電流増幅する。一方、バイアス電
流段ＦＥＴ、 Ｑ２は、入力段ＦＥＴ、 Ｑｌにバイア
ス電流を供給する電流源として動作する。
Ｔ、 Ｑ２は、特性がほぼ等しいＦＥＴである。入力段
ＦＥＴ、Ｑｌは、電圧利得がほぼ１のソースフォロワ回
路であり、入力信号を電流増幅する。一方、バイアス電
流段ＦＥＴ、 Ｑ２は、入力段ＦＥＴ、 Ｑｌにバイア
ス電流を供給する電流源として動作する。
入力段ＦＥＴ、Ｑｌのドレインと基準電源＋Ｖとの間に
挿入された抵抗Ｒ１は、入力段ＦＥＴ、Ｑｌのソース電
流（＝トレイン電流）の変化を電圧に変換して検出する
負荷電流検出抵抗である。このソース電流の変化は、入
力信号の変化によって引き起こされる負荷電流の変化に
対応するものである。抵抗Ｒ１による検出電圧ＶＩＩ＋
は、コンデンサＣ１を介してバイアス電流段ＦＥＴ、Ｑ
２のゲートに帰還される。バイアス電流段ＦＥＴ、 Ｑ
２のゲート・ソース間に挿入された抵抗Ｒ２は、バイア
ス電流段ＦＥＴ、 Ｑ２にバイアス電圧を与えるための
バイアス抵抗である。
挿入された抵抗Ｒ１は、入力段ＦＥＴ、Ｑｌのソース電
流（＝トレイン電流）の変化を電圧に変換して検出する
負荷電流検出抵抗である。このソース電流の変化は、入
力信号の変化によって引き起こされる負荷電流の変化に
対応するものである。抵抗Ｒ１による検出電圧ＶＩＩ＋
は、コンデンサＣ１を介してバイアス電流段ＦＥＴ、Ｑ
２のゲートに帰還される。バイアス電流段ＦＥＴ、 Ｑ
２のゲート・ソース間に挿入された抵抗Ｒ２は、バイア
ス電流段ＦＥＴ、 Ｑ２にバイアス電圧を与えるための
バイアス抵抗である。
第２図は、本発明による緩衝増幅器の第２実施例の構成
を示す回路図である。この回路が第１実施例の回路と異
なる点は、ＦＥＴのばらつきを解消するために抵抗Ｒ３
と抵抗Ｒ４とが設けられている点である。すなわち、入
力段ＦＥＴ、Ｑｌのソースとバイアス電流段ＦＥＴ、
Ｑ２のドレインとの間に抵抗Ｒ３が挿入され、バイアス
電流段ＦＥＴ、 Ｑ２のソースと電源−■との間に抵抗
Ｒ４が挿入されている。これは、ＦＥＴゲート・ソース
間を閉じたときのドレイン・ソース間電流ｌ０ＩＩ特性
がバイアス電流、すなわち、バイアス電流段ＦＥＴ、
Ｑ２のソース電流に与える影響を減らすためのものであ
る。特に、抵抗Ｒ４は、入力段ＦＥＴ、Ｑｌ、およびバ
イアス電流段ＦＥＴ、 Ｑ２の特性のばらつきによって
発生する大圧力間オフセット電圧の低減調整に使用する
。これらの抵抗の値は、通常は、Ｒ３＝Ｒ４に選ばれる
。
を示す回路図である。この回路が第１実施例の回路と異
なる点は、ＦＥＴのばらつきを解消するために抵抗Ｒ３
と抵抗Ｒ４とが設けられている点である。すなわち、入
力段ＦＥＴ、Ｑｌのソースとバイアス電流段ＦＥＴ、
Ｑ２のドレインとの間に抵抗Ｒ３が挿入され、バイアス
電流段ＦＥＴ、 Ｑ２のソースと電源−■との間に抵抗
Ｒ４が挿入されている。これは、ＦＥＴゲート・ソース
間を閉じたときのドレイン・ソース間電流ｌ０ＩＩ特性
がバイアス電流、すなわち、バイアス電流段ＦＥＴ、
Ｑ２のソース電流に与える影響を減らすためのものであ
る。特に、抵抗Ｒ４は、入力段ＦＥＴ、Ｑｌ、およびバ
イアス電流段ＦＥＴ、 Ｑ２の特性のばらつきによって
発生する大圧力間オフセット電圧の低減調整に使用する
。これらの抵抗の値は、通常は、Ｒ３＝Ｒ４に選ばれる
。
また、各抵抗およびコンデンサの値の具体例は次の通り
である。 Ｒ１＝２２０Ω、 ＣＩ＝０．１μＦ、Ｒ２
＝１にΩ、 Ｒ３＝Ｒ４＝４７Ω。また、ＦＥＴ、 Ｑ
ｌ 、 Ｑ２の相互コンダクタンスｇｍ＋＋ｇｍｚは５
ｍＳ程度である。
である。 Ｒ１＝２２０Ω、 ＣＩ＝０．１μＦ、Ｒ２
＝１にΩ、 Ｒ３＝Ｒ４＝４７Ω。また、ＦＥＴ、 Ｑ
ｌ 、 Ｑ２の相互コンダクタンスｇｍ＋＋ｇｍｚは５
ｍＳ程度である。
第４図は、この第２実施例の各部の波形を示す波形図で
ある。入力段ＦＥＴ、Ｑｌに零でない入力電圧ＶＩＩ’
＋が印加されると（第４図（ａ） ） 、 ＋力電圧Ｖ
ｏｕｔが出力される（第４図（ｂ） ） 、このとき、
負荷電流ＩＲＬ （第４図（Ｃ））が流れ、入力段Ｆ
ＥＴ、Ｑｌのソース電流（＝ドレイン電流）■、１は、
ΔＩＱ＋だけ変化する（第４図（ｄ） ） 、この変化
は、抵抗Ｒ１にガ、の電圧を発生する（第４図（ｅ）
） 、この検８電圧■□は、コンデンサＣ１を介して、
バイアス電流段ＦＥＴ、Ｑ２のゲートに負帰還される（
第４図（ｆ））。これによって、バイアス電流段ＦＥＴ
、 Ｑ２によって発生されるバイアス電流工。□が、Ｖ
ＦＩＩ・ｇｍ倍され、変化分ΔＩＱ２が発生する（第４
図（ｈ））。
ある。入力段ＦＥＴ、Ｑｌに零でない入力電圧ＶＩＩ’
＋が印加されると（第４図（ａ） ） 、 ＋力電圧Ｖ
ｏｕｔが出力される（第４図（ｂ） ） 、このとき、
負荷電流ＩＲＬ （第４図（Ｃ））が流れ、入力段Ｆ
ＥＴ、Ｑｌのソース電流（＝ドレイン電流）■、１は、
ΔＩＱ＋だけ変化する（第４図（ｄ） ） 、この変化
は、抵抗Ｒ１にガ、の電圧を発生する（第４図（ｅ）
） 、この検８電圧■□は、コンデンサＣ１を介して、
バイアス電流段ＦＥＴ、Ｑ２のゲートに負帰還される（
第４図（ｆ））。これによって、バイアス電流段ＦＥＴ
、 Ｑ２によって発生されるバイアス電流工。□が、Ｖ
ＦＩＩ・ｇｍ倍され、変化分ΔＩＱ２が発生する（第４
図（ｈ））。
したがって、入力段ＦＥＴ、Ｑｌに流れるドレイン（ソ
ース）電流の変化分ΔＩＱＩは、 △ＩＱＩ ”ΔＩＲＬ＋ΔＩＱ２ となる。ここで、変化分Δ工。２は、第５図に示すよう
に、変化分△ＩＬＬを打ち消す方向に発生する。この結
果、入力段ＦＥＴ、Ｑｌのドレイン電流変化分Δ工。、
は、第５区（Ｃ）および第４図（ｄ）に示すように大幅
に減少する。すなわち、（Ｒ３＋人力段ＦＥＴ、Ｑ１ド
レイン抵抗）によって生ずる電圧減少分が大幅に小さ（
なる。
ース）電流の変化分ΔＩＱＩは、 △ＩＱＩ ”ΔＩＲＬ＋ΔＩＱ２ となる。ここで、変化分Δ工。２は、第５図に示すよう
に、変化分△ＩＬＬを打ち消す方向に発生する。この結
果、入力段ＦＥＴ、Ｑｌのドレイン電流変化分Δ工。、
は、第５区（Ｃ）および第４図（ｄ）に示すように大幅
に減少する。すなわち、（Ｒ３＋人力段ＦＥＴ、Ｑ１ド
レイン抵抗）によって生ずる電圧減少分が大幅に小さ（
なる。
なお、第４図、および第５図では、説明を分かりやすく
するために、負荷電流検出感度を低くしであるが、負荷
電流積８感度を上げるとともに、ＦＥＴの相互コンダク
タンスｇ、を大きくすることによって、入力段ＦＥＴ、
Ｑｌのドレイン電流変化分Δ工。１が減少し、実質的に
入力電圧Ｖｌｎ ”出力電圧Ｖａｕｔとすることができ
る。
するために、負荷電流検出感度を低くしであるが、負荷
電流積８感度を上げるとともに、ＦＥＴの相互コンダク
タンスｇ、を大きくすることによって、入力段ＦＥＴ、
Ｑｌのドレイン電流変化分Δ工。１が減少し、実質的に
入力電圧Ｖｌｎ ”出力電圧Ｖａｕｔとすることができ
る。
第３図は、この発明による緩衝増幅器の第３実施例の構
成を示す回路図である。この回路は、抵抗Ｒ１と入力段
ＦＥＴ、Ｑｌのドレインとの間にトランジスタｑ３を、
挿入したカスコード回路となっている。
成を示す回路図である。この回路は、抵抗Ｒ１と入力段
ＦＥＴ、Ｑｌのドレインとの間にトランジスタｑ３を、
挿入したカスコード回路となっている。
これによって、抵抗Ｒ１（負荷電流検出段）が入力段Ｆ
ＥＴ、Ｑｌに与えるミラー効果による高域周波数特性の
劣化を防ぐことができる。
ＥＴ、Ｑｌに与えるミラー効果による高域周波数特性の
劣化を防ぐことができる。
以上説明したように、本発明によれば、入力段ＦＥＴの
ドレイン（ソース）電流を検出し、それをバイアス電流
段ＦＥＴのゲートに帰還して入力段ＦＥＴのソース電流
が一定となるようにしたので、ａカインピーダンスを大
幅に下げることができる。したがって、簡単な回路で、
高大カインビーグンス、低出力インピーダンス、かつ広
帯域の緩衝増幅器を実現することができる。
ドレイン（ソース）電流を検出し、それをバイアス電流
段ＦＥＴのゲートに帰還して入力段ＦＥＴのソース電流
が一定となるようにしたので、ａカインピーダンスを大
幅に下げることができる。したがって、簡単な回路で、
高大カインビーグンス、低出力インピーダンス、かつ広
帯域の緩衝増幅器を実現することができる。
第１図はこの発明の第１実施例の構成を示す回路図、
第２図はこの発明の第２実施例の構成を示す回路図、
第３図はこの発明の第３実施例の構成を示す回路図、
第４図は第２実施例の各部の波形を示す波形図、
第５図は第２実施例における負荷電流変化分ΔＩ、ｌＬ
＋バイアス電流変化分Δ１．２、および入力段ＦＥＴ
、Ｑｌのドレイン電流変化分ΔＩＱＩの波形を示す波形
図、 第６図、第７図はそれぞれ従来の緩衝増幅器の構成を示
す回路図、 第８図は第７図に示す緩衝増幅器の各部の波形を示す波
形図である。 １・・・入力端子、 ２・・・出力端子、 Ｃ１・・・帰還コンデンサ、 Ｑｌ・・・入力段ＦＥＴ 。 Ｑ２・・・バイアス電流段ＦＥＴ 。 Ｑ３・・・カスコード・トランジスタ、Ｒ１・・・検出
用抵抗、 Ｒ２・・・バイアス・抵抗、 Ｒ３・・・ばらつき防止用抵抗、 Ｒ４・・・ばらつき防止用抵抗、 ＋■・・・基準電源、 一■・・・電源。 Ｖ 第１図 第２図 ＋Ｖ −■ 第３図 （ｆ）０２ケ”−）！１１１ −Ｖ （Ｑ）Ｑ２ソースｔエ −■□ 第４図 一■ 第７図
＋バイアス電流変化分Δ１．２、および入力段ＦＥＴ
、Ｑｌのドレイン電流変化分ΔＩＱＩの波形を示す波形
図、 第６図、第７図はそれぞれ従来の緩衝増幅器の構成を示
す回路図、 第８図は第７図に示す緩衝増幅器の各部の波形を示す波
形図である。 １・・・入力端子、 ２・・・出力端子、 Ｃ１・・・帰還コンデンサ、 Ｑｌ・・・入力段ＦＥＴ 。 Ｑ２・・・バイアス電流段ＦＥＴ 。 Ｑ３・・・カスコード・トランジスタ、Ｒ１・・・検出
用抵抗、 Ｒ２・・・バイアス・抵抗、 Ｒ３・・・ばらつき防止用抵抗、 Ｒ４・・・ばらつき防止用抵抗、 ＋■・・・基準電源、 一■・・・電源。 Ｖ 第１図 第２図 ＋Ｖ −■ 第３図 （ｆ）０２ケ”−）！１１１ −Ｖ （Ｑ）Ｑ２ソースｔエ −■□ 第４図 一■ 第７図
Claims (3)
- （１）基準電源と、 直列に接続された入力段ＦＥＴおよびバイアス電流段Ｆ
ＥＴと、 前記基準電源と入力段ＦＥＴとの間に直列接続され、該
入力段ＦＥＴに流れる電流を電圧に変換して検出する検
出抵抗と、 該検出抵抗によって検出された電圧を前記バイアス電流
段ＦＥＴのゲートに負帰還する帰還手段とを具備するこ
とを特徴とするＦＥＴ緩衝増幅器。 - （２）前記入力段ＦＥＴおよび前記バイアス電流段ＦＥ
Ｔのそれぞれに、ばらつき減少用の抵抗を直列接続した
ことを特徴とする請求項１記載のＦＥＴ緩衝増幅器。 - （３）前記入力段ＦＥＴと前記検出用抵抗との間にカス
コード・トランジスタを挿入したことを特徴とする請求
項１記載のＦＥＴ緩衝増幅器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2287214A JP2517472B2 (ja) | 1990-10-26 | 1990-10-26 | Ｆｅｔ緩衝増幅器 |
| US07/755,065 US5155449A (en) | 1990-10-26 | 1991-09-05 | FET buffer amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2287214A JP2517472B2 (ja) | 1990-10-26 | 1990-10-26 | Ｆｅｔ緩衝増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04162809A true JPH04162809A (ja) | 1992-06-08 |
| JP2517472B2 JP2517472B2 (ja) | 1996-07-24 |
Family
ID=17714530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2287214A Expired - Fee Related JP2517472B2 (ja) | 1990-10-26 | 1990-10-26 | Ｆｅｔ緩衝増幅器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5155449A (ja) |
| JP (1) | JP2517472B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001358547A (ja) * | 2000-06-12 | 2001-12-26 | Fujitsu Quantum Devices Ltd | バッファ回路 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5399989A (en) * | 1991-12-03 | 1995-03-21 | Rockwell International Corporation | Voltage amplifying source follower circuit |
| US5498997A (en) * | 1994-12-23 | 1996-03-12 | Schiebold; Cristopher F. | Transformerless audio amplifier |
| US6580326B2 (en) * | 2001-05-25 | 2003-06-17 | Infineon Technologies North America Corp. | High-bandwidth low-voltage gain cell and voltage follower having an enhanced transconductance |
| JP4262545B2 (ja) * | 2003-07-09 | 2009-05-13 | 三菱電機株式会社 | カスコード接続回路及びその集積回路 |
| US6995616B2 (en) * | 2003-10-14 | 2006-02-07 | Broadcom Corporation | Power amplifier having cascode architecture with separately controlled MOS transistor and parasitic bipolar transistor |
| US7400172B2 (en) * | 2006-10-16 | 2008-07-15 | Freescale Semiconductor, Inc. | Miller capacitance tolerant buffer element |
| US20120049951A1 (en) * | 2010-08-31 | 2012-03-01 | Texas Instruments Incorporated | High speed switched capacitor reference buffer |
| US8872590B2 (en) * | 2013-03-06 | 2014-10-28 | Rafael Microelectronics, Inc. | Low-noise signal amplifying circuit and method thereof |
| US9906195B2 (en) | 2014-12-04 | 2018-02-27 | Samsung Display Co., Ltd. | High bandwidth amplifier |
| US9819316B2 (en) | 2015-04-20 | 2017-11-14 | Lockheed Martin Corporation | Apparatus and method for gallium nitride (GaN) amplifiers |
| US10734958B2 (en) * | 2016-08-09 | 2020-08-04 | Mediatek Inc. | Low-voltage high-speed receiver |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2358428A (en) * | 1940-09-07 | 1944-09-19 | Emi Ltd | Thermionic valve amplifier circuit arrangement |
| IT1196446B (it) * | 1986-07-03 | 1988-11-16 | Sgs Microelettronica Spa | Circuito ripetitore di tensione a bassa distorsione armonica per carichi con componente resistiva |
-
1990
- 1990-10-26 JP JP2287214A patent/JP2517472B2/ja not_active Expired - Fee Related
-
1991
- 1991-09-05 US US07/755,065 patent/US5155449A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001358547A (ja) * | 2000-06-12 | 2001-12-26 | Fujitsu Quantum Devices Ltd | バッファ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5155449A (en) | 1992-10-13 |
| JP2517472B2 (ja) | 1996-07-24 |
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