JPH04162809A - Fet緩衝増幅器 - Google Patents
Fet緩衝増幅器Info
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Abstract
め要約のデータは記録されません。
Description
ンプルホールド回路、掃引回路等に適用して好適なFE
T緩衝増幅器に関する。
を示す回路図である。
流段FET、Q2と直列に接続されている。この例では
、入力段FET、Ql、およびバイアス電流段FET、
Q2として、nチャンネル・デイプレッション型FET
が用いられており、入力段FET、Qlのソースとバイ
アス電流段FET、 Q2のドレインが接続されている
。
され、そのゲートには入力端子1を介して入力電圧V、
が供給されている。また、バイアス電流段FET、Q2
のゲートは、そのソースとともに電源=■に接続され、
電流源を構成している。そして、入力段FET、Qlと
バイアス電流段FET、 Q2の接続点の電圧が、出力
電圧■。、とじてa力端子2を通して出力される。
ート・ソース間を同電位で結ぶことによって、バイアス
電流をつ(す、これを入力段FET、Qlに流す。これ
によって、入力段FET、Qlのゲート・ソース間の電
圧もほぼ零になる。この結果、入力端子1と出力端子2
との間のオフセット電圧が小さく、かつ温度ドリフトも
小さなソースフォロワ回路を実現する巳とができる。
ソースとバイアス電流段FET、 Q2のドレインとの
間に抵抗R3が挿入され、バイアス電流段FET、Q2
のソースとゲートとの間に抵抗R4が挿入されている。
のである。
ある。入力段FET、Qlを流れる電流をIQl、バイ
アス電流段FET、 Q2を流れる電流をIQfとする
と、入力電圧Vll’lが零の時は、IQt=I。□で
ある。入力電圧Wi11が零でなくなると、負荷電流工
、が流れ(第8図(c) ) 、IQI =I。□+I
FILとなる。すなわち、入力段FET、Qlの電流変
化分は、ΔIa+ =IllLとなる。したがって、a
カミ圧Voutは、第8図(b)に斜線で示すように、
(R3+人力段FET、 Qlのソース抵抗)×Δ工。
ース抵抗は、入力段FET、Qlの相互コンダクタンス
gmの逆数にほぼ等しく、通常、数百オームとなる。し
たがって、出力電圧V、□の減少もかなりの値となる。
衝増幅器の後段にエミッタフォロワ回路を追加して使用
するのが通例であった。
ベース・エミッタ間電圧VIgという直流オフセット電
圧をもつ、この電圧は、温度ドリフトするため、これを
補正する回路が必要で、緩衝増幅器全体の構成がさらに
複雑になってしまうという問題があった。
な回路構成で、高入力インピーダンス、低出力インピー
ダンスのFET緩衝増幅器を提供することを目的とする
。
直列に接続された入力段FETおよびバイアス電流段F
ETと、前記基準電源と入力段FETとの間に直列接続
され、該入力段FETに流れる電流を電圧に変換して検
出する検出抵抗と、該検出抵抗によって検出された電圧
を前言己バイアス電流段FETのゲートに負帰還する帰
還手段とを具備することを特徴とする。
された検出抵抗によって、入力段FETに流れるソース
電流の変化、すなわち、負荷電流と等価な電流が電圧と
して検出される。この検出電圧は、バイアス電流段FE
Tのゲートに負帰還される。これによって、バイアス電
流段FETのソース電流が減少し、入力段FETのソー
ス電流を一定に保つ。入力段FETのソース電流が一定
に保たれることにより、入力電圧と8カ電圧の差が一定
となり、緩衝増幅器の利得は1に近づく。すなわち、出
力インピーダンスは、零に近づく。
示す回路図である。
T、 Q2は、特性がほぼ等しいFETである。入力段
FET、Qlは、電圧利得がほぼ1のソースフォロワ回
路であり、入力信号を電流増幅する。一方、バイアス電
流段FET、 Q2は、入力段FET、 Qlにバイア
ス電流を供給する電流源として動作する。
挿入された抵抗R1は、入力段FET、Qlのソース電
流(=トレイン電流)の変化を電圧に変換して検出する
負荷電流検出抵抗である。このソース電流の変化は、入
力信号の変化によって引き起こされる負荷電流の変化に
対応するものである。抵抗R1による検出電圧VII+
は、コンデンサC1を介してバイアス電流段FET、Q
2のゲートに帰還される。バイアス電流段FET、 Q
2のゲート・ソース間に挿入された抵抗R2は、バイア
ス電流段FET、 Q2にバイアス電圧を与えるための
バイアス抵抗である。
を示す回路図である。この回路が第1実施例の回路と異
なる点は、FETのばらつきを解消するために抵抗R3
と抵抗R4とが設けられている点である。すなわち、入
力段FET、Qlのソースとバイアス電流段FET、
Q2のドレインとの間に抵抗R3が挿入され、バイアス
電流段FET、 Q2のソースと電源−■との間に抵抗
R4が挿入されている。これは、FETゲート・ソース
間を閉じたときのドレイン・ソース間電流l0II特性
がバイアス電流、すなわち、バイアス電流段FET、
Q2のソース電流に与える影響を減らすためのものであ
る。特に、抵抗R4は、入力段FET、Ql、およびバ
イアス電流段FET、 Q2の特性のばらつきによって
発生する大圧力間オフセット電圧の低減調整に使用する
。これらの抵抗の値は、通常は、R3=R4に選ばれる
。
である。 R1=220Ω、 CI=0.1μF、R2
=1にΩ、 R3=R4=47Ω。また、FET、 Q
l 、 Q2の相互コンダクタンスgm++gmzは5
mS程度である。
ある。入力段FET、Qlに零でない入力電圧VII’
+が印加されると(第4図(a) ) 、 +力電圧V
outが出力される(第4図(b) ) 、このとき、
負荷電流IRL (第4図(C))が流れ、入力段F
ET、Qlのソース電流(=ドレイン電流)■、1は、
ΔIQ+だけ変化する(第4図(d) ) 、この変化
は、抵抗R1にガ、の電圧を発生する(第4図(e)
) 、この検8電圧■□は、コンデンサC1を介して、
バイアス電流段FET、Q2のゲートに負帰還される(
第4図(f))。これによって、バイアス電流段FET
、 Q2によって発生されるバイアス電流工。□が、V
FII・gm倍され、変化分ΔIQ2が発生する(第4
図(h))。
ース)電流の変化分ΔIQIは、 △IQI ”ΔIRL+ΔIQ2 となる。ここで、変化分Δ工。2は、第5図に示すよう
に、変化分△ILLを打ち消す方向に発生する。この結
果、入力段FET、Qlのドレイン電流変化分Δ工。、
は、第5区(C)および第4図(d)に示すように大幅
に減少する。すなわち、(R3+人力段FET、Q1ド
レイン抵抗)によって生ずる電圧減少分が大幅に小さ(
なる。
するために、負荷電流検出感度を低くしであるが、負荷
電流積8感度を上げるとともに、FETの相互コンダク
タンスg、を大きくすることによって、入力段FET、
Qlのドレイン電流変化分Δ工。1が減少し、実質的に
入力電圧Vln ”出力電圧Vautとすることができ
る。
成を示す回路図である。この回路は、抵抗R1と入力段
FET、Qlのドレインとの間にトランジスタq3を、
挿入したカスコード回路となっている。
ET、Qlに与えるミラー効果による高域周波数特性の
劣化を防ぐことができる。
ドレイン(ソース)電流を検出し、それをバイアス電流
段FETのゲートに帰還して入力段FETのソース電流
が一定となるようにしたので、aカインピーダンスを大
幅に下げることができる。したがって、簡単な回路で、
高大カインビーグンス、低出力インピーダンス、かつ広
帯域の緩衝増幅器を実現することができる。
+バイアス電流変化分Δ1.2、および入力段FET
、Qlのドレイン電流変化分ΔIQIの波形を示す波形
図、 第6図、第7図はそれぞれ従来の緩衝増幅器の構成を示
す回路図、 第8図は第7図に示す緩衝増幅器の各部の波形を示す波
形図である。 1・・・入力端子、 2・・・出力端子、 C1・・・帰還コンデンサ、 Ql・・・入力段FET 。 Q2・・・バイアス電流段FET 。 Q3・・・カスコード・トランジスタ、R1・・・検出
用抵抗、 R2・・・バイアス・抵抗、 R3・・・ばらつき防止用抵抗、 R4・・・ばらつき防止用抵抗、 +■・・・基準電源、 一■・・・電源。 V 第1図 第2図 +V −■ 第3図 (f)02ケ”−)!111 −V (Q)Q2ソースtエ −■□ 第4図 一■ 第7図
Claims (3)
- (1)基準電源と、 直列に接続された入力段FETおよびバイアス電流段F
ETと、 前記基準電源と入力段FETとの間に直列接続され、該
入力段FETに流れる電流を電圧に変換して検出する検
出抵抗と、 該検出抵抗によって検出された電圧を前記バイアス電流
段FETのゲートに負帰還する帰還手段とを具備するこ
とを特徴とするFET緩衝増幅器。 - (2)前記入力段FETおよび前記バイアス電流段FE
Tのそれぞれに、ばらつき減少用の抵抗を直列接続した
ことを特徴とする請求項1記載のFET緩衝増幅器。 - (3)前記入力段FETと前記検出用抵抗との間にカス
コード・トランジスタを挿入したことを特徴とする請求
項1記載のFET緩衝増幅器。
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1991
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