JPH04162774A - Semiconductor device - Google Patents

Abstract

PURPOSE:To simplify a manufacturing process and embody a higher degree of integration by forming an electrically conductive thin film transistor designed to read memory cell on the upper part of a common gate electrode. CONSTITUTION:This semiconductor device comprises field oxide films 7 and 8, transistor's gate oxide film 9, source drains 11 and 12 of an N channel transistor, a gate electrode 13 of the N channel transistor, a gate electrode 14 of a thin film N channel transistor, a gate electrode of a P channel transistor, an aluminum bit line 20, source drains of the P channel transistor, an N channel diffusion region 23, a P channel diffusion region 24, a source drain 25 of a thin film N channel transistor, an aluminum power source line 26, an aluminum connection line 27, and an aluminum grounding line 28. In this manner, a thin film transistor designed to read memory cell is formed on the upper part of the common gate electrode 16. This constructions makes it possible to simplify the manufacturing process and embody a higher degree of integration.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明に相補型ＭＯ５）ランジスタ（以下、０ＭＯ３
と呼ぶ）を用い九半導体ランダムーアクセス・メモリ（
以下、半導体ＲＡＭと呼ぶ）に関するものである。[Detailed description of the invention] [Industrial application field] Complementary type MO5) transistor (hereinafter referred to as 0MO3)
9 semiconductor random access memory (called
(hereinafter referred to as semiconductor RAM).

〔従来の技術〕[Conventional technology]

８４図は従来のＣＭＯ５ＲＡＭ（ＳＲＡＭ）に用いられ
ているメモリセルの回路図、第３図に第４図のメモリセ
ルの断面図である。FIG. 84 is a circuit diagram of a memory cell used in a conventional CMO5RAM (SRAM), and FIG. 3 is a cross-sectional view of the memory cell shown in FIG. 4.

因において、ｉｌｌ及び（２１に読出しＮチャネルトラ
ンジスタ、＋３１及び１４１ｉＰチヤネルトランジスタ
、（６）及び＋６１ｉ’！Ｎチヤネルトランジスタ、１
７１及び（８１ニフイールド酸化膜、（９）にゲート酸
化膜、［１０１、（Ｉｌｌ及びαｚＨソースドレイン％
　Ｃ１３１、ｆｔ４＋Ｈ多結晶シリコンのゲート電極、
Ｉｌｏに多結晶シリコンの接地線、帥に薄膜トランジス
タのゲート電極、（１７１ニ多結晶シリコンの接続線、
（＋８）ｌｄ多結晶シリコンの薄膜トランジスタのソー
スドレイン、（＋９）ｎｙルミビット線トソースドレイ
ン全接続するパッド、処ニアルミビット線である。In this case, ill and (21 are readout N-channel transistors, +31 and 141iP channel transistors, (6) and +61i'!N-channel transistors, 1
71 and (81 Ni field oxide film, (9) gate oxide film, [101, (Ill and αzH source drain%
C131, ft4+H polycrystalline silicon gate electrode,
Ilo is a polycrystalline silicon grounding line, the other side is a gate electrode of a thin film transistor, (171 is a polycrystalline silicon connection line,
(+8) ld polycrystalline silicon thin film transistor source/drain, (+9) ny lumi bit line, source/drain pad, and nitride aluminum bit line.

次に動作について説明する。Ｐチャネルトランジスタ１
３１　、１４１及びＮチャネルトランジスタ＋５１　、
　＋６１より成るインバータのループ接続によるフリッ
プ７ｏツブに対して、アドレス線ＡＤＲにｊ　！ｌ）　
０Ｎ−ＯＦＰｉｌｌＪ（財）されるＮチャネルトランジ
スタ（１）。Next, the operation will be explained. P channel transistor 1
31, 141 and N-channel transistor +51,
For the flip 7o tube due to the loop connection of the inverter consisting of +61, j to the address line ADR! l)
0N-OFPillJ (Incorporated) N-channel transistor (1).

ｆ２＋　（トランスファーゲート）ヲ介して、データの
入出力線であるＢＩＴ線及びＢＩＴ線に接続されている
。メモリセルのリード状態でにフリップフロップからデ
ータ線へ、又ライト状態でにデータ線から７リツプフロ
ツブへ信号がトランスファーゲートがＯＮｌ、＝＊時に
伝達する。It is connected to the BIT line, which is a data input/output line, through f2+ (transfer gate). A signal is transmitted from the flip-flop to the data line in the read state of the memory cell, and from the data line to the 7 flip-flop in the write state when the transfer gate is ON1,=*.

第３（８）において、選択酸化によるフィールド酸化膜
１７ｆ　、＋８１を形成後に、ゲート酸化膜（９）を成
長させてから、第１層目の多結晶シリコンｔｒｉ　、　
（１４１ｙデポジシヨンした後に、全面にＰイオンを打
込んで、ソースドレイン１ｌｏｌ　、　（１１）　、　
＋１２）を形成する。この後、第２層目の多結晶シリコ
ンＩＤ５１．　（ＬＩを形成する。多結晶シリコン（ｌ
江ｉ地の線となる。次にソースドレイン（１１）に接す
るように開孔し、その上から第３層目の多結晶シリコン
拓、　Ｉ７・を形成する。多結晶シリコンに薄膜トラン
ジスタのゲート電極になり、多結晶シリコンａ’Ｎｘン
ースドレイン（１１）及び多結晶シリコンα３１を接続
する九めに形成される。次に、これらの上に第４層目の
多結晶シリコン（１８ｆをデポジションし、選択的にＰ
＋を拡散させる。これによす薄膜トランジスタのソース
・ドレインヲ形成する。次に、アルミを蒸着しアルミビ
ット＋Ｉｊ　（２０）　を形成する。In step 3 (8), after forming the field oxide film 17f, +81 by selective oxidation, the gate oxide film (9) is grown, and then the first layer of polycrystalline silicon tri,
(After 141y deposition, P ions are implanted on the entire surface and the source and drain are 1lol, (11),
+12). After this, the second layer of polycrystalline silicon ID51. (Form LI. Polycrystalline silicon (L
It becomes the line of Eiji. Next, a hole is opened so as to be in contact with the source/drain (11), and a third layer of polycrystalline silicon, I7, is formed thereon. It becomes the gate electrode of the thin film transistor in the polycrystalline silicon, and is formed at the ninth point connecting the polycrystalline silicon a'Nx drain (11) and the polycrystalline silicon α31. Next, a fourth layer of polycrystalline silicon (18f) is deposited on top of these, and selectively P
Diffuse +. Then, the source and drain of the thin film transistor are formed. Next, aluminum is deposited to form an aluminum bit +Ij (20).

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

従来の半導体装置に以上のように構成されてい穴ので、
多結晶シリコン層を４回形成させなければならず、製造
工程が長くなり、ま九、薄−トランジスタのＰチャネル
トランジスタのチャネルが多Ｗ、　晶シリコンとなるの
で、トランジスタの性能を左右する移動度が劣化するな
どの問題点があった口 この発明に上記のような問題点を解消するｔめになされ
ｔもので、製造工程を簡単にするとともニ、読出しトラ
ンジスタをフリップフロップを形成するＣＭＯ５）ラン
ジスタの上側に形成し、高集積化で傘る半導体装＃ｔを
得ることを目的とする。Conventional semiconductor devices have holes configured as described above, so
The polycrystalline silicon layer has to be formed four times, which lengthens the manufacturing process, and also because the channel of a thin-channel P-channel transistor is made of multi-W, crystalline silicon, which reduces mobility, which determines the performance of the transistor. This invention was made to solve the above-mentioned problems, simplifying the manufacturing process, and also forming a readout transistor into a flip-flop (CMO5). The purpose is to obtain a semiconductor device #t which is formed above a transistor and has a high degree of integration.

〔ｉ！１題を解決する之めの手段〕 この発明に係る半導体装１に、フリップフロップを構成
するＣＭＯＳメモリセルにおいて、共通となるゲート電
極の上側にそのメモリセルの読出し用の薄膜トランジス
タを形成させｔものである。[i! Means for Solving Problem 1] In the semiconductor device 1 according to the present invention, in a CMOS memory cell constituting a flip-flop, a thin film transistor for reading out the memory cell is formed above a common gate electrode. It is.

〔作用〕[Effect]

この発明における半導体装ｒｊｊｔは、ＣＭＯＳメモリ
セルの読出し用Ｎチャネルトランジスタをフリップ７０
ツ７’ｆ構成するＣＭＯＳメモリセルの上側に形成する
ことにより、製造工場が簡単で高集積化？実現すること
が可能となり、’ｌ’ｃ、読出し用トランジスタに薄膜
のＮチャネルトランジスタｉｃＭＯｓメモリセルの上１
］１１１に立置することにより、薄膜トランジスタの性
能の劣化を防止で■る。The semiconductor device rjjt in this invention flips an N-channel transistor for reading of a CMOS memory cell.
Is it possible to simplify the manufacturing factory and achieve high integration by forming it above the CMOS memory cells that make up the 7'f structure? It has become possible to realize 'l'c, a thin film N-channel transistor icMOS memory cell as a read transistor.
] 111 prevents deterioration of the performance of the thin film transistor.

〔実施例〕〔Example〕

以下、この発明の一実施例を図について説明する。第１
図にこの発明の一実施例であるＣＭＯＳメモリセルの断
面図、第２図は第１図の平面図を示す。図において、（
７）及び（８）に素子全分難するｔめのフィールド酸化
膜、＋９）ｌｄ）ランジスタのゲート酸化膜、　（１１
）及びαＺｉ’ＪＮチャネルトランジスタのソースドレ
イン、α３ｉＨＮチヤネルトランジスタのケート電極、
（Ｉ４１に薄膜Ｎチャネルトランジスタのゲート電極で
、アドレス線になる。α６）ＨＰチャネルトランジスタ
のゲート電極、・：２０）にアルミビ・ント線、圓及び
＋’Ｗ　ｔｒｙ　Ｐチャネルトランジスタのソースドレ
イン、（２３１μＮチヤネル拡散領威、（２爛にＰチャ
ネル拡散領域、（２５）ニ薄ｙ！Ｎチャネルトランジス
タのソースドレイン頭載、（２ｅにアルミ電源線、（２
７１１ａアルミ接続線、（２８１に１ルミ接地線である
。An embodiment of the present invention will be described below with reference to the drawings. 1st
The figure shows a sectional view of a CMOS memory cell which is an embodiment of the present invention, and FIG. 2 shows a plan view of FIG. 1. In the figure, (
7) and (8) the tth field oxide film covering the entire device, +9) ld) the gate oxide film of the transistor, (11
) and the source/drain of αZi'JN channel transistor, the gate electrode of α3iHN channel transistor,
(I41 is the gate electrode of the thin film N-channel transistor, which becomes the address line. α6) The gate electrode of the HP channel transistor, .:20) is the aluminum bi-nt line, the circle and the source drain of the +'W try P-channel transistor, ( 231 μN channel diffusion region, (2 P channel diffusion regions, (25) thin Y!N channel transistor source/drain head, (2e aluminum power supply line, (2
711a aluminum connection wire, (281 to 1 lumi ground wire.

次に形成方法について説明する。Next, the formation method will be explained.

注入拡散をしＮチャネル拡散領ＭＥ及びＰチャネル拡散
領域例を形成させ之後、選択酸化によるフィールド酸化
膜（７）及び＋、９１　′ｆ！：形成する。この後、ゲ
ート酸化膜（９１金成長させてから、第１＃目の多結晶
シリコンによるＮチャネルトランジスタのゲート電極α
３及びＰチャネルトランジスタのゲート電極α・をデポ
ジションした後に、各トランジスタＫＰイオン、Ｂイオ
ンを打込んで、Ｎチャネルトランジスタのソースドレイ
ン（１１）及びα２１．　Ｐチャネルトランジスタのソ
ースドレイン（ロ）及び２１形成する。この後にアルミ
を蒸着させ、アルミｆ源縞翰及びアルミ接続線（資）及
びアルミ接地線を形成し、第２層目の多結晶シリコンに
よる薄膜トランジスｔｉノケート電極（１４）ｔ−形成
する。このゲート電極框メモリセルのアドレス線の役割
もする。After forming the N-channel diffusion region ME and the P-channel diffusion region by implantation and diffusion, the field oxide film (7) and +, 91'f! are selectively oxidized. :Form. After that, a gate oxide film (91 gold) is grown, and then a gate electrode α of the N-channel transistor made of the first #th polycrystalline silicon is grown.
After depositing the gate electrodes α21 . A source/drain (b) and 21 of a P-channel transistor are formed. After that, aluminum is vapor-deposited to form an aluminum f-source strip, an aluminum connection line, and an aluminum ground line, and a second layer of polycrystalline silicon thin film transistor electrodes (14) are formed. This gate electrode frame also serves as an address line for the memory cell.

次に、第３層目の多結晶シリコンをデポジションＬ選択
的にＮ＋ｉ拡散させ、薄膜Ｎチャネルトランジスタのソ
ースドレインｆｉｋ形成する。この後、薄膜トランジス
タのソースドレイン（至）に接続するようにアルミを蒸
着し、アルミビット線を形成する。これに＝す、シリコ
ン基板上の（Ｍ　ＯＳメモリセルの上側に読出しトラン
ジスタを持つ庫遺が形成される。Next, the third layer of polycrystalline silicon is selectively N+i diffused from the deposition position L to form a source/drain fik of a thin film N-channel transistor. Thereafter, aluminum is deposited to connect to the source and drain of the thin film transistor to form an aluminum bit line. After this, a memory having a read transistor on the silicon substrate (MOS memory cell) is formed.

なお、上記実施例でにメモリセルにＣ’Ｍ　ＯＳのフリ
ップ７０ツブ構成の場合について説明したが、ＣＭＯＳ
メモリセルを構成するＰチャネルトランジスタの代りに
高抵抗を便用したメモリセルにおいても、同様の効果を
期待できる。In the above embodiment, the case where the memory cell has a C'MOS flip 70-tube configuration is explained, but the CMOS
A similar effect can be expected in a memory cell in which a high resistance is used instead of a P-channel transistor constituting the memory cell.

〔発明の効果〕〔Effect of the invention〕

以上のようにこの発明によれば、ＣＭＯＳメモリセルの
読出し用Ｎチャネルトランジスタをフリツフフロツフヲ
構成するＣＭＯＳメモリセルの上側に形厄することによ
り、製造工程が簡単で、かつ？＃ｉ集積化された半導体
装置が得られるという効果がある。As described above, according to the present invention, the N-channel transistor for reading the CMOS memory cell is formed above the CMOS memory cell constituting the flip-flop, thereby simplifying the manufacturing process. #i There is an effect that an integrated semiconductor device can be obtained.

【図面の簡単な説明】[Brief explanation of drawings]

第１１Ａにこの発明の一実施例である半導体装置の断面
図、第２図は第１図の平面図、第３図に従来のＣＭＯＳ
メモリセルの断面図、第４図に従来のＣＭＯＳメモリセ
ルの回路図である。 図において、（７）及び（８）ニフィールド酸化膜、（
９）にゲート酸化膜、ｆｌｕ）及び（！ｌ）及び（１２
１はソースドレイン、α３及びα４にゲート電極、Ｑ５
１ｆｉ多結晶シリコン接地線、αφに薄１１１ｐチャネ
ルトランジスタ・ゲート電極、ａ７１に多結晶シリコン
電源線、０＆ｒｃ＊＃トランジスターソースドレイン、
α９）ニパッド、短に’７　／Ｌ／　ミヒット線、圓及
び−はＰチャネルトランジスタ・ソースドレイン、瞥ａ
　Ｎチャネル拡散領域、例にＰチャネル拡散領域、（ロ
）は薄膜Ｎチャネルトランジスタ拳ソースドレイン、（
社）にアルミ電源線、罰ニアルミ接続線、（ハ）はアル
ミ接地線を示す。 なお、図中、同一符号に同一、又は相当部分を示す。11A is a cross-sectional view of a semiconductor device that is an embodiment of the present invention, FIG. 2 is a plan view of FIG. 1, and FIG. 3 is a conventional CMOS
A cross-sectional view of a memory cell, and FIG. 4 is a circuit diagram of a conventional CMOS memory cell. In the figure, (7) and (8) Nifield oxide film, (
9), gate oxide film, flu) and (!l) and (12
1 is source/drain, α3 and α4 are gate electrodes, Q5
1fi polycrystalline silicon ground line, αφ thin 111p channel transistor gate electrode, a71 polycrystalline silicon power supply line, 0&rc*# transistor source drain,
α9) Nipad, short '7 /L/ Michit line, circle and - are P channel transistor source drain, view a
N-channel diffusion region, for example, P-channel diffusion region, (b) thin film N-channel transistor source and drain, (
(c) shows the aluminum power wire, aluminum connection wire, and (c) shows the aluminum ground wire. In addition, in the figures, the same reference numerals indicate the same or equivalent parts.

Claims (1)

【特許請求の範囲】[Claims] 　ＣＭＯＳインバータを相互接続しフリップフロップを
構成するＣＭＯＳメモリセルにおいて、共通となるゲー
ト電極の上側に上記メモリセルの読出し用の導電型の薄
膜トランジスタを形成したことを特徴とする半導体装置
。1. A semiconductor device comprising a CMOS memory cell in which CMOS inverters are interconnected to form a flip-flop, and a conductive type thin film transistor for reading the memory cell is formed above a common gate electrode.