JPH04162299A - Signal processor - Google Patents

Abstract

PURPOSE:To extend an input signal passing band without increasing a sampling clock frequency by deviating the phase of a clock of each sample holding circuit by 360 deg./N. CONSTITUTION:CCD delay circuits 2, 3 are each composed of a sample holding circuit 4 and a CCD delay unit 5. The circuit 4 of the first circuit 2 is driven by a clock CKSN, and the circuit 4 of the second circuit 3 is driven by a clock deviated, for example, at 180 deg. of phase from the clock CKSN by a 180 deg. phase shifter 6. Thus, the phase of a secondary spectrum included in an output signal sample-held by the circuit 4 by clocks with phases shifted by 360 deg./N is also deviated by 360 deg./N. Accordingly, the output signals of signal processors are added to cancel the secondary spectral components. Thus, an input signal passing band can be extended without increasing the clock frequency of the circuit 4.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、アナログ信号をサンプルホールド回路を含
む信号処理回路で処理する信号処理装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a signal processing device that processes an analog signal with a signal processing circuit including a sample and hold circuit.

〔従来の技術〕[Conventional technology]

従来、アナログ信号をサンプルホールド回路を通してサ
ンプルホールドしたのち、信号処理回路で処理する信号
処理装置は、第７図に示すように、ローパスフィルタ１
０１と、サンプルホールド回路１０２及び処理回路１０
３をそれぞれ１個ずつ設けて構成されている。Conventionally, a signal processing device that samples and holds an analog signal through a sample-and-hold circuit and then processes it in a signal processing circuit uses a low-pass filter 1 as shown in FIG.
01, sample hold circuit 102 and processing circuit 10
3, one each.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

しかしながら、信号処理装置をサンプルホールド回路と
処理回路をそれぞれ１個ずつ設けて構成した場合、サン
プルホールド回路に入力するサンプリングクロックＣＫ
！、ｌの周波数ｒｓｎにより、アナログ入力信号の通過
帯域が制御されてしまうという問題点がある。However, if the signal processing device is configured with one sample hold circuit and one processing circuit, the sampling clock CK input to the sample hold circuit
! , l controls the passband of the analog input signal.

すなわち、第８図＾に示す特性のローパスフィルタ１０
１を通した入力信号を、サンプルホールド回路１０２で
サンプルホールドしたとき、その信号をスペクトルで表
すと第８図（Ｂ）に示すように、サンプルホールド出力
信号に含まれる２次スペクトルが１次スペクトル側の帯
域と重なって、低域への折り返しノイズとなる。第８図
（８１において、ｆ３Ｎはサンプリングクロック周波数
、　ｆ、（＝１／２ｆＳＮ）はナイキスト周波数を示し
ている。That is, the low-pass filter 10 with the characteristics shown in FIG.
When the input signal passed through 1 is sampled and held by the sample and hold circuit 102, the signal is expressed as a spectrum. As shown in FIG. 8(B), the secondary spectrum included in the sample and hold output signal is the primary spectrum. It overlaps with the side band and becomes aliasing noise to the low range. In FIG. 8 (81), f3N indicates the sampling clock frequency, and f, (=1/2fSN) indicates the Nyquist frequency.

この低域への折り返しノイズのない出力信号を得ようと
する場合には、第９図＾に示すような特性をもつローパ
スフィルタにより、入力信号を予めナイキスト周波数ｆ
ｓまでの帯域制限をしてから、サンプルホールドした後
信号処理をしなければならない、その結果、出力信号の
スペクトルは、第９図田）に示すようになり、入力信号
の通過帯域が制限されてしまう、この点を解決するには
、サンプルホールド回路のクロック周波数ｆａｌｌを大
きくしなければならなくなる。If you want to obtain an output signal without this aliasing noise to the low frequency range, use a low-pass filter with the characteristics shown in Figure 9 to adjust the input signal to the Nyquist frequency f.
After band-limiting up to To solve this problem, it is necessary to increase the clock frequency fall of the sample and hold circuit.

本発明は、従来の信号処理装置における上記問題点を解
消するためになされたものて、サンプルホールド回路の
クロック周波数ｆｓＭを大きくすることなく、入力信号
の通過帯域を拡大できる信号処理装置を提供することを
目的とする。The present invention was made to solve the above-mentioned problems in conventional signal processing devices, and provides a signal processing device that can expand the passband of an input signal without increasing the clock frequency fsM of the sample and hold circuit. The purpose is to

〔課題を解決するための手段及び作用〕上記問題点を解
決するため、本発明は、アナログ入力信号を３６０゜／
Ｎ（Ｎ＝２．３．・・・・・）ずつ位相の異なるＮＭ類
のクロックでそれぞれサンプルホールドするＮ個のサン
プルホールド回路と、Ｎ個のサンプルホールド回路でサ
ンプルホールドされた信号をそれぞれ処理するＮ個の信
号処理回路と、前記Ｎ個の信号処理回路で並列処理され
た信号を加算する加算回路とで信号処理装置を構成する
ものである。[Means and operations for solving the problem] In order to solve the above problems, the present invention provides an analog input signal that is
N sample and hold circuits each sample and hold using NM clocks with different phases by N (N = 2.3...), and the signals sampled and held in N sample and hold circuits are each processed. A signal processing device is constituted by N signal processing circuits that perform the above-mentioned N signal processing circuits, and an addition circuit that adds the signals processed in parallel by the N signal processing circuits.

このように構成した信号処理装置においては、３６０゜
／Ｎずつ位相の異なるクロックによるサンプルホールド
回路によりサンプルホールドされた出力信号に含まれる
２次スペクトルの位相も３６０゜／Ｎずつずれる。した
がって信号処理回路の出力信号を加算することにより２
次スペクトル成分が打ち消され、入力信号の帯域をナイ
キスト周波数まで制限する必要はなくなり、サンプルホ
ールド回路のクロック周波数を大きくすることなく入力
信号の通過帯域を拡大できる。また処理回路の出力信号
を加算することにより処理回路で発生するノイズ成分が
平均化されてＳ／Ｎのよい信号が得られる。In the signal processing device configured in this manner, the phase of the secondary spectrum included in the output signal sampled and held by the sample-and-hold circuit using clocks whose phases differ by 360°/N is also shifted by 360°/N. Therefore, by adding the output signals of the signal processing circuit, 2
The second spectral component is canceled, there is no need to limit the input signal band to the Nyquist frequency, and the passband of the input signal can be expanded without increasing the clock frequency of the sample-and-hold circuit. Further, by adding the output signals of the processing circuits, noise components generated in the processing circuits are averaged, and a signal with a good S/N ratio can be obtained.

〔実施例〕〔Example〕

次に実施例について説明する。第１図＾は、本発明に係
る信号処理装置の一実施例を示すブロック構成図である
。この実施例は、信号遅延装置に本発明を通用したもの
で、ＣＣＤ遅延回路を２個用いて、ＩＨ又は１／２Ｈの
信号遅延装置を構成するものである。すなわち第１図へ
において、１はアナログ信号を入力するローパスフィル
タ、２はローパスフィルタ１を這した信号を入力とする
第１のＣＣＤ遅延回路、３は同じくローパスフィルタ１
を通した信号を入力とする第２のＣＣＤ遅延回路である
。各ＣＣＤ遅延回路２，３は、第１図（Ｂ）に示すよう
に、サンプルホールド回路４とＣＣＤ遅延部５とで構成
されており、第１のＣＣＤ遅延回路２のサンプルホール
ド回路４はクロックＣＫ、Ｍで駆動され、第２のＣＣＤ
遅延回路３のサンプルホールド回路４は、クロックＣＫ
ｓ＋ｔを１８０１移相器６で位相を１８０°ずらしたク
ロックで駆動されるようになっている。７は第１及び第
２のＣＣＤ遅延回路２．３の出力を加算して遅延出力信
号を出力する加算回路である。Next, an example will be described. FIG. 1 is a block diagram showing an embodiment of a signal processing device according to the present invention. In this embodiment, the present invention is applied to a signal delay device, and an IH or 1/2H signal delay device is constructed using two CCD delay circuits. That is, in FIG. 1, 1 is a low-pass filter that inputs an analog signal, 2 is a first CCD delay circuit that receives the signal passed through the low-pass filter 1, and 3 is the same low-pass filter 1.
This is a second CCD delay circuit that receives the signal passed through the circuit. As shown in FIG. 1(B), each CCD delay circuit 2, 3 is composed of a sample hold circuit 4 and a CCD delay section 5, and the sample hold circuit 4 of the first CCD delay circuit 2 is Driven by CK, M, second CCD
The sample hold circuit 4 of the delay circuit 3 receives the clock CK.
It is designed to be driven by a clock whose phase is shifted by 180° from s+t using an 1801 phase shifter 6. 7 is an adder circuit that adds the outputs of the first and second CCD delay circuits 2.3 and outputs a delayed output signal.

次にこのように構成された信号処理装置の動作について
説明する。入力アナログ信号がローパスフィルタ１を通
過すると、第２図へのスペクトル図で示す信号に変換さ
れ、このローパスフィルタ１を通過した信号は、第１の
ＣＣＤ遅延回路２でサンプルホールドされて遅延処理さ
れる。この遅延出力信号をスペクトルでみると、第２図
（８１に示すように、遅延出力信号に含まれる２次スペ
クトルが１次スペクトルの帯域に重なり、折り返しノイ
ズが発生する。Next, the operation of the signal processing device configured as described above will be explained. When the input analog signal passes through the low-pass filter 1, it is converted into a signal shown in the spectrum diagram in FIG. Ru. When looking at the spectrum of this delayed output signal, as shown in FIG. 2 (81), the secondary spectrum included in the delayed output signal overlaps with the band of the primary spectrum, causing aliasing noise.

一方、ローパスフィルタ１を通過した信号が第２のＣＣ
Ｄ遅延回路３でサンプルホールドされ遅延されて出力さ
れる信号をスペクトルでみると、第２図（Ｃ）のように
表される。この第２図［Ｃ］における２次スペクトル成
分をベクトル成分で表し、それをベクトルＢとし、第２
図田）における２次スペクトル成分をベクトル成分で表
し、それをベクトルＡとすると、ベクトルＡ方向とベク
トルＢ方向は第２図の）のように１８０°異なっている
。この２つのＣＣＤ遅延回路２．３の出力信号を加算回
路７で加算すると、ナイキスト周波数ｆ、での折り返し
ノイズが打ち消されて、第２図［Ｆ］のスペクトル図で
示す遅延出力信号が得られる。On the other hand, the signal that has passed through the low-pass filter 1 is sent to the second CC
When looking at the spectrum of the signal sampled and held in the D delay circuit 3, delayed, and output, it is expressed as shown in FIG. 2(C). This secondary spectrum component in FIG. 2 [C] is expressed as a vector component, which is called vector B, and the second
If the secondary spectral component in Fig. 2) is expressed as a vector component and it is called vector A, then the direction of vector A and the direction of vector B differ by 180° as shown in Fig. 2). When the output signals of these two CCD delay circuits 2.3 are added by the adder circuit 7, the aliasing noise at the Nyquist frequency f is canceled, and the delayed output signal shown in the spectrum diagram of FIG. 2 [F] is obtained. .

したがって１個のＣＣＤ遅延回路で遅延処理した場合と
比べると、信号の通過帯域をナイキスト周波数ｆ９から
サンプリングクロック周波数ｒｓ、Ｉに拡大することが
できる。更に信号加算によりノイズが平均化されて、Ｓ
／Ｎのよい遅延出力が得られる。Therefore, compared to the case where delay processing is performed using one CCD delay circuit, the signal passband can be expanded from the Nyquist frequency f9 to the sampling clock frequency rs,I. Furthermore, noise is averaged by signal addition, and S
/N good delay output can be obtained.

第３図は、第２実施例を示すブロック構成図である。こ
の実施例はデジタル信号処理装置に本発明を適用したも
のである０図において、１１はローパスフィルタ１を通
過した入力信号をサンプルホールドするクロックＣＫｓ
Ｈで駆動されるサンプルホールド回路、１２はサンプル
ホールドされた信号をＡ／Ｄ変換するＡ／Ｄ変換器、１
３はＡ／Ｄ変換されたデジタル信号を処理する処理回路
である。FIG. 3 is a block diagram showing the second embodiment. In this embodiment, the present invention is applied to a digital signal processing device. In FIG.
12 is an A/D converter for A/D converting the sampled and held signal; 1 is a sample and hold circuit driven by H;
3 is a processing circuit that processes the A/D converted digital signal.

２１はローパスフィルタｌを通過した入力信号を、クロ
ックＣＫ、、を１８０１移相器６で１８０′位相を異な
らせたクロックで駆動される第２のサンプルホールド回
路、２２はＡ／Ｄ変換器、２３はデジタル信号処理回路
である。１５はデジタル信号処理回路１３、２３の出力
信号を加算する加算回路、１６は加算出力をＤ／Ａ変換
するＤ／Ａ変換器である。21 is a second sample-and-hold circuit driven by a clock obtained by changing the phase of the input signal passed through the low-pass filter l by 180' using a 1801 phase shifter 6; 22 is an A/D converter; 23 is a digital signal processing circuit. 15 is an adder circuit that adds the output signals of the digital signal processing circuits 13 and 23, and 16 is a D/A converter that converts the addition output from D/A.

このように構成された実施例の場合も、第４図に示した
出力信号のスペクトル図かられかるように、１個の処理
回路で処理した場合は、点線で示すように入力信号の通
過帯域がナイキスト周波数ｆｙに制限されるが、本実施
例では実線で示すように信号の通過帯域はナイキスト周
波数ｆ８からサンプリングクロック周波数ｒｓｘまで拡
大される。In the case of the embodiment configured in this way, as can be seen from the spectrum diagram of the output signal shown in FIG. 4, when processing is performed by one processing circuit, the passband of the input signal is is limited to the Nyquist frequency fy, but in this embodiment, the signal passband is expanded from the Nyquist frequency f8 to the sampling clock frequency rsx, as shown by the solid line.

上記第１及び第２実施例では、サンプルホールド回路を
含む処理回路の数を２個としたものを示したが、本発明
は処理回路を一般的にＮ個（Ｎ＝１．２．・・・・・）
で構成することができる。第５図は、処理回路の数をＮ
個とした場合のブロック構成図を示す０図において、３
１はローパスフィルタ、３２−１．　・−・−３２−ｎ
はサンプルホールド回路、３３−１゜＝−−３３−ｎは
は信号処理回路、３４−１．、・、・・３４−ｎは位相
調整回路、３５は加算回路を示している。In the first and second embodiments, the number of processing circuits including the sample and hold circuit is two, but in the present invention, the number of processing circuits is generally N (N=1.2... ...)
It can be composed of Figure 5 shows the number of processing circuits N
In Figure 0, which shows a block configuration diagram in the case of 3
1 is a low-pass filter, 32-1.・-・-32-n
is a sample hold circuit, 33-1°=--33-n is a signal processing circuit, 34-1. , . . . 34-n indicates a phase adjustment circuit, and 35 indicates an addition circuit.

このように処理回路をＮ個用いた場合、位相調整回路３
４４．・・・・・３４−ｎにより各サンプルホールド回
路３２−１．・・・・・３２−ｎに入力するクロックの
位相を、３６０゜／Ｎずつずらすようになっている。When N processing circuits are used in this way, the phase adjustment circuit 3
44. ...34-n causes each sample hold circuit 32-1. ...The phase of the clock input to 32-n is shifted by 360°/N.

この場合のノイズとなる２次スペクトル成分をベクトル
図で表すと、第６図へ〜（０のように表される。第６図
式はＮ＝２、第６１田）はＮ＝３、第６図（Ｃ１はＮ＝
ｎとした場合のベクトル図である。If the secondary spectral components that become the noise in this case are represented in a vector diagram, they are shown in Figure 6 as 0. Figure (C1 is N=
It is a vector diagram when n is set.

このように各サンプルホールド回路のクロックの位相を
３６０゜／Ｎずつずらすことにより、それぞれのサンプ
ルホールド出力に含まれる２次スペクトルの位相も３６
０゜／Ｎずつずれる。したがってこれらを加算すること
によって、２次スペクトル成分は打ち消され、　通過帯
域をクロック周波数ｒｓｔ＋まで拡大すると共に、ノイ
ズが平均化されてＳ／Ｎのよい出力信号が得られる。By shifting the clock phase of each sample-and-hold circuit by 360°/N in this way, the phase of the secondary spectrum included in each sample-and-hold output is also 360°/N.
Shift by 0°/N. Therefore, by adding these, the secondary spectral components are canceled, the passband is expanded to the clock frequency rst+, and the noise is averaged to obtain an output signal with a good S/N ratio.

〔発明の効果］ 以上実施例に基づいて説明したように、本発明によれば
、サンプリングクロック周波数ｆ□を大きくすることな
く、入力信号の通過帯域を拡大することかでき、また副
次的効果として、信号を加算することにより処理回路で
発生するノイズ成分が平均化されて、Ｓ／Ｎのよい信号
が得られる。[Effects of the Invention] As described above based on the embodiments, according to the present invention, the passband of the input signal can be expanded without increasing the sampling clock frequency f□, and secondary effects can be achieved. By adding the signals, noise components generated in the processing circuit are averaged, and a signal with a good S/N ratio can be obtained.

【図面の簡単な説明】[Brief explanation of drawings]

第１図八は、本発明に係る信号処理装置の第１実施例を
示すブロック構成図、第１１田）は、そのＣＣＤ遅延回
路の構成を示す図、第２図へ〜［Ｆ］は、第１実施例の
動作を説明するための信号スペクトル図及びベクトル図
、第３図は、第２実施例を示すブロック構成図、第４図
は、その動作を説明するための信号スペクトル図、第５
図は、第３実施例を示すブロック構成図、第６図へ〜０
は、その２次スペクトクル成分のベクトルを示す図、第
７図は、従来の信号処理装置の構成例を示す図、第８図
八は、ローパスフィルタの特性を示すスペクトル図、第
８図（Ｂｌは、第７図に示した信号処理装置の出力信号
スペクトルを示す図、第９図＾、　ａａ＋は、入力信号
をｆｇまで帯域制限した場合の入力信号及び出力信号の
スペクトルを示す図である。 図において、１はローパスフィルタ、２は第１のＣＣＤ
遅延回路、３は第２のＣＣＤ遅延回路、４はサンプルホ
ールド回路、５はＣＣＤ遅延部、６は１８０°移相器、
７は加算回路を示す。 特許出願人　オリンパス光学工業株式会社第１図 （Ａ） 第２図 （Ａ）　　　　　　（Ｂ） （Ｃ）　　　　（Ｄ）　　　　（Ｅ） 周波数イー　　　　　　　　　　　　　　周波数ｆ−第
５図 第６図 Ｎ＝２　　　　　　　　　Ｎ＝３　　　　　　　　　Ｎ
＝ｎ第７図 ＣにＳＨ 第８図　　　　第９図 （Ａ）　　　　　　　　　　　　　　　（Ａ）ｆＮ　　
　　　ｆＳ）１　　　　　　　　　　　　　　　　　　
　　ｆＮ　　　　　’ＳＨ周波数ｆ−周波数ｆ−FIG. 18 is a block diagram showing the first embodiment of the signal processing device according to the present invention, FIG. 11 is a diagram showing the configuration of the CCD delay circuit, and FIG. 3 is a block configuration diagram showing the second embodiment. FIG. 4 is a signal spectrum diagram and vector diagram for explaining the operation of the first embodiment. 5
The figure is a block diagram showing the third embodiment.
is a diagram showing the vector of the secondary spectral component, FIG. 7 is a diagram showing a configuration example of a conventional signal processing device, FIG. 9 is a diagram showing the output signal spectrum of the signal processing device shown in FIG. 7, and FIG. 9 is a diagram showing the spectrum of the input signal and output signal when the input signal is band-limited to fg. In the figure, 1 is a low-pass filter, 2 is the first CCD
Delay circuit, 3 is a second CCD delay circuit, 4 is a sample and hold circuit, 5 is a CCD delay section, 6 is a 180° phase shifter,
7 indicates an adder circuit. Patent applicant Olympus Optical Industry Co., Ltd. Figure 1 (A) Figure 2 (A) (B) (C) (D) (E) Frequency E Frequency f - Figure 5 Figure 6 N = 2 N = 3 N
=n SH to Figure 7 C Figure 8 Figure 9 (A) (A) fN
fS)1
fN 'SH frequency f-frequency f-

Claims (1)

【特許請求の範囲】[Claims] １、アナログ入力信号を３６０゜／Ｎ（Ｎ＝２、３、・
・・・・）ずつ位相の異なるＮ種類のクロックでそれぞ
れサンプルホールドするＮ個のサンプルホールド回路と
、Ｎ個のサンプルホールド回路でサンプルホールドされ
た信号をそれぞれ処理するＮ個の信号処理回路と、前記
Ｎ個の信号処理回路で並列処理された信号を加算する加
算回路とからなることを特徴とする信号処理装置。1. Analog input signal at 360°/N (N=2, 3, ・
N sample and hold circuits each sample and hold using N types of clocks with different phases (...), and N signal processing circuits that each process the signals sampled and held by the N sample and hold circuits. A signal processing device comprising: an addition circuit that adds signals processed in parallel by the N signal processing circuits.