JPH03236619A - High speed digital filter - Google Patents
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- 101100521334 Mus musculus Prom1 gene Proteins 0.000 abstract description 29
- 238000007493 shaping process Methods 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000001934 delay Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000005070 sampling Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は衛星通信用変調装置で高速なＮＲＺ（Ｎｏｎ
Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）のディジタル信号を
波形整形するディジタルフィルタに関するものである。[Detailed Description of the Invention] [Field of Industrial Application] This invention is a modulation device for satellite communication, and is a high-speed NRZ (Non
This invention relates to a digital filter that shapes the waveform of a digital signal (return to zero).
第２図は従来の波形整形用ディジタルフィルタのブロッ
ク図である０図において、１は外部より周波数ｆのクロ
ックを取り入れ、同期したｆ、 ２×ｆ及び４Ｘｆの
周波数であるクロックを出力する４週倍器で、２は外部
よりＮＲＺのＤＡＴＡを入力し、４週倍器１から出力さ
れたｆクロックで動作する７段のシフトレジスタであり
、ラッチ３に７ビツトのデータをｆクロックに同期して
出力する。３はシフトレジスタ２より出力される７ビツ
トのデータと、４逓倍器１をへて遅延回路４から出力さ
れるｆ′及び２×ｆ′を入力データとして取り入れ、遅
延回路４から出力されるｆ′及び２×ｆ′に同期した４
×ｆ′のクロ・ツクでＰＲＯＭ５に９ビツトのデータを
出力するラッチである。Figure 2 is a block diagram of a conventional digital filter for waveform shaping. In the multiplier, 2 is a 7-stage shift register that inputs NRZ DATA from the outside and operates with the f clock output from the 4-week multiplier 1, and synchronizes the 7-bit data to the latch 3 with the f clock. and output it. 3 takes in the 7-bit data output from the shift register 2 and f' and 2×f' output from the delay circuit 4 through the quadrupler 1 as input data, and inputs the f' and 2×f' output from the delay circuit 4. 4 synchronized with ' and 2×f'
This is a latch that outputs 9-bit data to the PROM 5 at the xf' clock.
４は４逓倍器１から出力されたｆ、２Ｘｆ、４Ｘｆを取
り入れ、遅延させてｆ”、２Ｘｆ′、４Ｘｆ′を出力す
る遅延回路である。５はう・ンチ３から出力された９ビ
ツトのデータを取り入れ、データ変換を行い、Ｄ／Ａコ
ンバータ７に８ビツトのデータを出力するＰＲＯＭであ
る。６は遅延回路４から出力された４×ｆ′を取り入れ
、遅延させ、４×ｆ′をＤ／Ａコンバータに出力する遅
延回路である。７はＰＲＯＭ５から出力された８ビ・ン
トのデータを取り入れ、遅延回路６より出力された４×
ｆ＃のクロックにてディジタル・アナログ変換を行い外
部へ波形整形された信号を出力するＤ／Ａコンバータで
ある。4 is a delay circuit that takes in f, 2Xf, and 4Xf output from quadruple multiplier 1, delays them, and outputs f'', 2Xf', and 4Xf'. This is a PROM that takes in data, performs data conversion, and outputs 8-bit data to the D/A converter 7. 6 takes in 4×f' output from the delay circuit 4, delays it, and outputs 4×f'. 7 is a delay circuit that outputs to the D/A converter. 7 takes in the 8-bit data output from PROM 5, and 4x output from delay circuit 6.
This is a D/A converter that performs digital-to-analog conversion using the f# clock and outputs a waveform-shaped signal to the outside.
次に動作について説明する。Next, the operation will be explained.
第３図はディジタルフィルタの考え方を示すものである
。８はＮＲＺの入力信号、９は入力信号８が入力された
時のシフトレジスタ２での各出力のデータを示し、１０
はシフトレジスタ２での各出力のデータが９の場合の波
形整形フィルタの１シンボル応答例を示す。この１シン
ボル応答例の１つを第４図に示す。１１は波形整形フィ
ルタの１シンボル応答例の重ね合わせ波形を示す。ディ
ジタルフィルタは９のような有限なデータをシフトレジ
スタ２で保持し、そのデータのパターンによって波形１
１のように中心シンボルのフィルタリング後の出力波形
が決定される。そこで標本化定理により波形の最高周波
数の２倍以上の周波数間隔でサンプリングすると波形は
完全に再現できるので、１つのデータについて４つのサ
ンプリングを行う。そのために４／１倍器１から４カウ
ントするｆと２×ｆのクロックをラッチ３に出力し、ラ
ッチ３ではＰＲＯＭに入力信号のデータパターンと１シ
ンボルの時間（４カウントのいずれか）を出力する。Ｐ
ＲＯＭ５はどういうデータパターンで時間がいつであれ
ば、出力振幅はいくらかという値がディジタル値で記憶
されており、ＰＲＯＭ５は１シンボルにつき４つのサン
プリング点の振幅値（ディジタル値）をＤ／Ａコンバー
タ７に出力する。Ｄ／Ａコンバータ７は逐次、ＰＲＯＭ
５から出力された振幅値をディジタルからアナログに変
換を行って波形整形された信号を出力する。FIG. 3 shows the concept of a digital filter. 8 is the input signal of NRZ, 9 is the data of each output in the shift register 2 when input signal 8 is input, and 10 is the input signal of NRZ.
shows an example of a one-symbol response of the waveform shaping filter when the data of each output from the shift register 2 is 9. One example of this one-symbol response is shown in FIG. 11 shows a superimposed waveform of a one-symbol response example of the waveform shaping filter. A digital filter holds finite data such as 9 in a shift register 2, and depending on the pattern of that data, the waveform 1
1, the filtered output waveform of the central symbol is determined. According to the sampling theorem, the waveform can be perfectly reproduced if it is sampled at a frequency interval that is twice the highest frequency of the waveform or more, so one piece of data is sampled four times. To do this, the 4/1 multiplier 1 outputs the f and 2×f clocks that count 4 to the latch 3, and the latch 3 outputs the data pattern of the input signal and the time of 1 symbol (one of the 4 counts) to the PROM. do. P
The ROM 5 stores values such as what kind of data pattern, what time, and what the output amplitude is as digital values, and the PROM 5 stores the amplitude values (digital values) at four sampling points per symbol to the D/A converter 7. Output to. D/A converter 7 is sequential, PROM
The amplitude value outputted from 5 is converted from digital to analog to output a waveform-shaped signal.
また、第５図に第２図のタイムチャートを示す。Further, FIG. 5 shows the time chart of FIG. 2.
１２はラッチ３の出力信号を示す、１３は出力信号１２
を取り入れたＰＲＯＭ５の出力信号を示し、１４はＤ／
Ａコンバータに入力されるクロックを示している。ｔｄ
はＰＲＯＭの遅延時間であり、ＰＲＯＭに入力されてい
る信号が変化してからｔｄの間、ＰＲＯＭの出力は不確
定領域であり、データは無効状態である。また、Ｄ／Ａ
コンバータにデータが入力されてからクロックが有効に
なるまでの時間をセットアツプ時間と称し、これをｔＳ
で示す。またＤ／Ａコンバータにクロックが入力されて
からｔｈｌの時間データが保持されなげればならない時
間をホールド時間と称す、つまり、ラッチ３から出力さ
れる信号長（入力信号の１／４の信号長）１／（４ｆ）
の長さが下記の条件を満たさないとこのディジタルフィ
ルタは使用できない。12 shows the output signal of latch 3, 13 shows the output signal 12
14 shows the output signal of PROM5 that incorporates D/
It shows the clock input to the A converter. td
is the delay time of the PROM, and during td after the signal input to the PROM changes, the output of the PROM is in an uncertain region and the data is in an invalid state. Also, D/A
The time from when data is input to the converter until the clock becomes valid is called the setup time, and this is tS.
Indicated by In addition, the time period during which the time data of thl must be held after the clock is input to the D/A converter is called the hold time. )1/(4f)
This digital filter cannot be used unless the length of the length satisfies the following conditions.
＞ ｔ ｄ ＋ ｔ Ｓ ＋ Ｌ ｈ ＋ｆ
〔発明が解決しようとする課題〕
従来のディジタルフィルタは以上のように構成されてい
るので、ｆが大きくなる、つまり入力データの速度が高
速になるとディジタルフィルタとして正しい動作が実現
できなくなるという問題点があった。> t d + t S + L h + f [Problem to be solved by the invention] Since the conventional digital filter is configured as described above, as f increases, that is, the speed of input data increases, the digital filter There was a problem in that correct operation could not be achieved.
この発明は上記のような問題点を解消するためになされ
たもので、高速な入力データでもディジタルフィルタを
実現できる高速ディジタルフィルタを得ることを目的と
する。The present invention was made to solve the above-mentioned problems, and an object of the present invention is to obtain a high-speed digital filter that can realize a digital filter even with high-speed input data.
この発明に係るディジタルフィルタは、？・ンチからＰ
ＲＯＭまでの間の信号を並列処理することにより、Ｄ／
Ａコンバータのクロック有効時間を等価的に長くしたも
のである。What is the digital filter according to this invention?・P from Nchi
By parallel processing the signals up to the ROM, the D/
This is equivalent to increasing the effective clock time of the A converter.
この発明におけるディジタルフィルタは、ラッチからＰ
ＲＯＭの間の信号を並列処理するようにしたから、従来
より高速なデータまでディジタルフィルタを使用するこ
とができる。The digital filter in this invention has P
Since the signals between the ROMs are processed in parallel, digital filters can be used to process data at higher speeds than before.
以下、この発明の一実施例を図について説明する。 An embodiment of the present invention will be described below with reference to the drawings.
第１図において、１は外部から周波数ｆのＣＬＫを入力
し、シフトレジスタ２にｆのクロックを出力し、遅延回
路４に４Ｘｆ、２Ｘｆ、ｆの周波数クロックを出力して
いる４週倍器である。２は４逓倍器１より出力されたｆ
のクロックで外部より入力されたＮＲＺデータ信号を７
段シフトし、ラッチ３ａ、３ｂに出力しているシフトレ
ジスタである。３ａ、３ｂはシフトレジスタｌより出力
された７ビツトのデータと遅延回路４から出力される２
×ｆ′とｆ′をデータとして取り入れ、遅延回路４から
出力される４×ｆ′のクロックで動作するラッチである
。但し、フリップフロップ１５のＱの出力によりラッチ
３ａはイネイブル制御され、フリップフロップ１５のＱ
の出力によりラッチ３ｂはイネイブル制御される。４は
４ｉ１倍器１から出力される４Ｘｆ、２Ｘｆ、ｆを入力
し、それぞれのクロックを遅延させ、ｆ’、２Ｘｆ′４
×ｆ′を出力する遅延回路である。５ａ、５ｂはラッチ
３ａ、３ｂより出力され、９ビツトのデータを取り入れ
、データ変換を行い、Ｄ／Ａコンバータ７に８ビツトの
データを出力しているＰＲＯＭである。但し、ＰＲＯＭ
５ａはフリップフロップ１５のＱの出力によりイネイブ
ル制御され、ＰＲＯＭ５ｂはフリップフロップ１５のＱ
の出力によりイネイブル制御される。６は遅延回路４か
ら出力された４×ｆ′のクロックを遅延させてＤ／Ａコ
ンバータ７に４×ｆ＃を出力する遅延回路である。７は
ＰＲＯＭ５ａ、５ｂから出力されるディジタル信号をア
ナログ信号に変換し、外部へ波形整形信号を出力するＤ
／Ａコンバータである。In Fig. 1, 1 is a 4-week multiplier which inputs a CLK of frequency f from the outside, outputs a clock of f to shift register 2, and outputs frequency clocks of 4Xf, 2Xf, f to delay circuit 4. be. 2 is f output from quadruple multiplier 1
The NRZ data signal input from the outside with the clock of 7
This is a shift register that performs stage shifting and outputs to latches 3a and 3b. 3a and 3b are the 7-bit data output from the shift register 1 and the 2 output from the delay circuit 4.
This is a latch that takes in ×f' and f' as data and operates with the 4*f' clock output from the delay circuit 4. However, the latch 3a is enabled and controlled by the Q output of the flip-flop 15, and the Q output of the flip-flop 15
The latch 3b is enabled by the output of the latch 3b. 4 inputs 4Xf, 2Xf, f output from the 4i1 multiplier 1, delays each clock, and generates f', 2Xf'4
This is a delay circuit that outputs xf'. PROMs 5a and 5b take in 9-bit data output from latches 3a and 3b, perform data conversion, and output 8-bit data to the D/A converter 7. However, PROM
5a is enable-controlled by the Q output of the flip-flop 15, and PROM 5b is enabled by the Q output of the flip-flop 15.
The enable is controlled by the output of . A delay circuit 6 delays the 4×f' clock output from the delay circuit 4 and outputs 4×f# to the D/A converter 7. 7 converts the digital signals output from the PROMs 5a and 5b into analog signals, and outputs the waveform shaping signal to the outside.
/A converter.
但し、Ｄ／Ａコンバータ７に入力されるデータはフリッ
プフロップ１５の出力Ｑ、Ｑによって制御され、有効と
なっている方のＰＲＯＭ５ａ、５ｂのいずれかの出力デ
ータである。１５は遅延回路４の出力２×ｆ′をデータ
とし、遅延回路４の出力４×ｆ′をクロックとしてＱ、
Ｑを出力してラッチ３ａ、３ｂ、ＰＲＯＭ５ａ、５ｂ
のイネイブルを制御するものである。However, the data input to the D/A converter 7 is controlled by the outputs Q and Q of the flip-flop 15, and is output data from either of the enabled PROMs 5a and 5b. 15 uses the output 2×f' of the delay circuit 4 as data and the output 4×f' of the delay circuit 4 as a clock, Q,
Output Q to latch 3a, 3b, PROM5a, 5b
This controls the enable of
本発明においても、ディジタルフィルタの考え方は従来
と同じであるが、本発明のディジタルフィルタは並列処
理を行っているので、タイムチャートについては従来の
ディジタルフィルタと異なる。以下第６図のタイムチャ
ートについて説明を行う。第２図の従来例では、シフト
レジスタ２から出力されたデータと４逓倍器ｌをへて遅
延回路４から出力される２×ｆ′とｆ′から、ラッチ３
では、第６図の１２のような信号が出力されていたが、
第１図の本発明回路では、ラッチ３ａからはフリップフ
ロップ１５のＱの出力の制御により１６のようなデータ
が、またラッチ３ｂではフリップフロップ１５のＱの出
力の制御により１７のようなデータが出力される。つま
り、従来のラッチ３の出力データ長の２倍の長さのデー
タがラッチ３ａ、３ｂからは出力される。またＰＲＯＭ
５ａではもしイネイブル制御なしで常に有効状態であれ
ば１８のようなデータが出力されるが、フリップフロッ
プ１５のＱの出力１８の信号でイネイブル制御されると
ＰＲＯＭ５ａ出力は２０のように出力される。ＰＲＯＭ
５ｂの出力も同様に考えて２３のようにデータを出力す
る。そこでＤ／Ａコンバータ７にはＰＲＯＭ５ａとＰＲ
ＯＭ５ｂのデータが順に交互に入力されるとすると、Ｄ
／Ａコンバータ７が正しく動作するためには下記の条件
を満たせば良い。In the present invention, the concept of the digital filter is the same as the conventional one, but since the digital filter of the present invention performs parallel processing, the time chart is different from that of the conventional digital filter. The time chart shown in FIG. 6 will be explained below. In the conventional example shown in FIG. 2, the latch 3
Then, a signal like 12 in Figure 6 was output,
In the circuit of the present invention shown in FIG. 1, the latch 3a outputs data such as 16 by controlling the Q output of the flip-flop 15, and the latch 3b outputs data such as 17 by controlling the Q output of the flip-flop 15. Output. In other words, data having a length twice as long as the output data length of the conventional latch 3 is output from the latches 3a and 3b. Also PROM
If PROM 5a is always in the valid state without enable control, data such as 18 will be output, but if enable control is performed by the signal of output 18 of Q of flip-flop 15, the output of PROM 5a will be output as 20. . PROM
Considering the output of 5b in the same way, data is outputted as shown in 23. Therefore, the D/A converter 7 has PROM5a and PR
Assuming that the data of OM5b is inputted alternately in order, D
In order for the /A converter 7 to operate correctly, the following conditions need to be satisfied.
ｔｄｉ１／（４ｆ）の時 →１／ （４ｆ） ＞
ｔｓ ＋ ｔｈ。When tdi1/(4f) →1/(4f)>
ts + th.
１／（４ｆ） ＜ ｔｄ＜１／（２ｆ）の時→１／ （
４ｆ） ＞ （ｔｄ−１／ （４ｆ））＋ ｔｓ＋ ｔ
ｈ＋１／（２ｆ）＞ｔｄ＋ｔｓ＋ｔｈｔ
従来のディジタルフィルタ回路を使用する条件と本発明
のディジタルフィルタ回路を使用する条件を第７図の表
にまとめる。これより、ｔｄ＜１／４ｆの時は、従来の
ディジタルフィルタと比較して、ｔｄ時間減少相当の高
速のデータ速度でも使用可能となり、１／４ｆ≦ｆｄ＜
１／２ｆの条件では、従来は使用できなかったが、本発
明では、１／２ ｆａｔ ｄ＋ｔ ｓ＋ｔ ｈ１条件相
当のデータ速度でも使用可能となった。When 1/(4f) <td<1/(2f) → 1/ (
4f) > (td-1/ (4f))+ts+t
h+1/(2f)>td+ts+tht The conditions for using the conventional digital filter circuit and the conditions for using the digital filter circuit of the present invention are summarized in the table of FIG. From this, when td<1/4f, compared to conventional digital filters, it can be used at a high data rate corresponding to a reduction in td time, and 1/4f≦fd<
Conventionally, it could not be used under the 1/2f condition, but in the present invention, it has become possible to use it even at a data rate equivalent to the 1/2 fat d+t s+t h1 condition.
なお上記実施例ではシリアルな入力信号を７ビツトのシ
フトレジスタで信号処理した場合について説明したが、
シフトレジスタは７ビツト以外であってもよく、上記実
施例と同様の効果を奏する。In the above embodiment, the case where a serial input signal is processed by a 7-bit shift register is explained.
The shift register may be other than 7 bits, and the same effect as in the above embodiment can be achieved.
以上のように、この発明によれば、ラッチからＰＲＯＭ
までの間の信号のデータ処理を、並列処理するようにし
たので、従来より高速なデータまでディジタルフィルタ
を使用できるという効果がある。As described above, according to the present invention, from the latch to the PROM
Since the data processing of the signals up to this point is performed in parallel, there is an effect that digital filters can be used even for data at higher speeds than in the past.
第１図はこの発明の一実施例によるディジタルフィルタ
のブロック図、第２図は従来のディジタルフィルタのブ
ロック図、第３図はディジタルフィルタの考え方を示す
図、第４図は波形整形フィルタの１シンボル応答を示す
図、第５図は第２図のタイムチャート図、第６図は第１
図のタイムチャート図、第７図は従来および本発明の会
ディジタルフィルタの使用条件を示す図である。
１は４逓倍器、２はシフトレジスタ、３はラッチ、４は
遅延回路、５はＰＲＯＭ、６は遅延回路、７はＤ／Ａコ
ンバータ、８はＮＲＺ入力信号、９はシフトレジスタ２
の各出力のデータ、１０は波形整形フィルタの１シンボ
ル応答、１１は波形整形フィルタの１シンボル応答例、
１２はラッチ３出力信号、１３はＰＲＯＭ５出力信号、
１４は４×ｆ“、Ｄ／Ａコンバータ７人力クロック、１
５はフリップフロップ、１６はラッチ３ａの出力、１７
はラッチ３ｂの出力、１８はＰＲＯＭ５ａの常に有効時
の出力、１９はフリップフロップ１５の頁の出力、２０
はＰＲＯＭ５ａの出力、２１はＰＲＯＭ５ｂの常に有効
時の出力、２２はフリップフロップ１５のＱの出力、２
３はＰＲＯＭ５ｂの出力、２４は遅延回路６の出力クロ
ックである。
なお図中同一符号は同−又は相当部分を示す。Fig. 1 is a block diagram of a digital filter according to an embodiment of the present invention, Fig. 2 is a block diagram of a conventional digital filter, Fig. 3 is a diagram showing the concept of a digital filter, and Fig. 4 is a diagram of a waveform shaping filter. Figure 5 shows the symbol response. Figure 5 is the time chart of Figure 2. Figure 6 is the time chart of Figure 1.
The time chart in the figure and FIG. 7 are diagrams showing the usage conditions of the conventional digital filter and the present invention. 1 is a quadrupler, 2 is a shift register, 3 is a latch, 4 is a delay circuit, 5 is a PROM, 6 is a delay circuit, 7 is a D/A converter, 8 is an NRZ input signal, 9 is a shift register 2
, 10 is the one-symbol response of the waveform shaping filter, 11 is an example of the one-symbol response of the waveform shaping filter,
12 is the latch 3 output signal, 13 is the PROM 5 output signal,
14 is 4×f", D/A converter 7 manual clock, 1
5 is a flip-flop, 16 is the output of latch 3a, 17
is the output of latch 3b, 18 is the output of PROM 5a when it is always enabled, 19 is the page output of flip-flop 15, 20
is the output of PROM 5a, 21 is the output of PROM 5b when it is always enabled, 22 is the output of Q of flip-flop 15, 2
3 is the output of the PROM 5b, and 24 is the output clock of the delay circuit 6. Note that the same reference numerals in the figures indicate the same or equivalent parts.
Claims (1)
期させて出力させるラッチと、 該ラッチから出力された信号を信号変換しＤ／Ａ変換器
に送るＰＲＯＭとからなる回路を複数系列並列に有し、 それぞれの系列を交互に動作させて信号を処理すること
を特徴とする高速用ディジタルフィルタ。(1) It has multiple circuits in parallel, each consisting of a latch that synchronizes and outputs the parallel signals output from the shift register, and a PROM that converts the signal output from the latch and sends it to the D/A converter. , A high-speed digital filter characterized by processing signals by operating each series alternately.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3296390A JPH03236619A (en) | 1990-02-13 | 1990-02-13 | High speed digital filter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3296390A JPH03236619A (en) | 1990-02-13 | 1990-02-13 | High speed digital filter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03236619A true JPH03236619A (en) | 1991-10-22 |
Family
ID=12373572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3296390A Pending JPH03236619A (en) | 1990-02-13 | 1990-02-13 | High speed digital filter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03236619A (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1990
- 1990-02-13 JP JP3296390A patent/JPH03236619A/en active Pending
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