JPH03236619A - High speed digital filter - Google Patents
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- 238000007493 shaping process Methods 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000001934 delay Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000005070 sampling Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は衛星通信用変調装置で高速なNRZ(Non
Return to Zero)のディジタル信号を
波形整形するディジタルフィルタに関するものである。[Detailed Description of the Invention] [Field of Industrial Application] This invention is a modulation device for satellite communication, and is a high-speed NRZ (Non
This invention relates to a digital filter that shapes the waveform of a digital signal (return to zero).
第2図は従来の波形整形用ディジタルフィルタのブロッ
ク図である0図において、1は外部より周波数fのクロ
ックを取り入れ、同期したf、 2×f及び4Xfの
周波数であるクロックを出力する4週倍器で、2は外部
よりNRZのDATAを入力し、4週倍器1から出力さ
れたfクロックで動作する7段のシフトレジスタであり
、ラッチ3に7ビツトのデータをfクロックに同期して
出力する。3はシフトレジスタ2より出力される7ビツ
トのデータと、4逓倍器1をへて遅延回路4から出力さ
れるf′及び2×f′を入力データとして取り入れ、遅
延回路4から出力されるf′及び2×f′に同期した4
×f′のクロ・ツクでPROM5に9ビツトのデータを
出力するラッチである。Figure 2 is a block diagram of a conventional digital filter for waveform shaping. In the multiplier, 2 is a 7-stage shift register that inputs NRZ DATA from the outside and operates with the f clock output from the 4-week multiplier 1, and synchronizes the 7-bit data to the latch 3 with the f clock. and output it. 3 takes in the 7-bit data output from the shift register 2 and f' and 2×f' output from the delay circuit 4 through the quadrupler 1 as input data, and inputs the f' and 2×f' output from the delay circuit 4. 4 synchronized with ' and 2×f'
This is a latch that outputs 9-bit data to the PROM 5 at the xf' clock.
4は4逓倍器1から出力されたf、2Xf、4Xfを取
り入れ、遅延させてf”、2Xf′、4Xf′を出力す
る遅延回路である。5はう・ンチ3から出力された9ビ
ツトのデータを取り入れ、データ変換を行い、D/Aコ
ンバータ7に8ビツトのデータを出力するPROMであ
る。6は遅延回路4から出力された4×f′を取り入れ
、遅延させ、4×f′をD/Aコンバータに出力する遅
延回路である。7はPROM5から出力された8ビ・ン
トのデータを取り入れ、遅延回路6より出力された4×
f#のクロックにてディジタル・アナログ変換を行い外
部へ波形整形された信号を出力するD/Aコンバータで
ある。4 is a delay circuit that takes in f, 2Xf, and 4Xf output from quadruple multiplier 1, delays them, and outputs f'', 2Xf', and 4Xf'. This is a PROM that takes in data, performs data conversion, and outputs 8-bit data to the D/A converter 7. 6 takes in 4×f' output from the delay circuit 4, delays it, and outputs 4×f'. 7 is a delay circuit that outputs to the D/A converter. 7 takes in the 8-bit data output from PROM 5, and 4x output from delay circuit 6.
This is a D/A converter that performs digital-to-analog conversion using the f# clock and outputs a waveform-shaped signal to the outside.
次に動作について説明する。Next, the operation will be explained.
第3図はディジタルフィルタの考え方を示すものである
。8はNRZの入力信号、9は入力信号8が入力された
時のシフトレジスタ2での各出力のデータを示し、10
はシフトレジスタ2での各出力のデータが9の場合の波
形整形フィルタの1シンボル応答例を示す。この1シン
ボル応答例の1つを第4図に示す。11は波形整形フィ
ルタの1シンボル応答例の重ね合わせ波形を示す。ディ
ジタルフィルタは9のような有限なデータをシフトレジ
スタ2で保持し、そのデータのパターンによって波形1
1のように中心シンボルのフィルタリング後の出力波形
が決定される。そこで標本化定理により波形の最高周波
数の2倍以上の周波数間隔でサンプリングすると波形は
完全に再現できるので、1つのデータについて4つのサ
ンプリングを行う。そのために4/1倍器1から4カウ
ントするfと2×fのクロックをラッチ3に出力し、ラ
ッチ3ではPROMに入力信号のデータパターンと1シ
ンボルの時間(4カウントのいずれか)を出力する。P
ROM5はどういうデータパターンで時間がいつであれ
ば、出力振幅はいくらかという値がディジタル値で記憶
されており、PROM5は1シンボルにつき4つのサン
プリング点の振幅値(ディジタル値)をD/Aコンバー
タ7に出力する。D/Aコンバータ7は逐次、PROM
5から出力された振幅値をディジタルからアナログに変
換を行って波形整形された信号を出力する。FIG. 3 shows the concept of a digital filter. 8 is the input signal of NRZ, 9 is the data of each output in the shift register 2 when input signal 8 is input, and 10 is the input signal of NRZ.
shows an example of a one-symbol response of the waveform shaping filter when the data of each output from the shift register 2 is 9. One example of this one-symbol response is shown in FIG. 11 shows a superimposed waveform of a one-symbol response example of the waveform shaping filter. A digital filter holds finite data such as 9 in a shift register 2, and depending on the pattern of that data, the waveform 1
1, the filtered output waveform of the central symbol is determined. According to the sampling theorem, the waveform can be perfectly reproduced if it is sampled at a frequency interval that is twice the highest frequency of the waveform or more, so one piece of data is sampled four times. To do this, the 4/1 multiplier 1 outputs the f and 2×f clocks that count 4 to the latch 3, and the latch 3 outputs the data pattern of the input signal and the time of 1 symbol (one of the 4 counts) to the PROM. do. P
The ROM 5 stores values such as what kind of data pattern, what time, and what the output amplitude is as digital values, and the PROM 5 stores the amplitude values (digital values) at four sampling points per symbol to the D/A converter 7. Output to. D/A converter 7 is sequential, PROM
The amplitude value outputted from 5 is converted from digital to analog to output a waveform-shaped signal.
また、第5図に第2図のタイムチャートを示す。Further, FIG. 5 shows the time chart of FIG. 2.
12はラッチ3の出力信号を示す、13は出力信号12
を取り入れたPROM5の出力信号を示し、14はD/
Aコンバータに入力されるクロックを示している。td
はPROMの遅延時間であり、PROMに入力されてい
る信号が変化してからtdの間、PROMの出力は不確
定領域であり、データは無効状態である。また、D/A
コンバータにデータが入力されてからクロックが有効に
なるまでの時間をセットアツプ時間と称し、これをtS
で示す。またD/Aコンバータにクロックが入力されて
からthlの時間データが保持されなげればならない時
間をホールド時間と称す、つまり、ラッチ3から出力さ
れる信号長(入力信号の1/4の信号長)1/(4f)
の長さが下記の条件を満たさないとこのディジタルフィ
ルタは使用できない。12 shows the output signal of latch 3, 13 shows the output signal 12
14 shows the output signal of PROM5 that incorporates D/
It shows the clock input to the A converter. td
is the delay time of the PROM, and during td after the signal input to the PROM changes, the output of the PROM is in an uncertain region and the data is in an invalid state. Also, D/A
The time from when data is input to the converter until the clock becomes valid is called the setup time, and this is tS.
Indicated by In addition, the time period during which the time data of thl must be held after the clock is input to the D/A converter is called the hold time. )1/(4f)
This digital filter cannot be used unless the length of the length satisfies the following conditions.
> t d + t S + L h +f
〔発明が解決しようとする課題〕
従来のディジタルフィルタは以上のように構成されてい
るので、fが大きくなる、つまり入力データの速度が高
速になるとディジタルフィルタとして正しい動作が実現
できなくなるという問題点があった。> t d + t S + L h + f [Problem to be solved by the invention] Since the conventional digital filter is configured as described above, as f increases, that is, the speed of input data increases, the digital filter There was a problem in that correct operation could not be achieved.
この発明は上記のような問題点を解消するためになされ
たもので、高速な入力データでもディジタルフィルタを
実現できる高速ディジタルフィルタを得ることを目的と
する。The present invention was made to solve the above-mentioned problems, and an object of the present invention is to obtain a high-speed digital filter that can realize a digital filter even with high-speed input data.
この発明に係るディジタルフィルタは、?・ンチからP
ROMまでの間の信号を並列処理することにより、D/
Aコンバータのクロック有効時間を等価的に長くしたも
のである。What is the digital filter according to this invention?・P from Nchi
By parallel processing the signals up to the ROM, the D/
This is equivalent to increasing the effective clock time of the A converter.
この発明におけるディジタルフィルタは、ラッチからP
ROMの間の信号を並列処理するようにしたから、従来
より高速なデータまでディジタルフィルタを使用するこ
とができる。The digital filter in this invention has P
Since the signals between the ROMs are processed in parallel, digital filters can be used to process data at higher speeds than before.
以下、この発明の一実施例を図について説明する。 An embodiment of the present invention will be described below with reference to the drawings.
第1図において、1は外部から周波数fのCLKを入力
し、シフトレジスタ2にfのクロックを出力し、遅延回
路4に4Xf、2Xf、fの周波数クロックを出力して
いる4週倍器である。2は4逓倍器1より出力されたf
のクロックで外部より入力されたNRZデータ信号を7
段シフトし、ラッチ3a、3bに出力しているシフトレ
ジスタである。3a、3bはシフトレジスタlより出力
された7ビツトのデータと遅延回路4から出力される2
×f′とf′をデータとして取り入れ、遅延回路4から
出力される4×f′のクロックで動作するラッチである
。但し、フリップフロップ15のQの出力によりラッチ
3aはイネイブル制御され、フリップフロップ15のQ
の出力によりラッチ3bはイネイブル制御される。4は
4i1倍器1から出力される4Xf、2Xf、fを入力
し、それぞれのクロックを遅延させ、f’、2Xf′4
×f′を出力する遅延回路である。5a、5bはラッチ
3a、3bより出力され、9ビツトのデータを取り入れ
、データ変換を行い、D/Aコンバータ7に8ビツトの
データを出力しているPROMである。但し、PROM
5aはフリップフロップ15のQの出力によりイネイブ
ル制御され、PROM5bはフリップフロップ15のQ
の出力によりイネイブル制御される。6は遅延回路4か
ら出力された4×f′のクロックを遅延させてD/Aコ
ンバータ7に4×f#を出力する遅延回路である。7は
PROM5a、5bから出力されるディジタル信号をア
ナログ信号に変換し、外部へ波形整形信号を出力するD
/Aコンバータである。In Fig. 1, 1 is a 4-week multiplier which inputs a CLK of frequency f from the outside, outputs a clock of f to shift register 2, and outputs frequency clocks of 4Xf, 2Xf, f to delay circuit 4. be. 2 is f output from quadruple multiplier 1
The NRZ data signal input from the outside with the clock of 7
This is a shift register that performs stage shifting and outputs to latches 3a and 3b. 3a and 3b are the 7-bit data output from the shift register 1 and the 2 output from the delay circuit 4.
This is a latch that takes in ×f' and f' as data and operates with the 4*f' clock output from the delay circuit 4. However, the latch 3a is enabled and controlled by the Q output of the flip-flop 15, and the Q output of the flip-flop 15
The latch 3b is enabled by the output of the latch 3b. 4 inputs 4Xf, 2Xf, f output from the 4i1 multiplier 1, delays each clock, and generates f', 2Xf'4
This is a delay circuit that outputs xf'. PROMs 5a and 5b take in 9-bit data output from latches 3a and 3b, perform data conversion, and output 8-bit data to the D/A converter 7. However, PROM
5a is enable-controlled by the Q output of the flip-flop 15, and PROM 5b is enabled by the Q output of the flip-flop 15.
The enable is controlled by the output of . A delay circuit 6 delays the 4×f' clock output from the delay circuit 4 and outputs 4×f# to the D/A converter 7. 7 converts the digital signals output from the PROMs 5a and 5b into analog signals, and outputs the waveform shaping signal to the outside.
/A converter.
但し、D/Aコンバータ7に入力されるデータはフリッ
プフロップ15の出力Q、Qによって制御され、有効と
なっている方のPROM5a、5bのいずれかの出力デ
ータである。15は遅延回路4の出力2×f′をデータ
とし、遅延回路4の出力4×f′をクロックとしてQ、
Qを出力してラッチ3a、3b、PROM5a、5b
のイネイブルを制御するものである。However, the data input to the D/A converter 7 is controlled by the outputs Q and Q of the flip-flop 15, and is output data from either of the enabled PROMs 5a and 5b. 15 uses the output 2×f' of the delay circuit 4 as data and the output 4×f' of the delay circuit 4 as a clock, Q,
Output Q to latch 3a, 3b, PROM5a, 5b
This controls the enable of
本発明においても、ディジタルフィルタの考え方は従来
と同じであるが、本発明のディジタルフィルタは並列処
理を行っているので、タイムチャートについては従来の
ディジタルフィルタと異なる。以下第6図のタイムチャ
ートについて説明を行う。第2図の従来例では、シフト
レジスタ2から出力されたデータと4逓倍器lをへて遅
延回路4から出力される2×f′とf′から、ラッチ3
では、第6図の12のような信号が出力されていたが、
第1図の本発明回路では、ラッチ3aからはフリップフ
ロップ15のQの出力の制御により16のようなデータ
が、またラッチ3bではフリップフロップ15のQの出
力の制御により17のようなデータが出力される。つま
り、従来のラッチ3の出力データ長の2倍の長さのデー
タがラッチ3a、3bからは出力される。またPROM
5aではもしイネイブル制御なしで常に有効状態であれ
ば18のようなデータが出力されるが、フリップフロッ
プ15のQの出力18の信号でイネイブル制御されると
PROM5a出力は20のように出力される。PROM
5bの出力も同様に考えて23のようにデータを出力す
る。そこでD/Aコンバータ7にはPROM5aとPR
OM5bのデータが順に交互に入力されるとすると、D
/Aコンバータ7が正しく動作するためには下記の条件
を満たせば良い。In the present invention, the concept of the digital filter is the same as the conventional one, but since the digital filter of the present invention performs parallel processing, the time chart is different from that of the conventional digital filter. The time chart shown in FIG. 6 will be explained below. In the conventional example shown in FIG. 2, the latch 3
Then, a signal like 12 in Figure 6 was output,
In the circuit of the present invention shown in FIG. 1, the latch 3a outputs data such as 16 by controlling the Q output of the flip-flop 15, and the latch 3b outputs data such as 17 by controlling the Q output of the flip-flop 15. Output. In other words, data having a length twice as long as the output data length of the conventional latch 3 is output from the latches 3a and 3b. Also PROM
If PROM 5a is always in the valid state without enable control, data such as 18 will be output, but if enable control is performed by the signal of output 18 of Q of flip-flop 15, the output of PROM 5a will be output as 20. . PROM
Considering the output of 5b in the same way, data is outputted as shown in 23. Therefore, the D/A converter 7 has PROM5a and PR
Assuming that the data of OM5b is inputted alternately in order, D
In order for the /A converter 7 to operate correctly, the following conditions need to be satisfied.
tdi1/(4f)の時 →1/ (4f) >
ts + th。When tdi1/(4f) →1/(4f)>
ts + th.
1/(4f) < td<1/(2f)の時→1/ (
4f) > (td−1/ (4f))+ ts+ t
h+1/(2f)>td+ts+tht
従来のディジタルフィルタ回路を使用する条件と本発明
のディジタルフィルタ回路を使用する条件を第7図の表
にまとめる。これより、td<1/4fの時は、従来の
ディジタルフィルタと比較して、td時間減少相当の高
速のデータ速度でも使用可能となり、1/4f≦fd<
1/2fの条件では、従来は使用できなかったが、本発
明では、1/2 fat d+t s+t h1条件相
当のデータ速度でも使用可能となった。When 1/(4f) <td<1/(2f) → 1/ (
4f) > (td-1/ (4f))+ts+t
h+1/(2f)>td+ts+tht The conditions for using the conventional digital filter circuit and the conditions for using the digital filter circuit of the present invention are summarized in the table of FIG. From this, when td<1/4f, compared to conventional digital filters, it can be used at a high data rate corresponding to a reduction in td time, and 1/4f≦fd<
Conventionally, it could not be used under the 1/2f condition, but in the present invention, it has become possible to use it even at a data rate equivalent to the 1/2 fat d+t s+t h1 condition.
なお上記実施例ではシリアルな入力信号を7ビツトのシ
フトレジスタで信号処理した場合について説明したが、
シフトレジスタは7ビツト以外であってもよく、上記実
施例と同様の効果を奏する。In the above embodiment, the case where a serial input signal is processed by a 7-bit shift register is explained.
The shift register may be other than 7 bits, and the same effect as in the above embodiment can be achieved.
以上のように、この発明によれば、ラッチからPROM
までの間の信号のデータ処理を、並列処理するようにし
たので、従来より高速なデータまでディジタルフィルタ
を使用できるという効果がある。As described above, according to the present invention, from the latch to the PROM
Since the data processing of the signals up to this point is performed in parallel, there is an effect that digital filters can be used even for data at higher speeds than in the past.
第1図はこの発明の一実施例によるディジタルフィルタ
のブロック図、第2図は従来のディジタルフィルタのブ
ロック図、第3図はディジタルフィルタの考え方を示す
図、第4図は波形整形フィルタの1シンボル応答を示す
図、第5図は第2図のタイムチャート図、第6図は第1
図のタイムチャート図、第7図は従来および本発明の会
ディジタルフィルタの使用条件を示す図である。
1は4逓倍器、2はシフトレジスタ、3はラッチ、4は
遅延回路、5はPROM、6は遅延回路、7はD/Aコ
ンバータ、8はNRZ入力信号、9はシフトレジスタ2
の各出力のデータ、10は波形整形フィルタの1シンボ
ル応答、11は波形整形フィルタの1シンボル応答例、
12はラッチ3出力信号、13はPROM5出力信号、
14は4×f“、D/Aコンバータ7人力クロック、1
5はフリップフロップ、16はラッチ3aの出力、17
はラッチ3bの出力、18はPROM5aの常に有効時
の出力、19はフリップフロップ15の頁の出力、20
はPROM5aの出力、21はPROM5bの常に有効
時の出力、22はフリップフロップ15のQの出力、2
3はPROM5bの出力、24は遅延回路6の出力クロ
ックである。
なお図中同一符号は同−又は相当部分を示す。Fig. 1 is a block diagram of a digital filter according to an embodiment of the present invention, Fig. 2 is a block diagram of a conventional digital filter, Fig. 3 is a diagram showing the concept of a digital filter, and Fig. 4 is a diagram of a waveform shaping filter. Figure 5 shows the symbol response. Figure 5 is the time chart of Figure 2. Figure 6 is the time chart of Figure 1.
The time chart in the figure and FIG. 7 are diagrams showing the usage conditions of the conventional digital filter and the present invention. 1 is a quadrupler, 2 is a shift register, 3 is a latch, 4 is a delay circuit, 5 is a PROM, 6 is a delay circuit, 7 is a D/A converter, 8 is an NRZ input signal, 9 is a shift register 2
, 10 is the one-symbol response of the waveform shaping filter, 11 is an example of the one-symbol response of the waveform shaping filter,
12 is the latch 3 output signal, 13 is the PROM 5 output signal,
14 is 4×f", D/A converter 7 manual clock, 1
5 is a flip-flop, 16 is the output of latch 3a, 17
is the output of latch 3b, 18 is the output of PROM 5a when it is always enabled, 19 is the page output of flip-flop 15, 20
is the output of PROM 5a, 21 is the output of PROM 5b when it is always enabled, 22 is the output of Q of flip-flop 15, 2
3 is the output of the PROM 5b, and 24 is the output clock of the delay circuit 6. Note that the same reference numerals in the figures indicate the same or equivalent parts.
Claims (1)
期させて出力させるラッチと、 該ラッチから出力された信号を信号変換しD/A変換器
に送るPROMとからなる回路を複数系列並列に有し、 それぞれの系列を交互に動作させて信号を処理すること
を特徴とする高速用ディジタルフィルタ。(1) It has multiple circuits in parallel, each consisting of a latch that synchronizes and outputs the parallel signals output from the shift register, and a PROM that converts the signal output from the latch and sends it to the D/A converter. , A high-speed digital filter characterized by processing signals by operating each series alternately.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3296390A JPH03236619A (en) | 1990-02-13 | 1990-02-13 | High speed digital filter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3296390A JPH03236619A (en) | 1990-02-13 | 1990-02-13 | High speed digital filter |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03236619A true JPH03236619A (en) | 1991-10-22 |
Family
ID=12373572
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3296390A Pending JPH03236619A (en) | 1990-02-13 | 1990-02-13 | High speed digital filter |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03236619A (en) |
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1990
- 1990-02-13 JP JP3296390A patent/JPH03236619A/en active Pending
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