JPH04158631A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、通信装置及び放送機器等に用いられ、基準電
圧によって動作するフェーズロックドループ回路（以下
、ＰＬＬ回路という）及びその基準電圧を発生する基準
電圧発生回路を有する半導体集積回路に関するものであ
る。

（従来の技術） 従来、このような分野の技術に関するものとしては、例
えば第２図に示すようなものがあった。

第２図は、従来の半導体集積回路の一例を示す概略の構
成ブロック図である。

この半導体集積回路は、外部回路からの入力信号である
タイミング信号Ｓｉｎ及びディジタル信号であるパワー
ダウン指示信号Ｓｄをそれぞれ入力する入力端子１及び
制御端子２を有している。

この制御端子２には、例えば基準電圧発生回路３、アナ
ログＰＬＬ回路４及び信号処理部５がそれぞれ接続され
ている。

基準電圧発生回路３は、例えば電源電圧ＶＤＤの供給を
受けて基準電圧ＶＲＥＦを発生する回路であり、パワー
ダウン指示信号Ｓｄにより回路をパワーダウンモード（
機能停止状態）へ移行させるパワーダウン手段３ａが設
けられている。

ＰＬＬ回路４は、入力端子１からのタイミング信号Ｓｉ
ｎを入力してその位相を追尾し、タイミング信号Ｓｉｎ
に同期した出力信号である内部タイミング信号５ｏｕｔ
を出力する回路であり、例えば位相比較器４−１、アナ
ログフィルタ４−２、電圧制御発振器（ＶＣＯ）４−３
、及び分周器４−４を有している。

ここで、位相比較器４−１は、タイミング信号Ｓｉｎと
、電圧制御発振器４−３からフィードバックされた内部
タイミング信号５ｏｕｔどの位相を比較して、その位相
差に応じた電圧を発生する回路であり、アナログフィル
タ４−２は、位相比較器４−１の出力電圧を平滑し、位
相差に比例した電圧成分を取り出す例えば低域フィルタ
である。

また、電圧制御発振器４−３は、アナログフィルタ４−
２の出力電圧によって発振周波数が制御されタイミング
信号Ｓｉｎに同期する内部タイミング信号５ｏｕｔを出
力する回路であり、分周器４−４は、内部タイミング信
号５ｏｕｔを分周して位相比較器４−１にフィードバッ
クする回路である。なお、アナログフィルタ４−２及び
電圧制御発振器４−３は、例えばアナログ部として基準
電圧ＶＲＥＦに基づいて動作するように構成されており
、それぞれパワーダウン指示信号Ｓｄにより回路をパワ
ーダウンモードに移行させるパワーダウン手段４−２ａ
及び４−３ａが設けられている。

このＰＬＬ回路４には、信号処理部ヲが接続されている
。

信号処理部５は、例えば基準電圧ＶＲＥＦの供給により
ＰＬＬ回Ｂ４からの内部タイミング信号５ｏｕｔを信号
処理する回路であり、パワーダウンモード時にパワーダ
ウン指示信号Ｓｄに基づき基準電圧ＶＲＥＦの供給を切
換えるスイッチ回ｆｆ１５ａと、パワーダウン指示信号
Ｓｄに基づき内部タイミング信号５ｏｕｔの供給を切換
えるゲート回路５ｂと、スイッチ回路５ａを介して基準
電圧ＶＲＥＦを受はゲート回路５ｂを介して入力される
内部タイミング信号５ｏｕｔの信号処理を行う信号処理
回路５ｃとを有している。

次に、動作を説明する。

制御端子２にパワーダウン指示信号Ｓｄが入力されてい
ない時（パワーオンモード時）、基準電圧発生回路３に
より基準電圧Ｖｌ’ｉＥＦが発生してＰＬＬ回路４及び
信号処理部５に供給され、かつ入力端子１を介してタイ
ミング信号ＳｉｎがＰＬＬ回路４に入力される。

ＰＬＬ回ｌｌ１４にタイミング信号Ｓｉｎが入力される
と、位相比較器４−１が、タイミング信号Ｓｉｎと、電
圧側Ｗ発振器４−３がら分周器４−４を介してフィード
バックされた内部タイミング信号５ｏｕｔどの位相を比
較してその位相差に応じた電圧を出力し、その電圧がア
ナログフィルタ４−２を介して電圧制御発振器４−３へ
入力される。

すると、電圧制御発振器４−３は、その位相差をなくす
ような発振周波数で発振して内部タイミング信号５ｏｕ
ｔを出力する。このようにして、ＰＬＬ回８回軸４タイ
ミング信号Ｓｉｎを追尾してそのタイミング信号Ｓｉｎ
に同期した内部タイミング信号５ｏｕｔを信号処理部５
へ出力する。

内部タイミング信号５ｏｕｔを入力した信号処理部５で
は、デー１〜回路５ｂを介して内部タイミング信号５ｏ
ｕｔが信号処理回路５ｃへ入力され、その信号処理回路
５ｃが、スイッチ回路５ａを介して入力した基準電圧Ｖ
ＲＥＦにより内部タイミング信号５ｏｕｔの信号処理を
行う。このようにして第２図の半導体集積回路は、通常
時（パワーオンモード時）の動作を行う。

制御端子２にパワーダウン指示信号Ｓｄが入力されると
、このパワーダウン指示信号Ｓｄは、基準電圧発生回路
３のパワーダウン手段３ａ、アナログフィルタ４−２の
パワーダウン手段４−２ａ、電圧制御発振器４−３のパ
ワーダウン手段４−３ａ、スイッチ回路５ａ、及びゲー
ト回路５ｂのそれぞれに入力される。すると、この半導
体集積回路は、各パワーダウン手段３ａ、４−２ａ、４
−３ａにより基準電圧発生回路３及びＰＬＬ回路４が機
能停止状態となると共に、スイッチ回路５ａ及びゲーＩ
−回路５ｂにより信号処理回路５ｃか機能停止状態とな
って、パワーダウンモードに移行する。

第３図は、従来の半導体集積回路の他の例を示す概略の
構成ブロック図である。図中、第２図と共通の要素には
共通の符号が付されている。

この半導体集積回路は、第２図の半導体集積回路と同様
の入力端子１及び信号処理部５に加えて、基準電圧発生
回路３Ａ及びＰＬＬ回路４Ａを有している。

基準電圧発生回路３Ａは、基準電圧発生回路３とほぼ同
様に構成されるが、パワーダウン手段３ａが設けられて
いない。

ＰＬＬ回路４Ａは、ＰＬＬ回路４とほぼ同様の位相比較
器４−１及び分周器４−４に加えて、アナログフィルタ
４−２でパワーダウン手段４−２ａを設けない構成のア
ナログフィルタ４−５と、電圧制御発振器４−３でパワ
ーダウン手段４−３ａを設けない構成の電圧制御発振器
４−６と、新たに設けた同期はずれ検出手段４−７とを
有している。ここで、同期はずれ検出手段４−７は、例
えば位相比較器４−１からの位相差に応じた出力電圧に
よりＰＬＬ回Ｂ４Ａの同期はずれを検出して例えばディ
ジタル信号である同期はずれ信号Ｓａを出力する機能を
有し、例えばゲート回路等で構成されている。

この半導体集積回路は、通常動作時（パワーオンモード
時）に第２図の半導体集積回路と同様に動作するが、パ
ワーダウンモードへの移行動作は、次のようにして行わ
れる。

この半導体集積回路をパワーダウンモードへ移行させる
場合、タイミング信号Ｓｉｎを出力する外部回路におい
て、例えばそのタイミング信号Ｓｉｎの入力端子１への
供給を停止させる。これにより、タイミング信号Ｓｉｎ
がＰＬＬ回ｉ４Ａに供給されなくなり、内部タイミング
信号５ｏｕｔによる追尾動作が行われなくなって、ＰＬ
Ｌ回路４Ａは同期はずれを起こす。すると、このＰＬＬ
回路４Ａの位相比較器４−１の出力により、同期はずれ
検出手段４−７が、この同期はずれを検出して、同期は
ずれ信号Ｓａを信号処理部５のスイッチ回路５ａ及びゲ
ート回＆１５ｂへ出力する。この同期はずれ信号Ｓａが
スイッチ回路５ａ及びゲート回路５ｂのそれぞれに入力
されると、信号処理部５がパワーダウンモードへ移行し
て機能停止状態となる。

（発明が解決しようとする課！り しかしながら、上記構成の半導体集積回路では、次のよ
うな課題があった。

第２図の半導体集積回路では、パワーダウン制御を制御
端子２へのパワーダウン指示信号Ｓｄの供給により行い
、基準電圧発生回路３、ＰＬＬ回路４、及び信号処理部
５の全部の回路に対して同時にパワーダウン及びパワー
オンを行うようにしている。そのため、この半導体集積
回路では、パワーダウン制御用の制御端子２を必要とし
、例えばＩＣチップ化した際などに端子数の増加を来し
てしまう。

また、第３図の半導体集積回路では、同期はずれ信号Ｓ
ａにより信号処理部５のパワーダウン制御は行えるが、
基準電圧発生回路３Ａ及びＰＬＬ回路４Ａのパワーダウ
ン制御は行えない。この同期はずれ信号Ｓａにより基準
電圧発生回路３Ａ及びＰＬＬ回ｉ４Ａのパワーダウン制
御を行おうとする場合、パワーオンモードがらパワーダ
ウンモードへの移行は同期はずれ信号Ｓａで行うことが
できる。しかし、その場合に、同期はずれ信号Ｓａによ
り基準電圧発生回路３Ａ及びＰＬＬ回路４Ａをいったん
パワーダウンモードに移行させてしまうと、パワーダウ
ンモードがらパワーオンモードへの移行時に、例え入力
端子１にタイミング信号Ｓｉｎが入力され始めても、基
準電圧発生回路３Ａ及びＰＬＬ回路４Ａは依然としてパ
ワーダウンモードであし、めＰＬＬ回１４Ａが同期引き
込み動作せず、同期はずれ信号Ｓａが出力されたままと
なり、ＰＬＬ回路４Ａの同期はずれは回復されない。こ
のように第３図の半導体集積回路では、基準電圧発生回
路３Ａ及びＰＬＩＪＮ４Ａに対してはパワーダウン制御
ができないため、パワーダウンモード時の消費電力を十
分に低減させることができず、例えば第２図の回路に比
ノ＼てパワーダウンモード時の消費電力が増大してしま
う。

本発明は、前記従来技術が持っていた課題として、端子
数の増加あるいはパワーダウン時の消費電力の増加を来
す点について解決した半導体集積回路を提供するもので
ある。

（課題を解決するための手段） 本発明は、前記課題を解決するために、電源電圧に基づ
き基準電圧を発生する基準電圧発生回路と、前記基準電
圧により動作し、入力信号の位相を追尾してその入力信
号に同期した出力信号を出力するＰＬＬ回路と、前記入
力信号及び出力信号の位相ずれに基づき同期はずれを検
出して同期はずれ信号を出力する同期はずれ検出手段と
を、備えた半導体集積回路において、前記電源電圧を前
記基準電圧に応じて分割する電圧分割手段と、前記同期
はずれ信号に基づき前記基準電圧または前記電圧分割手
段の分割出力のいずれか一方を選択して前記ＰＬＬ回路
へ供給する選択手段とを、設けたものである。

（作　用） 本発明によれば、以上のように半導体集積回路を構成し
なので、前記半導体集積回路がパワーオンモード時、前
記基８ｓ雷電圧生回路は、電源電圧に基づき基準電圧を
発生し、その基準電圧によりＰＬＬ回路が動作し、その
Ｐ　Ｌ　Ｌ−回路に入力信号が入力されると、ＰＬＩ−
回路は入力信号の位相を追尾しその入力信号に同期する
出力信号を出力する。Ｐ　Ｌ　Ｌ、回路が入力信号に同
期する出力信号を出力している時、ＰＬＬ回路は同期は
ずれを起こしておらず、前記同期はずれ検出手段は、同
期はずれイ言号を出力しない。

ここで、例えば前記半導体集積回路をパワーダウンモー
ドへ移行させる場合に、入力信号の供給を制御し例えば
入力信号がＰＬＬ回路へ供給されなくなると、ＰＬＬ回
路は同期はずれを起こし、前記同期はずれ検出手段がそ
の同期はずれを検出して同期はずれ信号を出力する。

一方、前記電圧分割手段は、前記電源電圧を前記基準電
圧に応じて分割する。この時、前記電圧分割手段の分割
出力は、例えば前記基準電圧と同値またはほぼ同値、あ
るいは該分割出力供給峙のＰＬＬ回路の同期引き込み動
作に支障が生じない範囲の電圧値に設定される。ここで
、前記電圧分割手段は、前記基準電圧発生回路からの基
準電圧程には電圧値の安定性はないながらもＰＬＬ回路
の同期引き込み動作に支障のない所望の分割出力を非常
に少ない電流量で供給する。

前記選択手段は、前記同期はずれ信号に基づき前記基準
電圧または前記電圧分割手段の分割出力のいずれか一方
を選択して前記ＰＬＬ回路へ供給する。例えば、前記選
択手段は、前記同期はずれ信号が出力されていない場合
に前記基準電圧を選択して前記ＰＬＬ回路へ供給し、前
記同期はずれ信号が出力されている場合に前記電圧分割
手段の分割出力を前記ＰＬＬ回路へ供給する。

よって、前記半導体集積回路のパワーダウン制御が前記
入力信号の供給制御により行われ、パワーダウンモード
時に前記同期はずれ検出手段から同期はずれ信号が出力
され、その同期はずれ信号に基づき前記選択手段が前記
電圧分割手段の分割出力の方を前記ＰＬＬ回路へ供給す
る。

そのため、例えば前記同期はずれ信号等により前記基準
電圧発生回路をパワーダウン制御してパワーダウンモー
ドに移行させても、前記ＰＬＬ、回路は前記分割出力に
より動作してパワーダウン解除時に同期引き込み動作す
るので、それにより前記同期はずれ検出手段が同期はず
れ信号を停止し、該半導体集積回路のパワーダウンモー
ドが解除される。

従って、前記課題を解決できるのである。

（実施例） 第１図は、本発明の第１の実施例を示す半導体集積回路
の概略の構成ブロック図である。図中、第３図と共通の
要素には共通の符号が付されている。第４図は、第１図
中の電源電圧分割回路の回路図、第５図は、第１図中の
アナログスイッチの回路図である。

この半導体集積回路は、第３図の半導体集積回路の場合
と同様の入力端子１と、位相比較器４−１、分周器−１
−４、アナログフィルタ・１−う、電圧制御発振器４−
６及び同期はずれ検出手段６１−７を有するＰＬＬ回路
４Ａと、スイッチ回′＃ｉ５ａ、ゲート回路５ｂ及び信
号処理回路ヲＣを有する信号処理部５とに加えて、基準
電圧発生回路１１と、本実施例の特徴てあり、電圧分割
手段て′ある電源電圧分割回路１２及び選択手段である
アナログスイッチ１３を備えている。

基準電圧発生回路１−１は、電源電圧ＶＤＤに基づき基
準電圧〜’ＲＥＦを発生して、その基準電圧■ＲＥＦを
、例えばＰＬＬ回路４Ａのアナログフィルタ＝１−５及
び電圧制御発振器４−６等と、信号処理部５のスイッチ
回路５ａと、アナログスイッチ１３へそｔＬそれ出力す
る回路であり、同期はずれ信号Ｓａにより回路をパワー
ダウンモードへ移行させるためのパワーダウン手段］１
．ａが設けられている。

電源電圧分割回路１２は、電源電圧ＶＤＤを分割して例
えば基準電圧ＶＲＥＦにほぼ等しい電圧値を有する分割
出力Ｖｄをアナログスイッチ１３へ出力する回路であり
、例えば第４図に示すように電源電圧ＶＤＤと接地電位
ＧＮＤとの間に直列接続された抵抗器１２−１及び抵抗
器１２−２で”構成され、抵抗器１２−１及び抵抗器］
−２−２の接続点がアナログスイッチ１，３に接続され
ている。

アナログスイッチ１３は、同期はずれ信号Ｓａに基づき
基準電圧発生回路１１からの基準電圧ＶＲＥＦまたは電
源電圧分割回路１２からの分割出力Ｖｄのいずれか一方
を選択してＰＬＬ回路４Ａへ供給する回路であり、例え
ば同期はずれ信号Ｓａによりオン・オフ制御されオン時
に分割出力Ｖｄを選択して出力するＭｏ３　トランジス
タ１Ｂ−１と、同期はずれ信号Ｓａの信号レベルを反転
して出力するインバータ１３−２と、インバータ１３−
２の出力によりＭＯＳトランジスタ〕３−１と相補的に
オン・オフ制御されオン時に基準電圧ＶＲＥＦを選択し
て出力するＭＱＳトランジスタ］、３−３とで構成され
ている。ここで、Ｍｏ８）〜ランジメタ１３−１及び１
３−３は、例えば同一導電型で構成されており、またイ
ンバータ１Ｂ−２は、例、とはＭｏ５ｔ−ランジスタを
用いて構成されている。

次に、動体を説明する。

通常動作時（パワーオンモード時）、電源電圧ＶＤＤに
基づき基準電圧発生回路】、１が基準電圧ＶＲＥＦを発
生して信号処理部ら及び゛アナログスイ・／チ１−３へ
出力すると共に、例えば電源電圧分割回路１２が電源電
圧ＶＤＤを分割して分割出力■ｄをアナログスイッチ１
３へ出力する。基準電圧ＶＲＥＦが信号処理部５へ入力
されると、この基準電圧〜’ＲＦＩがスイッチ回路５ａ
を介して信号処理回路５ｃへ供給され信号処理部１５ｃ
が動作する。

また、基準電圧〜’ＲＥＦ及び分割出力Ｖｄを入力した
アナログスイッチ１３では、ＭＯＳトランジスタ１３−
１がオフし、ＭＯＳトランジスタ１３−３がオンして、
基準電圧ＶＲＥＦの方をＰＬＬ回路４Ａに供給する。こ
の基準電圧ＶＲＥＦの供給によりＰ　Ｌ、　Ｌ回路４Ａ
が動作する。

このようにしてＰＬＬ回路４Ａ及び信号処理部５が動作
している時、外部回路からのタイミング信号Ｓｉｎが入
力端子１へ正常に入力されると、このタイミング信号Ｓ
ｉｎは、ＰＬＬ回路４Ａの位相比較器４−１に入力され
、その位相比較器４−１がタイミング信号Ｓｉｎと内部
タイミング信号５ｏｕｔどの位相を比較し、その位相差
に応じた出力電圧が同期はずれ検出手段４−７及びアナ
ログフィルタ４−５へ出力される。この時、ＰＬＬ回路
４Ａは同期はずれを起こしておらず、同期はずれ検出回
路４−７は同期はずれ信号Ｓｄを出力しない。

位相比較器４−１からの出力電圧を入力したアナログフ
ィルタ４−５は、位相比較器４−１の出力電圧の平滑を
行い、そのアナログフィルタ４−５の出力により電圧制
御発振器４−６がタイミング信号Ｓｉｎに同期した発振
周波数で発振して内部タイミング信号５ｏｕｔを出力し
、その内部タイミング信号５ｏｕｔは、分周器４−４で
分周されて位相比較器４−１にフィードバックされると
共に、信号処理部５へ出力される。すると、信号処理部
うでは、その内部タイミング信号Ｓｏｕｔかスイッチ回
路５ｂを介して信号処理回路５Ｃへ入力され、信号処理
回路５Ｃによる内部タイミング信号５ｏｕｔの信号処理
が行われる。

このようにして通常動作している半導体集積回路を機能
停止状態（パワーダウンモード）にするために、例えば
外部回路から入力端子１へのタイミング信号Ｓｉｎの入
力を停止させると、ＰＬＬ回路４Ａが同期はずれを起こ
し、位相比較器４−１の出力により同期はずれ検出手段
４−７が、この同期はずれを検出して、同期はずれ信号
Ｓａを出力する。この同期はずれ信号Ｓａは、アナログ
スイッチ１３と、基準電圧発生回路１１のパワーダウン
手段１１ａと、信号処理部５のスイッチ回路５ａ及び゛
デー５回路５ｂとにそれぞれ入力される。

アナログスイッチ１３に同期はずれ信号Ｓａが入力され
ると、ＭＯＳトランジスタ１３−３がオフし、ＭＯＳト
ランジスタ１３−１がオンして、分割出力〜′ｄの方が
選択されてＰＬＬ回路４Ａへ供給される。これにより、
ＰＬＬ回８４Ａは、基準電圧ＶＲＥＦに代えて、分割出
力Ｖｄにより動作する。基準電圧発生回路１１では、同
期はずれ信号Ｓａがパワーダウン手段１１．　ａに入力
され回路全体がパワーダウンモードへ移行し、基準電圧
■ＲＥＦが停止あるいは抑制等される。また、信号処理
部５のスイッチ回路５ａ及びゲート回路５ｂは、それぞ
れ基準電圧発生回路１１出力及びＰＬＬ回ｎ４Ａ出力の
入力を停止あるいは抑制等して信号処理回路５Ｃ等がパ
ワーダウンモートへ移行する。

このようにしてパワーダウンモードへ移行した半導体集
積回路を再びパワーオンモートへ移行させるために、入
力端子１へのタイミング信号Ｓｉｎの供給を再開すると
、ＰＬＬ回＆８４Ａは、基準電圧ＶＲＥＦとほぼ等しい
電圧値を有する分割出力Ｖｄが供給されているので、即
座に同期引き込み動作を開始する。この時、同期はずれ
信号Ｓａは、ＰＬＬ回路４Ａでの同期が正常に確立され
るまで、出力されており、同期確立後、同期はずれ検出
手段４−７からの同期はずれ信号Ｓａの出力が停止され
る。同期はずれ信号Ｓａの停止により、基準電圧発生回
路１１及び信号処理部５がパワーオンすると共に、アナ
ログスイッチ１３では、ＭＯＳトランジスタ１３−１が
オフし、ＭＯＳトランジスタ１３−３がオンして、基準
電圧発生回路１１からの基準電圧ＶＲＥＦの方が選択さ
れてＰＬＬ回路４Ａへ供給され、ＰＬＬ回路４Ａが通常
動作に戻る。

本実施例では、次のような利点を有している。

本実施例の半導体集積回路では、ＰＬＬ回Ｂ４Ａの同期
はずれ時の基準電圧源として、電源電圧分割回路１２の
分割出力Ｖｄを用いるようにした。

よって、ＰＬＬ回ｉ４Ａへは電圧の供給を行えばよいた
め、電源電圧分割回路１２へ流れる電流は非常に小さく
てよく、はとんど無視できる量にできる。さらに、アナ
ログスイッチ１３は、ＭＯＳトランジスタで構成するこ
とにより、消費電流を極めて小さく（例えばほぼ零に）
できる。

また、本実施例では、パワーダウン制御用の信号として
同期はずれ検出手段４−７からの同期はずれ信号Ｓａを
用い、アナログスイッチ１３を設けてその選択信号とし
、て同期はずれ信号Ｓａを使うようにしたので、ＰＬＬ
回路４Ａの基準電圧源としてＰＬＬ回路４Ａの同期引き
込み時には基準電圧発生回路１１からの基準電圧ＶＲＥ
Ｆを選択し、ＰＬＬ回路４Ａの同期はずれ時には電源電
圧分割回路１２の分割出力Ｖｄを選択するようにできる
。

従って、本実施例の半導体集積回路では、パワーダウン
制御のための特別な入力端子を用意する必要がなく、か
つ基準電圧発生回路１１に対してもパワーダウンが実行
できるので、パワーダウン時の消費電力の低減化を効果
的に達成できる。

（Ｂ）本実施例では、半導体集積回路のパワーダウン時
、ＰＬＬ回路４Ａへは通常動作時に供給される基準電圧
ＶＲＥＦとほぼ等しい電圧値の分割電圧Ｖｄを供給する
ようにしたので、入力端子１ヘタイミング信号Ｓｉｎが
入力され始めると、即座にＰＬＬ回路４Ａで同期引き込
み動作が開始される。そのため、本実施例の半導体集積
回路では、パワーダウン及びパワーオンの切換え動作が
支障なく円滑に行われる。

第６図は、不発明の第２の実施例を示す半導体集積回路
の電源電圧分割回路の回路図である。

この電源電圧分割回路１−２Ａは、例えば電源電圧分割
回路１２に代えて第１図の半導体集積回路に設けられる
もので、電源電圧ＶＤＤと接地電位ＧＮＤとの間に直列
接続された負荷用ＭＯＳトランジスタ１３Ａ−１及び１
３Ａ２で構成されている。

この第２の実施例では、第１の実施例と同様の作用、効
果が得られると共に、回路面積を第１の実施例に比べて
小さくできるという利点が得られる。

なお、本発明は、図示の実施例に限定されず、種々の変
形が可能である。その変形例としては、例えば次のよう
なものが挙げられる。

（Ｉ）第１及び第２の実施例の半導体集積回路は、−構
成例を示したものであり、ＰＬＬ回路４Ａ、同期はずれ
検出手段４−７、信号処理部５、基準電圧発生回路１１
、電源電圧分割回路１２、アナログスイッチ１３．１３
Ａ等の構成の変更、省略及び付加や、あるいは動作例の
変更等が可能である。

例えばＰＬＬ回路４Ａは、分周器４−４を省略して構成
してもよい。同期はずれ検出手段４−７は、ＰＬＬ回路
４Ａの外に設けるようにしてもよいし、位相比較器４−
１の出力以外により同期はずれ信号Ｓａを出力するよう
にしてもよい。信号処理部５は、スイッチ回路５ａ及び
ゲート回路うｂに代えて他の構成によりパワーダウン制
御するようにしてもよい。電源電圧分割回路１２，１２
Ａは、他の電圧分割手段で構成してもよいし、また例え
ば通常動作時には分割出力Ｖｄを出力しないような構成
にしてもよい。アナログスイッチ１３は、ＭＯＳトラン
ジスタ１３ａ、１３ｂを相補的な導電型で構成したり、
あるいは他の選択手段に代えて構成してもよい。

また、上記実施例の半導体集積回路において、基準電圧
発生回路１１がパワーオン時に対応が遅く、正常出力が
出てくるのが遅れるような場合には、アナログスイッチ
１３への同期はずれ信号Ｓａに対して遅延をかける遅延
回路を設けたりしてもよい。

さらに、上記実施例の半導体集積回路等では、回路各部
への電源電圧ＶＤＤの供給については説明を省略してい
るが、これらの供給は適宜台われる。また、基準電圧Ｖ
ＲＥＦの供給部位についても同等上記実施例に限定され
るものではなく、例えばＰＬＬ回路４Ａ及び信号処理部
５の構成や、他に付加される回路構成等に応じて適宜設
定される。

（ＩＩ）上記実施例の半導体集積回路は、信号処理部５
までをも含む構成としたが、信号処理回路５などを外部
回路として設定してもよい。

（ＩＩＩ）本発明の半導体集積回路は、上記実施例に限
定されず、ＰＬＬ回路及び基準電圧発生回路を有する種
々の回路に対して幅広く適用が可能である。

（発明の効果） 以上詳細に説明したように、本発明によれば、前記半導
体集積回路は、電源電圧を基準電圧に応じて分割する電
圧分割手段と、前記基準電圧及び前記電圧分割手段の分
割出力のいずれか一方を選択してＰＬＬ回路へ供給する
選択手段とを設けて構成し、その選択手段の選択信号と
して前記同期はずれ検出手段からの同期はずれ信号を使
うようにした。

よって、前記半導体集積回路では、パワーダウン制御信
号として同期はずれ信号を用い、その同期はずれ信号に
基づき前記選択手段が、前記ＰＬＬ回路に対して、該Ｐ
ＬＬ回路の同期引き込み時には基準電圧発生回路からの
基準電圧を、該ＰＬＬ回路の同期はずれ時には前記電圧
分割手段の分割出力をそれぞれ選択して供給するように
できる。

さらに、前記電圧分割手段では、前記基準電圧に応じて
分割を設定することにより、前記ＰＬＬ回路の同期引き
込み動作に支障のないような分割出力を該ＰＬＬ回路へ
供給でき、かつその分割出力を得るなめに必要な電流量
は非常に少なくできる。

例えば、その場合の電流量は、前記基準電圧発生時の基
準電圧発生回路に流れる電流に比べるとほとんど無視で
きる量となる。

従って、本発明の半導体集積回路て゛は、パワーダウン
制御のために特別な入力端子を用意する必要もなく、ま
た基準電圧発生回路に対してもパワーダウンが実行でき
るのて゛、パワータウン時の消費電力の低減を効果的に
達成できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す半導体集積回路の
構成ブロック図、第２図は従来の半導体集積回路の一例
を示す構成ブロック図、第３図は従来の半導体集積回路
の他の例を示す構成ブロック図、第４図は第１図中の電
源電圧分割回路の回路図、第５図は第１図中のアナログ
スイッチの回路図、第６図は本発明の第２の実施例を示
す半導体集積回路の電源電圧分割回路の回路図である。 ］１・・・基準電圧発生回路、４Ａ・・・ＰＬＬ回路、
４−７・・・同期はずれ検出手段、１２・・・電源電圧
分割回路、１３・・・アナログスイッチ、Ｓｉｎ・・・
入力信号であるタイミング信号、５ｏｕｔ・・・出力信
号である内部タイミング信号、Ｓａ・・同期はずれ信号
、ＶＲＥＦ・・・基準電圧、Ｖｄ・・・分割出力。 第１図中のＵ電圧ｆｆｌ’１回路　　　　庫光司の第２
の実施例＆ 第１１！！中のアナログスイッチ 第５図

Claims (1)

1. 【特許請求の範囲】 電源電圧に基づき基準電圧を発生する基準電圧発生回路
   と、前記基準電圧により動作し、入力信号の位相を追尾
   してその入力信号に同期した出力信号を出力するフェー
   ズロックドループ回路と、前記入力信号及び出力信号の
   位相ずれに基づき同期はずれを検出して同期はずれ信号
   を出力する同期はずれ検出手段とを、備えた半導体集積
   回路において、 前記電源電圧を前記基準電圧に応じて分割する電圧分割
   手段と、 前記同期はずれ信号に基づき前記基準電圧または前記電
   圧分割手段の分割出力のいずれか一方を選択して前記フ
   ェーズロックドループ回路へ供給する選択手段とを、 設けたことを特徴とする半導体集積回路。