JPH04158631A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04158631A JPH04158631A JP2284577A JP28457790A JPH04158631A JP H04158631 A JPH04158631 A JP H04158631A JP 2284577 A JP2284577 A JP 2284577A JP 28457790 A JP28457790 A JP 28457790A JP H04158631 A JPH04158631 A JP H04158631A
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- 239000004065 semiconductor Substances 0.000 title claims description 49
- 238000001514 detection method Methods 0.000 claims description 19
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- 230000010363 phase shift Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 13
- 238000000034 method Methods 0.000 description 5
- 230000010355 oscillation Effects 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
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- 230000009467 reduction Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、通信装置及び放送機器等に用いられ、基準電
圧によって動作するフェーズロックドループ回路(以下
、PLL回路という)及びその基準電圧を発生する基準
電圧発生回路を有する半導体集積回路に関するものであ
る。
圧によって動作するフェーズロックドループ回路(以下
、PLL回路という)及びその基準電圧を発生する基準
電圧発生回路を有する半導体集積回路に関するものであ
る。
(従来の技術)
従来、このような分野の技術に関するものとしては、例
えば第2図に示すようなものがあった。
えば第2図に示すようなものがあった。
第2図は、従来の半導体集積回路の一例を示す概略の構
成ブロック図である。
成ブロック図である。
この半導体集積回路は、外部回路からの入力信号である
タイミング信号Sin及びディジタル信号であるパワー
ダウン指示信号Sdをそれぞれ入力する入力端子1及び
制御端子2を有している。
タイミング信号Sin及びディジタル信号であるパワー
ダウン指示信号Sdをそれぞれ入力する入力端子1及び
制御端子2を有している。
この制御端子2には、例えば基準電圧発生回路3、アナ
ログPLL回路4及び信号処理部5がそれぞれ接続され
ている。
ログPLL回路4及び信号処理部5がそれぞれ接続され
ている。
基準電圧発生回路3は、例えば電源電圧VDDの供給を
受けて基準電圧VREFを発生する回路であり、パワー
ダウン指示信号Sdにより回路をパワーダウンモード(
機能停止状態)へ移行させるパワーダウン手段3aが設
けられている。
受けて基準電圧VREFを発生する回路であり、パワー
ダウン指示信号Sdにより回路をパワーダウンモード(
機能停止状態)へ移行させるパワーダウン手段3aが設
けられている。
PLL回路4は、入力端子1からのタイミング信号Si
nを入力してその位相を追尾し、タイミング信号Sin
に同期した出力信号である内部タイミング信号5out
を出力する回路であり、例えば位相比較器4−1、アナ
ログフィルタ4−2、電圧制御発振器(VCO)4−3
、及び分周器4−4を有している。
nを入力してその位相を追尾し、タイミング信号Sin
に同期した出力信号である内部タイミング信号5out
を出力する回路であり、例えば位相比較器4−1、アナ
ログフィルタ4−2、電圧制御発振器(VCO)4−3
、及び分周器4−4を有している。
ここで、位相比較器4−1は、タイミング信号Sinと
、電圧制御発振器4−3からフィードバックされた内部
タイミング信号5outどの位相を比較して、その位相
差に応じた電圧を発生する回路であり、アナログフィル
タ4−2は、位相比較器4−1の出力電圧を平滑し、位
相差に比例した電圧成分を取り出す例えば低域フィルタ
である。
、電圧制御発振器4−3からフィードバックされた内部
タイミング信号5outどの位相を比較して、その位相
差に応じた電圧を発生する回路であり、アナログフィル
タ4−2は、位相比較器4−1の出力電圧を平滑し、位
相差に比例した電圧成分を取り出す例えば低域フィルタ
である。
また、電圧制御発振器4−3は、アナログフィルタ4−
2の出力電圧によって発振周波数が制御されタイミング
信号Sinに同期する内部タイミング信号5outを出
力する回路であり、分周器4−4は、内部タイミング信
号5outを分周して位相比較器4−1にフィードバッ
クする回路である。なお、アナログフィルタ4−2及び
電圧制御発振器4−3は、例えばアナログ部として基準
電圧VREFに基づいて動作するように構成されており
、それぞれパワーダウン指示信号Sdにより回路をパワ
ーダウンモードに移行させるパワーダウン手段4−2a
及び4−3aが設けられている。
2の出力電圧によって発振周波数が制御されタイミング
信号Sinに同期する内部タイミング信号5outを出
力する回路であり、分周器4−4は、内部タイミング信
号5outを分周して位相比較器4−1にフィードバッ
クする回路である。なお、アナログフィルタ4−2及び
電圧制御発振器4−3は、例えばアナログ部として基準
電圧VREFに基づいて動作するように構成されており
、それぞれパワーダウン指示信号Sdにより回路をパワ
ーダウンモードに移行させるパワーダウン手段4−2a
及び4−3aが設けられている。
このPLL回路4には、信号処理部ヲが接続されている
。
。
信号処理部5は、例えば基準電圧VREFの供給により
PLL回B4からの内部タイミング信号5outを信号
処理する回路であり、パワーダウンモード時にパワーダ
ウン指示信号Sdに基づき基準電圧VREFの供給を切
換えるスイッチ回ff15aと、パワーダウン指示信号
Sdに基づき内部タイミング信号5outの供給を切換
えるゲート回路5bと、スイッチ回路5aを介して基準
電圧VREFを受はゲート回路5bを介して入力される
内部タイミング信号5outの信号処理を行う信号処理
回路5cとを有している。
PLL回B4からの内部タイミング信号5outを信号
処理する回路であり、パワーダウンモード時にパワーダ
ウン指示信号Sdに基づき基準電圧VREFの供給を切
換えるスイッチ回ff15aと、パワーダウン指示信号
Sdに基づき内部タイミング信号5outの供給を切換
えるゲート回路5bと、スイッチ回路5aを介して基準
電圧VREFを受はゲート回路5bを介して入力される
内部タイミング信号5outの信号処理を行う信号処理
回路5cとを有している。
次に、動作を説明する。
制御端子2にパワーダウン指示信号Sdが入力されてい
ない時(パワーオンモード時)、基準電圧発生回路3に
より基準電圧Vl’iEFが発生してPLL回路4及び
信号処理部5に供給され、かつ入力端子1を介してタイ
ミング信号SinがPLL回路4に入力される。
ない時(パワーオンモード時)、基準電圧発生回路3に
より基準電圧Vl’iEFが発生してPLL回路4及び
信号処理部5に供給され、かつ入力端子1を介してタイ
ミング信号SinがPLL回路4に入力される。
PLL回ll14にタイミング信号Sinが入力される
と、位相比較器4−1が、タイミング信号Sinと、電
圧側W発振器4−3がら分周器4−4を介してフィード
バックされた内部タイミング信号5outどの位相を比
較してその位相差に応じた電圧を出力し、その電圧がア
ナログフィルタ4−2を介して電圧制御発振器4−3へ
入力される。
と、位相比較器4−1が、タイミング信号Sinと、電
圧側W発振器4−3がら分周器4−4を介してフィード
バックされた内部タイミング信号5outどの位相を比
較してその位相差に応じた電圧を出力し、その電圧がア
ナログフィルタ4−2を介して電圧制御発振器4−3へ
入力される。
すると、電圧制御発振器4−3は、その位相差をなくす
ような発振周波数で発振して内部タイミング信号5ou
tを出力する。このようにして、PLL回8回軸4タイ
ミング信号Sinを追尾してそのタイミング信号Sin
に同期した内部タイミング信号5outを信号処理部5
へ出力する。
ような発振周波数で発振して内部タイミング信号5ou
tを出力する。このようにして、PLL回8回軸4タイ
ミング信号Sinを追尾してそのタイミング信号Sin
に同期した内部タイミング信号5outを信号処理部5
へ出力する。
内部タイミング信号5outを入力した信号処理部5で
は、デー1〜回路5bを介して内部タイミング信号5o
utが信号処理回路5cへ入力され、その信号処理回路
5cが、スイッチ回路5aを介して入力した基準電圧V
REFにより内部タイミング信号5outの信号処理を
行う。このようにして第2図の半導体集積回路は、通常
時(パワーオンモード時)の動作を行う。
は、デー1〜回路5bを介して内部タイミング信号5o
utが信号処理回路5cへ入力され、その信号処理回路
5cが、スイッチ回路5aを介して入力した基準電圧V
REFにより内部タイミング信号5outの信号処理を
行う。このようにして第2図の半導体集積回路は、通常
時(パワーオンモード時)の動作を行う。
制御端子2にパワーダウン指示信号Sdが入力されると
、このパワーダウン指示信号Sdは、基準電圧発生回路
3のパワーダウン手段3a、アナログフィルタ4−2の
パワーダウン手段4−2a、電圧制御発振器4−3のパ
ワーダウン手段4−3a、スイッチ回路5a、及びゲー
ト回路5bのそれぞれに入力される。すると、この半導
体集積回路は、各パワーダウン手段3a、4−2a、4
−3aにより基準電圧発生回路3及びPLL回路4が機
能停止状態となると共に、スイッチ回路5a及びゲーI
−回路5bにより信号処理回路5cか機能停止状態とな
って、パワーダウンモードに移行する。
、このパワーダウン指示信号Sdは、基準電圧発生回路
3のパワーダウン手段3a、アナログフィルタ4−2の
パワーダウン手段4−2a、電圧制御発振器4−3のパ
ワーダウン手段4−3a、スイッチ回路5a、及びゲー
ト回路5bのそれぞれに入力される。すると、この半導
体集積回路は、各パワーダウン手段3a、4−2a、4
−3aにより基準電圧発生回路3及びPLL回路4が機
能停止状態となると共に、スイッチ回路5a及びゲーI
−回路5bにより信号処理回路5cか機能停止状態とな
って、パワーダウンモードに移行する。
第3図は、従来の半導体集積回路の他の例を示す概略の
構成ブロック図である。図中、第2図と共通の要素には
共通の符号が付されている。
構成ブロック図である。図中、第2図と共通の要素には
共通の符号が付されている。
この半導体集積回路は、第2図の半導体集積回路と同様
の入力端子1及び信号処理部5に加えて、基準電圧発生
回路3A及びPLL回路4Aを有している。
の入力端子1及び信号処理部5に加えて、基準電圧発生
回路3A及びPLL回路4Aを有している。
基準電圧発生回路3Aは、基準電圧発生回路3とほぼ同
様に構成されるが、パワーダウン手段3aが設けられて
いない。
様に構成されるが、パワーダウン手段3aが設けられて
いない。
PLL回路4Aは、PLL回路4とほぼ同様の位相比較
器4−1及び分周器4−4に加えて、アナログフィルタ
4−2でパワーダウン手段4−2aを設けない構成のア
ナログフィルタ4−5と、電圧制御発振器4−3でパワ
ーダウン手段4−3aを設けない構成の電圧制御発振器
4−6と、新たに設けた同期はずれ検出手段4−7とを
有している。ここで、同期はずれ検出手段4−7は、例
えば位相比較器4−1からの位相差に応じた出力電圧に
よりPLL回B4Aの同期はずれを検出して例えばディ
ジタル信号である同期はずれ信号Saを出力する機能を
有し、例えばゲート回路等で構成されている。
器4−1及び分周器4−4に加えて、アナログフィルタ
4−2でパワーダウン手段4−2aを設けない構成のア
ナログフィルタ4−5と、電圧制御発振器4−3でパワ
ーダウン手段4−3aを設けない構成の電圧制御発振器
4−6と、新たに設けた同期はずれ検出手段4−7とを
有している。ここで、同期はずれ検出手段4−7は、例
えば位相比較器4−1からの位相差に応じた出力電圧に
よりPLL回B4Aの同期はずれを検出して例えばディ
ジタル信号である同期はずれ信号Saを出力する機能を
有し、例えばゲート回路等で構成されている。
この半導体集積回路は、通常動作時(パワーオンモード
時)に第2図の半導体集積回路と同様に動作するが、パ
ワーダウンモードへの移行動作は、次のようにして行わ
れる。
時)に第2図の半導体集積回路と同様に動作するが、パ
ワーダウンモードへの移行動作は、次のようにして行わ
れる。
この半導体集積回路をパワーダウンモードへ移行させる
場合、タイミング信号Sinを出力する外部回路におい
て、例えばそのタイミング信号Sinの入力端子1への
供給を停止させる。これにより、タイミング信号Sin
がPLL回i4Aに供給されなくなり、内部タイミング
信号5outによる追尾動作が行われなくなって、PL
L回路4Aは同期はずれを起こす。すると、このPLL
回路4Aの位相比較器4−1の出力により、同期はずれ
検出手段4−7が、この同期はずれを検出して、同期は
ずれ信号Saを信号処理部5のスイッチ回路5a及びゲ
ート回&15bへ出力する。この同期はずれ信号Saが
スイッチ回路5a及びゲート回路5bのそれぞれに入力
されると、信号処理部5がパワーダウンモードへ移行し
て機能停止状態となる。
場合、タイミング信号Sinを出力する外部回路におい
て、例えばそのタイミング信号Sinの入力端子1への
供給を停止させる。これにより、タイミング信号Sin
がPLL回i4Aに供給されなくなり、内部タイミング
信号5outによる追尾動作が行われなくなって、PL
L回路4Aは同期はずれを起こす。すると、このPLL
回路4Aの位相比較器4−1の出力により、同期はずれ
検出手段4−7が、この同期はずれを検出して、同期は
ずれ信号Saを信号処理部5のスイッチ回路5a及びゲ
ート回&15bへ出力する。この同期はずれ信号Saが
スイッチ回路5a及びゲート回路5bのそれぞれに入力
されると、信号処理部5がパワーダウンモードへ移行し
て機能停止状態となる。
(発明が解決しようとする課!り
しかしながら、上記構成の半導体集積回路では、次のよ
うな課題があった。
うな課題があった。
第2図の半導体集積回路では、パワーダウン制御を制御
端子2へのパワーダウン指示信号Sdの供給により行い
、基準電圧発生回路3、PLL回路4、及び信号処理部
5の全部の回路に対して同時にパワーダウン及びパワー
オンを行うようにしている。そのため、この半導体集積
回路では、パワーダウン制御用の制御端子2を必要とし
、例えばICチップ化した際などに端子数の増加を来し
てしまう。
端子2へのパワーダウン指示信号Sdの供給により行い
、基準電圧発生回路3、PLL回路4、及び信号処理部
5の全部の回路に対して同時にパワーダウン及びパワー
オンを行うようにしている。そのため、この半導体集積
回路では、パワーダウン制御用の制御端子2を必要とし
、例えばICチップ化した際などに端子数の増加を来し
てしまう。
また、第3図の半導体集積回路では、同期はずれ信号S
aにより信号処理部5のパワーダウン制御は行えるが、
基準電圧発生回路3A及びPLL回路4Aのパワーダウ
ン制御は行えない。この同期はずれ信号Saにより基準
電圧発生回路3A及びPLL回i4Aのパワーダウン制
御を行おうとする場合、パワーオンモードがらパワーダ
ウンモードへの移行は同期はずれ信号Saで行うことが
できる。しかし、その場合に、同期はずれ信号Saによ
り基準電圧発生回路3A及びPLL回路4Aをいったん
パワーダウンモードに移行させてしまうと、パワーダウ
ンモードがらパワーオンモードへの移行時に、例え入力
端子1にタイミング信号Sinが入力され始めても、基
準電圧発生回路3A及びPLL回路4Aは依然としてパ
ワーダウンモードであし、めPLL回14Aが同期引き
込み動作せず、同期はずれ信号Saが出力されたままと
なり、PLL回路4Aの同期はずれは回復されない。こ
のように第3図の半導体集積回路では、基準電圧発生回
路3A及びPLIJN4Aに対してはパワーダウン制御
ができないため、パワーダウンモード時の消費電力を十
分に低減させることができず、例えば第2図の回路に比
ノ\てパワーダウンモード時の消費電力が増大してしま
う。
aにより信号処理部5のパワーダウン制御は行えるが、
基準電圧発生回路3A及びPLL回路4Aのパワーダウ
ン制御は行えない。この同期はずれ信号Saにより基準
電圧発生回路3A及びPLL回i4Aのパワーダウン制
御を行おうとする場合、パワーオンモードがらパワーダ
ウンモードへの移行は同期はずれ信号Saで行うことが
できる。しかし、その場合に、同期はずれ信号Saによ
り基準電圧発生回路3A及びPLL回路4Aをいったん
パワーダウンモードに移行させてしまうと、パワーダウ
ンモードがらパワーオンモードへの移行時に、例え入力
端子1にタイミング信号Sinが入力され始めても、基
準電圧発生回路3A及びPLL回路4Aは依然としてパ
ワーダウンモードであし、めPLL回14Aが同期引き
込み動作せず、同期はずれ信号Saが出力されたままと
なり、PLL回路4Aの同期はずれは回復されない。こ
のように第3図の半導体集積回路では、基準電圧発生回
路3A及びPLIJN4Aに対してはパワーダウン制御
ができないため、パワーダウンモード時の消費電力を十
分に低減させることができず、例えば第2図の回路に比
ノ\てパワーダウンモード時の消費電力が増大してしま
う。
本発明は、前記従来技術が持っていた課題として、端子
数の増加あるいはパワーダウン時の消費電力の増加を来
す点について解決した半導体集積回路を提供するもので
ある。
数の増加あるいはパワーダウン時の消費電力の増加を来
す点について解決した半導体集積回路を提供するもので
ある。
(課題を解決するための手段)
本発明は、前記課題を解決するために、電源電圧に基づ
き基準電圧を発生する基準電圧発生回路と、前記基準電
圧により動作し、入力信号の位相を追尾してその入力信
号に同期した出力信号を出力するPLL回路と、前記入
力信号及び出力信号の位相ずれに基づき同期はずれを検
出して同期はずれ信号を出力する同期はずれ検出手段と
を、備えた半導体集積回路において、前記電源電圧を前
記基準電圧に応じて分割する電圧分割手段と、前記同期
はずれ信号に基づき前記基準電圧または前記電圧分割手
段の分割出力のいずれか一方を選択して前記PLL回路
へ供給する選択手段とを、設けたものである。
き基準電圧を発生する基準電圧発生回路と、前記基準電
圧により動作し、入力信号の位相を追尾してその入力信
号に同期した出力信号を出力するPLL回路と、前記入
力信号及び出力信号の位相ずれに基づき同期はずれを検
出して同期はずれ信号を出力する同期はずれ検出手段と
を、備えた半導体集積回路において、前記電源電圧を前
記基準電圧に応じて分割する電圧分割手段と、前記同期
はずれ信号に基づき前記基準電圧または前記電圧分割手
段の分割出力のいずれか一方を選択して前記PLL回路
へ供給する選択手段とを、設けたものである。
(作 用)
本発明によれば、以上のように半導体集積回路を構成し
なので、前記半導体集積回路がパワーオンモード時、前
記基8s雷電圧生回路は、電源電圧に基づき基準電圧を
発生し、その基準電圧によりPLL回路が動作し、その
P L L−回路に入力信号が入力されると、PLI−
回路は入力信号の位相を追尾しその入力信号に同期する
出力信号を出力する。P L L、回路が入力信号に同
期する出力信号を出力している時、PLL回路は同期は
ずれを起こしておらず、前記同期はずれ検出手段は、同
期はずれイ言号を出力しない。
なので、前記半導体集積回路がパワーオンモード時、前
記基8s雷電圧生回路は、電源電圧に基づき基準電圧を
発生し、その基準電圧によりPLL回路が動作し、その
P L L−回路に入力信号が入力されると、PLI−
回路は入力信号の位相を追尾しその入力信号に同期する
出力信号を出力する。P L L、回路が入力信号に同
期する出力信号を出力している時、PLL回路は同期は
ずれを起こしておらず、前記同期はずれ検出手段は、同
期はずれイ言号を出力しない。
ここで、例えば前記半導体集積回路をパワーダウンモー
ドへ移行させる場合に、入力信号の供給を制御し例えば
入力信号がPLL回路へ供給されなくなると、PLL回
路は同期はずれを起こし、前記同期はずれ検出手段がそ
の同期はずれを検出して同期はずれ信号を出力する。
ドへ移行させる場合に、入力信号の供給を制御し例えば
入力信号がPLL回路へ供給されなくなると、PLL回
路は同期はずれを起こし、前記同期はずれ検出手段がそ
の同期はずれを検出して同期はずれ信号を出力する。
一方、前記電圧分割手段は、前記電源電圧を前記基準電
圧に応じて分割する。この時、前記電圧分割手段の分割
出力は、例えば前記基準電圧と同値またはほぼ同値、あ
るいは該分割出力供給峙のPLL回路の同期引き込み動
作に支障が生じない範囲の電圧値に設定される。ここで
、前記電圧分割手段は、前記基準電圧発生回路からの基
準電圧程には電圧値の安定性はないながらもPLL回路
の同期引き込み動作に支障のない所望の分割出力を非常
に少ない電流量で供給する。
圧に応じて分割する。この時、前記電圧分割手段の分割
出力は、例えば前記基準電圧と同値またはほぼ同値、あ
るいは該分割出力供給峙のPLL回路の同期引き込み動
作に支障が生じない範囲の電圧値に設定される。ここで
、前記電圧分割手段は、前記基準電圧発生回路からの基
準電圧程には電圧値の安定性はないながらもPLL回路
の同期引き込み動作に支障のない所望の分割出力を非常
に少ない電流量で供給する。
前記選択手段は、前記同期はずれ信号に基づき前記基準
電圧または前記電圧分割手段の分割出力のいずれか一方
を選択して前記PLL回路へ供給する。例えば、前記選
択手段は、前記同期はずれ信号が出力されていない場合
に前記基準電圧を選択して前記PLL回路へ供給し、前
記同期はずれ信号が出力されている場合に前記電圧分割
手段の分割出力を前記PLL回路へ供給する。
電圧または前記電圧分割手段の分割出力のいずれか一方
を選択して前記PLL回路へ供給する。例えば、前記選
択手段は、前記同期はずれ信号が出力されていない場合
に前記基準電圧を選択して前記PLL回路へ供給し、前
記同期はずれ信号が出力されている場合に前記電圧分割
手段の分割出力を前記PLL回路へ供給する。
よって、前記半導体集積回路のパワーダウン制御が前記
入力信号の供給制御により行われ、パワーダウンモード
時に前記同期はずれ検出手段から同期はずれ信号が出力
され、その同期はずれ信号に基づき前記選択手段が前記
電圧分割手段の分割出力の方を前記PLL回路へ供給す
る。
入力信号の供給制御により行われ、パワーダウンモード
時に前記同期はずれ検出手段から同期はずれ信号が出力
され、その同期はずれ信号に基づき前記選択手段が前記
電圧分割手段の分割出力の方を前記PLL回路へ供給す
る。
そのため、例えば前記同期はずれ信号等により前記基準
電圧発生回路をパワーダウン制御してパワーダウンモー
ドに移行させても、前記PLL、回路は前記分割出力に
より動作してパワーダウン解除時に同期引き込み動作す
るので、それにより前記同期はずれ検出手段が同期はず
れ信号を停止し、該半導体集積回路のパワーダウンモー
ドが解除される。
電圧発生回路をパワーダウン制御してパワーダウンモー
ドに移行させても、前記PLL、回路は前記分割出力に
より動作してパワーダウン解除時に同期引き込み動作す
るので、それにより前記同期はずれ検出手段が同期はず
れ信号を停止し、該半導体集積回路のパワーダウンモー
ドが解除される。
従って、前記課題を解決できるのである。
(実施例)
第1図は、本発明の第1の実施例を示す半導体集積回路
の概略の構成ブロック図である。図中、第3図と共通の
要素には共通の符号が付されている。第4図は、第1図
中の電源電圧分割回路の回路図、第5図は、第1図中の
アナログスイッチの回路図である。
の概略の構成ブロック図である。図中、第3図と共通の
要素には共通の符号が付されている。第4図は、第1図
中の電源電圧分割回路の回路図、第5図は、第1図中の
アナログスイッチの回路図である。
この半導体集積回路は、第3図の半導体集積回路の場合
と同様の入力端子1と、位相比較器4−1、分周器−1
−4、アナログフィルタ・1−う、電圧制御発振器4−
6及び同期はずれ検出手段61−7を有するPLL回路
4Aと、スイッチ回′#i5a、ゲート回路5b及び信
号処理回路ヲCを有する信号処理部5とに加えて、基準
電圧発生回路11と、本実施例の特徴てあり、電圧分割
手段て′ある電源電圧分割回路12及び選択手段である
アナログスイッチ13を備えている。
と同様の入力端子1と、位相比較器4−1、分周器−1
−4、アナログフィルタ・1−う、電圧制御発振器4−
6及び同期はずれ検出手段61−7を有するPLL回路
4Aと、スイッチ回′#i5a、ゲート回路5b及び信
号処理回路ヲCを有する信号処理部5とに加えて、基準
電圧発生回路11と、本実施例の特徴てあり、電圧分割
手段て′ある電源電圧分割回路12及び選択手段である
アナログスイッチ13を備えている。
基準電圧発生回路1−1は、電源電圧VDDに基づき基
準電圧〜’REFを発生して、その基準電圧■REFを
、例えばPLL回路4Aのアナログフィルタ=1−5及
び電圧制御発振器4−6等と、信号処理部5のスイッチ
回路5aと、アナログスイッチ13へそtLそれ出力す
る回路であり、同期はずれ信号Saにより回路をパワー
ダウンモードへ移行させるためのパワーダウン手段]1
.aが設けられている。
準電圧〜’REFを発生して、その基準電圧■REFを
、例えばPLL回路4Aのアナログフィルタ=1−5及
び電圧制御発振器4−6等と、信号処理部5のスイッチ
回路5aと、アナログスイッチ13へそtLそれ出力す
る回路であり、同期はずれ信号Saにより回路をパワー
ダウンモードへ移行させるためのパワーダウン手段]1
.aが設けられている。
電源電圧分割回路12は、電源電圧VDDを分割して例
えば基準電圧VREFにほぼ等しい電圧値を有する分割
出力Vdをアナログスイッチ13へ出力する回路であり
、例えば第4図に示すように電源電圧VDDと接地電位
GNDとの間に直列接続された抵抗器12−1及び抵抗
器12−2で”構成され、抵抗器12−1及び抵抗器]
−2−2の接続点がアナログスイッチ1,3に接続され
ている。
えば基準電圧VREFにほぼ等しい電圧値を有する分割
出力Vdをアナログスイッチ13へ出力する回路であり
、例えば第4図に示すように電源電圧VDDと接地電位
GNDとの間に直列接続された抵抗器12−1及び抵抗
器12−2で”構成され、抵抗器12−1及び抵抗器]
−2−2の接続点がアナログスイッチ1,3に接続され
ている。
アナログスイッチ13は、同期はずれ信号Saに基づき
基準電圧発生回路11からの基準電圧VREFまたは電
源電圧分割回路12からの分割出力Vdのいずれか一方
を選択してPLL回路4Aへ供給する回路であり、例え
ば同期はずれ信号Saによりオン・オフ制御されオン時
に分割出力Vdを選択して出力するMo3 トランジス
タ1B−1と、同期はずれ信号Saの信号レベルを反転
して出力するインバータ13−2と、インバータ13−
2の出力によりMOSトランジスタ〕3−1と相補的に
オン・オフ制御されオン時に基準電圧VREFを選択し
て出力するMQSトランジスタ]、3−3とで構成され
ている。ここで、Mo8)〜ランジメタ13−1及び1
3−3は、例えば同一導電型で構成されており、またイ
ンバータ1B−2は、例、とはMo5t−ランジスタを
用いて構成されている。
基準電圧発生回路11からの基準電圧VREFまたは電
源電圧分割回路12からの分割出力Vdのいずれか一方
を選択してPLL回路4Aへ供給する回路であり、例え
ば同期はずれ信号Saによりオン・オフ制御されオン時
に分割出力Vdを選択して出力するMo3 トランジス
タ1B−1と、同期はずれ信号Saの信号レベルを反転
して出力するインバータ13−2と、インバータ13−
2の出力によりMOSトランジスタ〕3−1と相補的に
オン・オフ制御されオン時に基準電圧VREFを選択し
て出力するMQSトランジスタ]、3−3とで構成され
ている。ここで、Mo8)〜ランジメタ13−1及び1
3−3は、例えば同一導電型で構成されており、またイ
ンバータ1B−2は、例、とはMo5t−ランジスタを
用いて構成されている。
次に、動体を説明する。
通常動作時(パワーオンモード時)、電源電圧VDDに
基づき基準電圧発生回路】、1が基準電圧VREFを発
生して信号処理部ら及び゛アナログスイ・/チ1−3へ
出力すると共に、例えば電源電圧分割回路12が電源電
圧VDDを分割して分割出力■dをアナログスイッチ1
3へ出力する。基準電圧VREFが信号処理部5へ入力
されると、この基準電圧〜’RFIがスイッチ回路5a
を介して信号処理回路5cへ供給され信号処理部15c
が動作する。
基づき基準電圧発生回路】、1が基準電圧VREFを発
生して信号処理部ら及び゛アナログスイ・/チ1−3へ
出力すると共に、例えば電源電圧分割回路12が電源電
圧VDDを分割して分割出力■dをアナログスイッチ1
3へ出力する。基準電圧VREFが信号処理部5へ入力
されると、この基準電圧〜’RFIがスイッチ回路5a
を介して信号処理回路5cへ供給され信号処理部15c
が動作する。
また、基準電圧〜’REF及び分割出力Vdを入力した
アナログスイッチ13では、MOSトランジスタ13−
1がオフし、MOSトランジスタ13−3がオンして、
基準電圧VREFの方をPLL回路4Aに供給する。こ
の基準電圧VREFの供給によりP L、 L回路4A
が動作する。
アナログスイッチ13では、MOSトランジスタ13−
1がオフし、MOSトランジスタ13−3がオンして、
基準電圧VREFの方をPLL回路4Aに供給する。こ
の基準電圧VREFの供給によりP L、 L回路4A
が動作する。
このようにしてPLL回路4A及び信号処理部5が動作
している時、外部回路からのタイミング信号Sinが入
力端子1へ正常に入力されると、このタイミング信号S
inは、PLL回路4Aの位相比較器4−1に入力され
、その位相比較器4−1がタイミング信号Sinと内部
タイミング信号5outどの位相を比較し、その位相差
に応じた出力電圧が同期はずれ検出手段4−7及びアナ
ログフィルタ4−5へ出力される。この時、PLL回路
4Aは同期はずれを起こしておらず、同期はずれ検出回
路4−7は同期はずれ信号Sdを出力しない。
している時、外部回路からのタイミング信号Sinが入
力端子1へ正常に入力されると、このタイミング信号S
inは、PLL回路4Aの位相比較器4−1に入力され
、その位相比較器4−1がタイミング信号Sinと内部
タイミング信号5outどの位相を比較し、その位相差
に応じた出力電圧が同期はずれ検出手段4−7及びアナ
ログフィルタ4−5へ出力される。この時、PLL回路
4Aは同期はずれを起こしておらず、同期はずれ検出回
路4−7は同期はずれ信号Sdを出力しない。
位相比較器4−1からの出力電圧を入力したアナログフ
ィルタ4−5は、位相比較器4−1の出力電圧の平滑を
行い、そのアナログフィルタ4−5の出力により電圧制
御発振器4−6がタイミング信号Sinに同期した発振
周波数で発振して内部タイミング信号5outを出力し
、その内部タイミング信号5outは、分周器4−4で
分周されて位相比較器4−1にフィードバックされると
共に、信号処理部5へ出力される。すると、信号処理部
うでは、その内部タイミング信号Soutかスイッチ回
路5bを介して信号処理回路5Cへ入力され、信号処理
回路5Cによる内部タイミング信号5outの信号処理
が行われる。
ィルタ4−5は、位相比較器4−1の出力電圧の平滑を
行い、そのアナログフィルタ4−5の出力により電圧制
御発振器4−6がタイミング信号Sinに同期した発振
周波数で発振して内部タイミング信号5outを出力し
、その内部タイミング信号5outは、分周器4−4で
分周されて位相比較器4−1にフィードバックされると
共に、信号処理部5へ出力される。すると、信号処理部
うでは、その内部タイミング信号Soutかスイッチ回
路5bを介して信号処理回路5Cへ入力され、信号処理
回路5Cによる内部タイミング信号5outの信号処理
が行われる。
このようにして通常動作している半導体集積回路を機能
停止状態(パワーダウンモード)にするために、例えば
外部回路から入力端子1へのタイミング信号Sinの入
力を停止させると、PLL回路4Aが同期はずれを起こ
し、位相比較器4−1の出力により同期はずれ検出手段
4−7が、この同期はずれを検出して、同期はずれ信号
Saを出力する。この同期はずれ信号Saは、アナログ
スイッチ13と、基準電圧発生回路11のパワーダウン
手段11aと、信号処理部5のスイッチ回路5a及び゛
デー5回路5bとにそれぞれ入力される。
停止状態(パワーダウンモード)にするために、例えば
外部回路から入力端子1へのタイミング信号Sinの入
力を停止させると、PLL回路4Aが同期はずれを起こ
し、位相比較器4−1の出力により同期はずれ検出手段
4−7が、この同期はずれを検出して、同期はずれ信号
Saを出力する。この同期はずれ信号Saは、アナログ
スイッチ13と、基準電圧発生回路11のパワーダウン
手段11aと、信号処理部5のスイッチ回路5a及び゛
デー5回路5bとにそれぞれ入力される。
アナログスイッチ13に同期はずれ信号Saが入力され
ると、MOSトランジスタ13−3がオフし、MOSト
ランジスタ13−1がオンして、分割出力〜′dの方が
選択されてPLL回路4Aへ供給される。これにより、
PLL回84Aは、基準電圧VREFに代えて、分割出
力Vdにより動作する。基準電圧発生回路11では、同
期はずれ信号Saがパワーダウン手段11. aに入力
され回路全体がパワーダウンモードへ移行し、基準電圧
■REFが停止あるいは抑制等される。また、信号処理
部5のスイッチ回路5a及びゲート回路5bは、それぞ
れ基準電圧発生回路11出力及びPLL回n4A出力の
入力を停止あるいは抑制等して信号処理回路5C等がパ
ワーダウンモートへ移行する。
ると、MOSトランジスタ13−3がオフし、MOSト
ランジスタ13−1がオンして、分割出力〜′dの方が
選択されてPLL回路4Aへ供給される。これにより、
PLL回84Aは、基準電圧VREFに代えて、分割出
力Vdにより動作する。基準電圧発生回路11では、同
期はずれ信号Saがパワーダウン手段11. aに入力
され回路全体がパワーダウンモードへ移行し、基準電圧
■REFが停止あるいは抑制等される。また、信号処理
部5のスイッチ回路5a及びゲート回路5bは、それぞ
れ基準電圧発生回路11出力及びPLL回n4A出力の
入力を停止あるいは抑制等して信号処理回路5C等がパ
ワーダウンモートへ移行する。
このようにしてパワーダウンモードへ移行した半導体集
積回路を再びパワーオンモートへ移行させるために、入
力端子1へのタイミング信号Sinの供給を再開すると
、PLL回&84Aは、基準電圧VREFとほぼ等しい
電圧値を有する分割出力Vdが供給されているので、即
座に同期引き込み動作を開始する。この時、同期はずれ
信号Saは、PLL回路4Aでの同期が正常に確立され
るまで、出力されており、同期確立後、同期はずれ検出
手段4−7からの同期はずれ信号Saの出力が停止され
る。同期はずれ信号Saの停止により、基準電圧発生回
路11及び信号処理部5がパワーオンすると共に、アナ
ログスイッチ13では、MOSトランジスタ13−1が
オフし、MOSトランジスタ13−3がオンして、基準
電圧発生回路11からの基準電圧VREFの方が選択さ
れてPLL回路4Aへ供給され、PLL回路4Aが通常
動作に戻る。
積回路を再びパワーオンモートへ移行させるために、入
力端子1へのタイミング信号Sinの供給を再開すると
、PLL回&84Aは、基準電圧VREFとほぼ等しい
電圧値を有する分割出力Vdが供給されているので、即
座に同期引き込み動作を開始する。この時、同期はずれ
信号Saは、PLL回路4Aでの同期が正常に確立され
るまで、出力されており、同期確立後、同期はずれ検出
手段4−7からの同期はずれ信号Saの出力が停止され
る。同期はずれ信号Saの停止により、基準電圧発生回
路11及び信号処理部5がパワーオンすると共に、アナ
ログスイッチ13では、MOSトランジスタ13−1が
オフし、MOSトランジスタ13−3がオンして、基準
電圧発生回路11からの基準電圧VREFの方が選択さ
れてPLL回路4Aへ供給され、PLL回路4Aが通常
動作に戻る。
本実施例では、次のような利点を有している。
本実施例の半導体集積回路では、PLL回B4Aの同期
はずれ時の基準電圧源として、電源電圧分割回路12の
分割出力Vdを用いるようにした。
はずれ時の基準電圧源として、電源電圧分割回路12の
分割出力Vdを用いるようにした。
よって、PLL回i4Aへは電圧の供給を行えばよいた
め、電源電圧分割回路12へ流れる電流は非常に小さく
てよく、はとんど無視できる量にできる。さらに、アナ
ログスイッチ13は、MOSトランジスタで構成するこ
とにより、消費電流を極めて小さく(例えばほぼ零に)
できる。
め、電源電圧分割回路12へ流れる電流は非常に小さく
てよく、はとんど無視できる量にできる。さらに、アナ
ログスイッチ13は、MOSトランジスタで構成するこ
とにより、消費電流を極めて小さく(例えばほぼ零に)
できる。
また、本実施例では、パワーダウン制御用の信号として
同期はずれ検出手段4−7からの同期はずれ信号Saを
用い、アナログスイッチ13を設けてその選択信号とし
、て同期はずれ信号Saを使うようにしたので、PLL
回路4Aの基準電圧源としてPLL回路4Aの同期引き
込み時には基準電圧発生回路11からの基準電圧VRE
Fを選択し、PLL回路4Aの同期はずれ時には電源電
圧分割回路12の分割出力Vdを選択するようにできる
。
同期はずれ検出手段4−7からの同期はずれ信号Saを
用い、アナログスイッチ13を設けてその選択信号とし
、て同期はずれ信号Saを使うようにしたので、PLL
回路4Aの基準電圧源としてPLL回路4Aの同期引き
込み時には基準電圧発生回路11からの基準電圧VRE
Fを選択し、PLL回路4Aの同期はずれ時には電源電
圧分割回路12の分割出力Vdを選択するようにできる
。
従って、本実施例の半導体集積回路では、パワーダウン
制御のための特別な入力端子を用意する必要がなく、か
つ基準電圧発生回路11に対してもパワーダウンが実行
できるので、パワーダウン時の消費電力の低減化を効果
的に達成できる。
制御のための特別な入力端子を用意する必要がなく、か
つ基準電圧発生回路11に対してもパワーダウンが実行
できるので、パワーダウン時の消費電力の低減化を効果
的に達成できる。
(B)本実施例では、半導体集積回路のパワーダウン時
、PLL回路4Aへは通常動作時に供給される基準電圧
VREFとほぼ等しい電圧値の分割電圧Vdを供給する
ようにしたので、入力端子1ヘタイミング信号Sinが
入力され始めると、即座にPLL回路4Aで同期引き込
み動作が開始される。そのため、本実施例の半導体集積
回路では、パワーダウン及びパワーオンの切換え動作が
支障なく円滑に行われる。
、PLL回路4Aへは通常動作時に供給される基準電圧
VREFとほぼ等しい電圧値の分割電圧Vdを供給する
ようにしたので、入力端子1ヘタイミング信号Sinが
入力され始めると、即座にPLL回路4Aで同期引き込
み動作が開始される。そのため、本実施例の半導体集積
回路では、パワーダウン及びパワーオンの切換え動作が
支障なく円滑に行われる。
第6図は、不発明の第2の実施例を示す半導体集積回路
の電源電圧分割回路の回路図である。
の電源電圧分割回路の回路図である。
この電源電圧分割回路1−2Aは、例えば電源電圧分割
回路12に代えて第1図の半導体集積回路に設けられる
もので、電源電圧VDDと接地電位GNDとの間に直列
接続された負荷用MOSトランジスタ13A−1及び1
3A2で構成されている。
回路12に代えて第1図の半導体集積回路に設けられる
もので、電源電圧VDDと接地電位GNDとの間に直列
接続された負荷用MOSトランジスタ13A−1及び1
3A2で構成されている。
この第2の実施例では、第1の実施例と同様の作用、効
果が得られると共に、回路面積を第1の実施例に比べて
小さくできるという利点が得られる。
果が得られると共に、回路面積を第1の実施例に比べて
小さくできるという利点が得られる。
なお、本発明は、図示の実施例に限定されず、種々の変
形が可能である。その変形例としては、例えば次のよう
なものが挙げられる。
形が可能である。その変形例としては、例えば次のよう
なものが挙げられる。
(I)第1及び第2の実施例の半導体集積回路は、−構
成例を示したものであり、PLL回路4A、同期はずれ
検出手段4−7、信号処理部5、基準電圧発生回路11
、電源電圧分割回路12、アナログスイッチ13.13
A等の構成の変更、省略及び付加や、あるいは動作例の
変更等が可能である。
成例を示したものであり、PLL回路4A、同期はずれ
検出手段4−7、信号処理部5、基準電圧発生回路11
、電源電圧分割回路12、アナログスイッチ13.13
A等の構成の変更、省略及び付加や、あるいは動作例の
変更等が可能である。
例えばPLL回路4Aは、分周器4−4を省略して構成
してもよい。同期はずれ検出手段4−7は、PLL回路
4Aの外に設けるようにしてもよいし、位相比較器4−
1の出力以外により同期はずれ信号Saを出力するよう
にしてもよい。信号処理部5は、スイッチ回路5a及び
ゲート回路うbに代えて他の構成によりパワーダウン制
御するようにしてもよい。電源電圧分割回路12,12
Aは、他の電圧分割手段で構成してもよいし、また例え
ば通常動作時には分割出力Vdを出力しないような構成
にしてもよい。アナログスイッチ13は、MOSトラン
ジスタ13a、13bを相補的な導電型で構成したり、
あるいは他の選択手段に代えて構成してもよい。
してもよい。同期はずれ検出手段4−7は、PLL回路
4Aの外に設けるようにしてもよいし、位相比較器4−
1の出力以外により同期はずれ信号Saを出力するよう
にしてもよい。信号処理部5は、スイッチ回路5a及び
ゲート回路うbに代えて他の構成によりパワーダウン制
御するようにしてもよい。電源電圧分割回路12,12
Aは、他の電圧分割手段で構成してもよいし、また例え
ば通常動作時には分割出力Vdを出力しないような構成
にしてもよい。アナログスイッチ13は、MOSトラン
ジスタ13a、13bを相補的な導電型で構成したり、
あるいは他の選択手段に代えて構成してもよい。
また、上記実施例の半導体集積回路において、基準電圧
発生回路11がパワーオン時に対応が遅く、正常出力が
出てくるのが遅れるような場合には、アナログスイッチ
13への同期はずれ信号Saに対して遅延をかける遅延
回路を設けたりしてもよい。
発生回路11がパワーオン時に対応が遅く、正常出力が
出てくるのが遅れるような場合には、アナログスイッチ
13への同期はずれ信号Saに対して遅延をかける遅延
回路を設けたりしてもよい。
さらに、上記実施例の半導体集積回路等では、回路各部
への電源電圧VDDの供給については説明を省略してい
るが、これらの供給は適宜台われる。また、基準電圧V
REFの供給部位についても同等上記実施例に限定され
るものではなく、例えばPLL回路4A及び信号処理部
5の構成や、他に付加される回路構成等に応じて適宜設
定される。
への電源電圧VDDの供給については説明を省略してい
るが、これらの供給は適宜台われる。また、基準電圧V
REFの供給部位についても同等上記実施例に限定され
るものではなく、例えばPLL回路4A及び信号処理部
5の構成や、他に付加される回路構成等に応じて適宜設
定される。
(II)上記実施例の半導体集積回路は、信号処理部5
までをも含む構成としたが、信号処理回路5などを外部
回路として設定してもよい。
までをも含む構成としたが、信号処理回路5などを外部
回路として設定してもよい。
(III)本発明の半導体集積回路は、上記実施例に限
定されず、PLL回路及び基準電圧発生回路を有する種
々の回路に対して幅広く適用が可能である。
定されず、PLL回路及び基準電圧発生回路を有する種
々の回路に対して幅広く適用が可能である。
(発明の効果)
以上詳細に説明したように、本発明によれば、前記半導
体集積回路は、電源電圧を基準電圧に応じて分割する電
圧分割手段と、前記基準電圧及び前記電圧分割手段の分
割出力のいずれか一方を選択してPLL回路へ供給する
選択手段とを設けて構成し、その選択手段の選択信号と
して前記同期はずれ検出手段からの同期はずれ信号を使
うようにした。
体集積回路は、電源電圧を基準電圧に応じて分割する電
圧分割手段と、前記基準電圧及び前記電圧分割手段の分
割出力のいずれか一方を選択してPLL回路へ供給する
選択手段とを設けて構成し、その選択手段の選択信号と
して前記同期はずれ検出手段からの同期はずれ信号を使
うようにした。
よって、前記半導体集積回路では、パワーダウン制御信
号として同期はずれ信号を用い、その同期はずれ信号に
基づき前記選択手段が、前記PLL回路に対して、該P
LL回路の同期引き込み時には基準電圧発生回路からの
基準電圧を、該PLL回路の同期はずれ時には前記電圧
分割手段の分割出力をそれぞれ選択して供給するように
できる。
号として同期はずれ信号を用い、その同期はずれ信号に
基づき前記選択手段が、前記PLL回路に対して、該P
LL回路の同期引き込み時には基準電圧発生回路からの
基準電圧を、該PLL回路の同期はずれ時には前記電圧
分割手段の分割出力をそれぞれ選択して供給するように
できる。
さらに、前記電圧分割手段では、前記基準電圧に応じて
分割を設定することにより、前記PLL回路の同期引き
込み動作に支障のないような分割出力を該PLL回路へ
供給でき、かつその分割出力を得るなめに必要な電流量
は非常に少なくできる。
分割を設定することにより、前記PLL回路の同期引き
込み動作に支障のないような分割出力を該PLL回路へ
供給でき、かつその分割出力を得るなめに必要な電流量
は非常に少なくできる。
例えば、その場合の電流量は、前記基準電圧発生時の基
準電圧発生回路に流れる電流に比べるとほとんど無視で
きる量となる。
準電圧発生回路に流れる電流に比べるとほとんど無視で
きる量となる。
従って、本発明の半導体集積回路て゛は、パワーダウン
制御のために特別な入力端子を用意する必要もなく、ま
た基準電圧発生回路に対してもパワーダウンが実行でき
るのて゛、パワータウン時の消費電力の低減を効果的に
達成できる。
制御のために特別な入力端子を用意する必要もなく、ま
た基準電圧発生回路に対してもパワーダウンが実行でき
るのて゛、パワータウン時の消費電力の低減を効果的に
達成できる。
第1図は本発明の第1の実施例を示す半導体集積回路の
構成ブロック図、第2図は従来の半導体集積回路の一例
を示す構成ブロック図、第3図は従来の半導体集積回路
の他の例を示す構成ブロック図、第4図は第1図中の電
源電圧分割回路の回路図、第5図は第1図中のアナログ
スイッチの回路図、第6図は本発明の第2の実施例を示
す半導体集積回路の電源電圧分割回路の回路図である。 ]1・・・基準電圧発生回路、4A・・・PLL回路、
4−7・・・同期はずれ検出手段、12・・・電源電圧
分割回路、13・・・アナログスイッチ、Sin・・・
入力信号であるタイミング信号、5out・・・出力信
号である内部タイミング信号、Sa・・同期はずれ信号
、VREF・・・基準電圧、Vd・・・分割出力。 第1図中のU電圧ffl’1回路 庫光司の第2
の実施例& 第11!!中のアナログスイッチ 第5図
構成ブロック図、第2図は従来の半導体集積回路の一例
を示す構成ブロック図、第3図は従来の半導体集積回路
の他の例を示す構成ブロック図、第4図は第1図中の電
源電圧分割回路の回路図、第5図は第1図中のアナログ
スイッチの回路図、第6図は本発明の第2の実施例を示
す半導体集積回路の電源電圧分割回路の回路図である。 ]1・・・基準電圧発生回路、4A・・・PLL回路、
4−7・・・同期はずれ検出手段、12・・・電源電圧
分割回路、13・・・アナログスイッチ、Sin・・・
入力信号であるタイミング信号、5out・・・出力信
号である内部タイミング信号、Sa・・同期はずれ信号
、VREF・・・基準電圧、Vd・・・分割出力。 第1図中のU電圧ffl’1回路 庫光司の第2
の実施例& 第11!!中のアナログスイッチ 第5図
Claims (1)
- 【特許請求の範囲】 電源電圧に基づき基準電圧を発生する基準電圧発生回路
と、前記基準電圧により動作し、入力信号の位相を追尾
してその入力信号に同期した出力信号を出力するフェー
ズロックドループ回路と、前記入力信号及び出力信号の
位相ずれに基づき同期はずれを検出して同期はずれ信号
を出力する同期はずれ検出手段とを、備えた半導体集積
回路において、 前記電源電圧を前記基準電圧に応じて分割する電圧分割
手段と、 前記同期はずれ信号に基づき前記基準電圧または前記電
圧分割手段の分割出力のいずれか一方を選択して前記フ
ェーズロックドループ回路へ供給する選択手段とを、 設けたことを特徴とする半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28457790A JP3157151B2 (ja) | 1990-10-23 | 1990-10-23 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28457790A JP3157151B2 (ja) | 1990-10-23 | 1990-10-23 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04158631A true JPH04158631A (ja) | 1992-06-01 |
JP3157151B2 JP3157151B2 (ja) | 2001-04-16 |
Family
ID=17680268
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28457790A Expired - Fee Related JP3157151B2 (ja) | 1990-10-23 | 1990-10-23 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3157151B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6593785B1 (en) | 1996-12-17 | 2003-07-15 | Cypress Semiconductor Corp. | Method and circuit for reducing power and/or current consumption |
-
1990
- 1990-10-23 JP JP28457790A patent/JP3157151B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6593785B1 (en) | 1996-12-17 | 2003-07-15 | Cypress Semiconductor Corp. | Method and circuit for reducing power and/or current consumption |
Also Published As
Publication number | Publication date |
---|---|
JP3157151B2 (ja) | 2001-04-16 |
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