JPH0415774A - バーコードリーダ - Google Patents
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- JPH0415774A JPH0415774A JP2116655A JP11665590A JPH0415774A JP H0415774 A JPH0415774 A JP H0415774A JP 2116655 A JP2116655 A JP 2116655A JP 11665590 A JP11665590 A JP 11665590A JP H0415774 A JPH0415774 A JP H0415774A
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- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K7/00—Methods or arrangements for sensing record carriers, e.g. for reading patterns
- G06K7/10—Methods or arrangements for sensing record carriers, e.g. for reading patterns by electromagnetic radiation, e.g. optical sensing; by corpuscular radiation
- G06K7/14—Methods or arrangements for sensing record carriers, e.g. for reading patterns by electromagnetic radiation, e.g. optical sensing; by corpuscular radiation using light without selection of wavelength, e.g. sensing reflected white light
- G06K7/1404—Methods for optical code recognition
- G06K7/1408—Methods for optical code recognition the method being specifically adapted for the type of code
- G06K7/1417—2D bar codes
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K7/00—Methods or arrangements for sensing record carriers, e.g. for reading patterns
- G06K7/01—Details
- G06K7/016—Synchronisation of sensing process
- G06K7/0166—Synchronisation of sensing process by means of clock-signals derived from the code marks, e.g. self-clocking code
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、ドキュメント上に印刷されたバーコードを読
み取るためのバーコードリーダに係り、特にバーコード
シンボルがスキャナの走査方向に対して傾斜している場
合にそのバーコードシンボルに対する走査読み取り可能
角度を拡大させてその認識率の向上を図ることができる
バーコードリーダに関する。
み取るためのバーコードリーダに係り、特にバーコード
シンボルがスキャナの走査方向に対して傾斜している場
合にそのバーコードシンボルに対する走査読み取り可能
角度を拡大させてその認識率の向上を図ることができる
バーコードリーダに関する。
第５図は従来のバーコードリーダの構成を示すブロック
図である。ベーパ１上に印字されたバーコードシンボル
７は、スキャナ内のＣＣＤアレイなどにより構成されて
いるラインセンサ２によって矢印ｐ方向（主走査方向）
に走査されて読み取られ、増幅器３を介してＡ／Ｄコン
バータ４でデジタル値に変換される。Ａ／Ｄコンバータ
４の出力は、２値化回路５によりバーコードシンボル７
のバーの部分およびスペースの部分にそれぞれ対応する
“１”および“Ｏ”の値に２値化され、さらにデコーダ
６により対応する英数字に変換される。また、ベーパ１
は図示されていない搬送機構により矢印１方向（副走査
方向）に順次搬送される。したがって１つのバーコード
シンボル７は実際には多数回矢印ｐ方向に主走査される
ことになるが、デコードした結果は同じであるので、デ
コーダ６以降の回路で同じデータは破棄されている。
図である。ベーパ１上に印字されたバーコードシンボル
７は、スキャナ内のＣＣＤアレイなどにより構成されて
いるラインセンサ２によって矢印ｐ方向（主走査方向）
に走査されて読み取られ、増幅器３を介してＡ／Ｄコン
バータ４でデジタル値に変換される。Ａ／Ｄコンバータ
４の出力は、２値化回路５によりバーコードシンボル７
のバーの部分およびスペースの部分にそれぞれ対応する
“１”および“Ｏ”の値に２値化され、さらにデコーダ
６により対応する英数字に変換される。また、ベーパ１
は図示されていない搬送機構により矢印１方向（副走査
方向）に順次搬送される。したがって１つのバーコード
シンボル７は実際には多数回矢印ｐ方向に主走査される
ことになるが、デコードした結果は同じであるので、デ
コーダ６以降の回路で同じデータは破棄されている。
ところで、バーコードシンボル７をスキャナで走査して
読み取るとき、実際には、第６図に示すようにバーコー
ドシンボル７のバーとスペースの並び方向がラインセン
サ２による主走査方向（図示矢印ｐ方向）に対して傾斜
してしまうことが少なくない。その場合、前記ラインセ
ンサ２の主走査方向がバーコードシンボル７のバーおよ
びスペースの全体を走査できる範囲外となっているとき
、すなわち前記ラインセンサ２の主走査方向に対するバ
ーコードシンボル７の並び方向の傾斜角度が第７図（ａ
）に示す一部または第７図（ｂ）に示す十〇の角度を越
えてしまっているときには、もはやバーコードノンボル
フの全体を検出することは不可能となってしまう。 本発明はこのような従来技術の問題点に着目してなされ
たものであって、バーコードシンボルの並び方向がセン
サの走査方向に対して傾斜している場合の読み取り可能
角度を従来よりも拡大させてバーコードシンボルの認識
率を向上させることができるバーコードリーダを提供す
ることを目的とする。
読み取るとき、実際には、第６図に示すようにバーコー
ドシンボル７のバーとスペースの並び方向がラインセン
サ２による主走査方向（図示矢印ｐ方向）に対して傾斜
してしまうことが少なくない。その場合、前記ラインセ
ンサ２の主走査方向がバーコードシンボル７のバーおよ
びスペースの全体を走査できる範囲外となっているとき
、すなわち前記ラインセンサ２の主走査方向に対するバ
ーコードシンボル７の並び方向の傾斜角度が第７図（ａ
）に示す一部または第７図（ｂ）に示す十〇の角度を越
えてしまっているときには、もはやバーコードノンボル
フの全体を検出することは不可能となってしまう。 本発明はこのような従来技術の問題点に着目してなされ
たものであって、バーコードシンボルの並び方向がセン
サの走査方向に対して傾斜している場合の読み取り可能
角度を従来よりも拡大させてバーコードシンボルの認識
率を向上させることができるバーコードリーダを提供す
ることを目的とする。
本発明に係るバーコードリーダは、バーコードシンボル
を第１の走査方向に逐次走査すると共にこの走査と並行
してこの第１の方向と直交する第２の走査方向に走査す
ることによりバーコードシンボルのイメージを２次元的
に検出するスキャナと、前記スキャナからの出力をバー
コードシンボルのバーおよびスペースのいずれかにそれ
ぞれ対応する１およびＯの２値データに変換する２値化
手段と、この２値化手段から出力される２値データのう
ち、前記バーコードシンボルのイメージを前記第１の走
査方向に沿って任意の数だけ分割すると共に前記第２の
方向に沿って前記第１の走査方向の走査数だけ分割する
ことによって形成される各画素のうちの前記第１の走査
方向と所定の角度だけ傾斜した斜め読み方向に沿う各画
素にそれぞれ対応する２値データのみを、その斜め読み
方向に沿って取り出す斜め読み手段と、この斜め読み手
段からの出力を英数字などのデータに復号化するデコー
ダとを備えたことを特徴としている。
を第１の走査方向に逐次走査すると共にこの走査と並行
してこの第１の方向と直交する第２の走査方向に走査す
ることによりバーコードシンボルのイメージを２次元的
に検出するスキャナと、前記スキャナからの出力をバー
コードシンボルのバーおよびスペースのいずれかにそれ
ぞれ対応する１およびＯの２値データに変換する２値化
手段と、この２値化手段から出力される２値データのう
ち、前記バーコードシンボルのイメージを前記第１の走
査方向に沿って任意の数だけ分割すると共に前記第２の
方向に沿って前記第１の走査方向の走査数だけ分割する
ことによって形成される各画素のうちの前記第１の走査
方向と所定の角度だけ傾斜した斜め読み方向に沿う各画
素にそれぞれ対応する２値データのみを、その斜め読み
方向に沿って取り出す斜め読み手段と、この斜め読み手
段からの出力を英数字などのデータに復号化するデコー
ダとを備えたことを特徴としている。
上記構成のバーコードリーダにおいて、斜め読み手段は
、２値化手段から出力される２値データのウチ、前記バ
ーコードシンボルのイメージを前記第１の走査方向に沿
って所定の数だけ分割すると共に前記第２の走査方向に
沿って前記第１の方向の走査数だけ分割することによっ
て形成される各画素のうちの前記第１の走査方向と所定
の角度だけ傾斜した斜め読み方向に沿う各画素に対応す
る２値データのみを、その斜め読み方向に沿って取り出
すようにしている。そのため、前記第１の走査方向が前
記子〇および−０（第７図参照）の範囲外であるためそ
の第１の走査方向に沿う各画素に対応する２値データて
はバーコードシンボル全体のデータを読み取れない場合
でも、前記斜め読み方向がそのバーコードシンボルのバ
ーおよびスペースの全体を走査できる方向となっている
ときは、前記斜め読み手段により取り出された２値デー
タからバーコードシンボル全体のデータを読み取ること
ができるようになる。
、２値化手段から出力される２値データのウチ、前記バ
ーコードシンボルのイメージを前記第１の走査方向に沿
って所定の数だけ分割すると共に前記第２の走査方向に
沿って前記第１の方向の走査数だけ分割することによっ
て形成される各画素のうちの前記第１の走査方向と所定
の角度だけ傾斜した斜め読み方向に沿う各画素に対応す
る２値データのみを、その斜め読み方向に沿って取り出
すようにしている。そのため、前記第１の走査方向が前
記子〇および−０（第７図参照）の範囲外であるためそ
の第１の走査方向に沿う各画素に対応する２値データて
はバーコードシンボル全体のデータを読み取れない場合
でも、前記斜め読み方向がそのバーコードシンボルのバ
ーおよびスペースの全体を走査できる方向となっている
ときは、前記斜め読み手段により取り出された２値デー
タからバーコードシンボル全体のデータを読み取ること
ができるようになる。
以下図面に基づいて本考案の一実施例を説明する。
第１図は本実施例の全体の概略構成を示すブロック図で
ある。第１図中第５図に示すものと共通する部分には同
一の符号を付して説明を省略する。 第１図において、２値化回路５からの出力は、デコーダ
６ａ、斜め読み回路１１、および斜め読み回路１２にそ
れぞれ入力される。ＣＣＤアレイなどにより構成されて
いるラインセンサ２の主走査方向（矢印ｐ方向）に対す
るバーコードシンボル７の並び方向の傾斜角度が第７図
に示す±θの範囲内であるときは、デコーダ６ａはバー
コードシンボル７の全体に対応する英数字データを出力
する。またラインセンサ２の主走査方向に対するバーコ
ードシンボル７の並び方向の傾斜角度が第７図（ａ）の
＋６超でかつ＋３θ以下であるときは、斜め読み回路１
１は、２値化回路５からの出力に基づいて＋２０の角度
で主走査を行った場合に得られる２値データ列と同じ２
値データ列を再構成し、これをデコーダ６ｂｉ：送る。 これによりデコ−４６ｂはバーコードシンボル７の全体
に対応する英数字データを出力する。またラインセンサ
２の主走査方向に対するバーコードシンボル７の並び方
向の傾斜角度が第７図（ｂ）の−〇超でかつ一３θ以下
であるときは、斜め読み回路１２は、２値化回路５から
の出力に基づいて−２８の角度で主走査を行った場合に
得られる２値データ列と同じ２値データ列を再構成し、
これをデコーダ６Ｃに送る。これによりデコーダ６ｃは
バーコードシンボル７の全体に対応する英数字データを
出力する。 次に第２図を参照して、上記斜め読み回路１１によって
２値化回路５からの２値データを＋２θ（本実施例では
＋２２．５°）方向に斜め読みする場合の動作原理を説
明する。まず第２図（ａ）に示すように、ラインセンサ
２によって読み取られた画像データに、ラインセンサ２
によって逐次行われる主走査ごとにつけられるライン番
号とラインセンサ２の各エレメント（例えばＣＣＤエレ
メント）に対応するピクセル番号を付ける（図では簡略
化のため主走査方向のドキュメント幅を１６ピクセル分
に設定している）。これにより、ラインセンサ２によっ
て読み取られた画像データは、前記各ライン番号と各ピ
クセル番号によって特定される各ピクセル（画素）デー
タに分割される。 ラインセンサ２は第２図（ａ）の各ライン番号ごとに画
像データを逐次読み取って行（が、斜め読み回路１１は
、前記各ピクセルデータのうち、第２図（ａ）に示す＋
２０方向の破線上のピクセルデータのみをピックアップ
し、第２図（ｂ）に示すメモリに次々と格納していく。 そしてメモリ上で前記＋２６方向の破線１列分（ピクセ
ル番号Ｏ〜１５分）のピクセルデータを全て格納し終わ
りたときに一気にメモリからその破線１列分のピクセル
データを読み出し、デコーダ６ｂに送る。これにより、
ラインセンサ２がバーコードンンボル７を前記＋２０の
破線方向に主走査した場合に得られるのと同様な２値デ
ータ列を得ることが可能となる。 次にこのような斜め読み動作を実現するための斜め読み
回路１１の内部構成を第３図のブロック線図を参照して
説明する。第３図において、メモリ１３は、ライト制御
回路１４からの制御信号に基づいて、２値化回路５から
順次出力される各ピクセルデータに対応する各２値デー
タのうち第２図（ａ）の＋２θの破線方向に沿うピクセ
ルデータのみを格納するようになっている。このライト
制御回路１４は、２値化回路５からメモリ１３に書き込
むべき２値データが出力されたときのみＷＥ（ライト・
イネーブル）信号を発生するもので、ラインカウンタ１
７のＱＡおよびＱＢ出力即ち４ラインごとにそのライン
が何番目のラインかを示す信号とピクセルカウンタ１５
のＱＡ−Ｑｃ出力即ち８ピクセルごとにそのピクセルが
何番目のピクセルであるかを示す信号とにより、前記Ｗ
Ｅ倍信号作成しトライステートバッファ１６を介してメ
モリ１３のリード／ライト制御信号入力端子に出力する
。なおこの場合ライト制御回路１４が前述のようにライ
ンカウンタ１７が４の倍数個目のラインクロックを計数
し且つピクセルカウンタ１５が８の倍数個目のピクセル
クロックを計数したときＷＥ倍信号出力するようにして
いるのは、第２図（ａ）に示すようにライン番号が４つ
増え且つピクセル番号が８つ増える毎に互いに隣接した
２つのピクセルデータを格納する必要があるからである
。 また第３図において、ピクセルカウンタ１５は、ピクセ
ルクロックの数を計数し、そのカウント値をＱＡ−ＱＤ
端子からトライステートバッファ１６を介してメモリ１
３に前記ピクセルデータの格納場所を示す４ビツトのＸ
アドレスとして与える。 またこのピクセルクロック１５のクリア端子にはライン
クロックが入力されるようになっている。 また第３図のラインカウンタ１７およびダウンカウンタ
１８は、前記ピクセルデータのメモリ１３内の格納場所
を示す４ビツトのＸアドレスをメモリ１３に与えるため
に使用されている。すなわち、ラインカウンタ１７は、
ラインクロックの数を計数し、そのカウント値のうちＬ
ＳＢから３ビット目以上のＱｃ−Ｑ、出力（４ビツトデ
ータ）をダウンカウンタ１８にその初期値データとして
与える。そしてダウンカウンタ１８はこの初期値データ
をトライステートバッファ１６を介してメモリ１３に４
ビツトのＸアドレスとして与える。そしてさらにダウン
カウンタ１８は、前記ピクセルカウンタ１５が８個目の
ピクセルクロックを計数したことを示すＱｎ端子からの
“１”信号がダウンカウンタ１８のクロック入力端子に
入力されたとき、前記初期値データを１だけ減算し、こ
の減算した値をトライステートバッファ１６を介してメ
モリ１３に次のＸアドレスとして与える。なおこの場合
ダウンカウンタ１８への初期値データをラインカウンタ
１７のＱＡ−Ｑ、出力の６ビットデ−夕のうちＬＳＢか
ら３ビット目以上のＱｅ−Ｑ、出力のデータとしている
のは、第２図（ｂ）に示すように本実施例ではライン番
号が４増える毎に（すなわちラインカウンタ１７のＱＡ
およびＱ、出力が“１１”から“００”になる毎に）ｙ
アドレスを１つ進めるようにしているためである。また
この場合にラインカウンタ１７とメモリ１３との間にダ
ウンカウンタ１８を介在させることによって、ラインカ
ウンタ１７のＱ ｃ−Ｑ 、出力により設定されたダウ
ンカウンタ１８の初期値をそのままメモリ１３へのｙア
ドレスとして与えた後さらにピクセルカウンタ１５が８
個目のピクセルクロックを計数したときこの初期値から
−１した値を前記ｙアドレスとして与えているのは、次
の理由による。 すなわち、例えばラインセンサ２が第２図（ａ）のライ
ン番号７のデータを走査したときを考えると、第２図（
ａ）の７−６および７−７のピクセルデータは第２図（
ｂ）に示すメモリ１３のｙアドレスが１の場所に格納さ
れ、また第２図（ａ）の７−１４および７−１５のビク
セルデータは第２図（ｂ）に示すメモリ１３のｙアドレ
スがＯ（＝１−１）の場所に格納されるというように、
本実施例では同一のライン番号を有するビクセルデータ
がメモリ１３に格納されるのは、ピクセル番号が８増え
る毎の各２回となっておりしかも同一のライン番号を有
するビクセルデータのうち２回目に格納される２つのビ
クセルデータのｙアドレスは１回目に格納される２つの
ビクセルデータのｙアドレスから１だけ減算した値とな
っているためである。なお前記ラインカウンタ１７のカ
ウント値は図示しないページクロック発振器からのペー
ジクロック入力によりクリアされるようになっている。 また第３図において、メモリ１３には、第２図（ａ）の
ライン番号が４つ増える（ラインクロックが４個発生す
る）毎に第２図（ａ）の斜めの破線１列分の斜め読みデ
ータの書き込みが終了するようになっているが、本実施
例ては、メモリ１３への前記破線１列分の２値データの
書き込みが終了する毎にその破線１列分の２値データを
一気に読み出すようにしている。すなわち、リード制御
回路１９は、ピクセルカウンタ１５のキャリー出力端子
からピクセルクロックの計数が１６を越えたことを示す
信号が入力され且つラインカウンタ１７のＱＡおよびＱ
、端子からラインクロ・ツクの計数がＯから数えて４番
目であることを示す信号（“１１”）が入力されたとき
、Ｒ３ＴＡＲＴ信号をリードアドレスカウンタ（Ｉ）２
１に出力する。 リードアドレスカウンタ（Ｉ）２１は、このＲ３ＴＡＲ
Ｔ信号が入力されると読み出しクロ・ツク発振器２３か
らの読み出しタロツクの計数を開始し、そのカウント値
をドライステートノ＜・ソファ２０を介してメモリ１３
に８ビツトのリードアドレスの下位４ビツトとして与え
る。またこのリードアドレスカウンタ（Ｉ）２１が１６
個目の読み出しクロックを計数したときに出力するキャ
リー信号はリードアドレスカウンタ（ＩＩ）２２のクロ
・ツク入力となる。リードアドレスカウンタ（ｎ）２２
はこのクロック入力を計数してそのカウント値をトライ
ステートバッファ２０を介してメモリ１３に８ビツトの
リードアドレスの上位４ビツトとして与える。またこの
リードアドレスカウンタ（ＩＩ）２２のカラン）・値は
、図示しないページクロック発振器からのページクロッ
クが入力されることによりクリアされるようになってい
る。 またリード制御回路１９には読み出しクロック発振器２
３からの読み出しクロックが入力されている。リード制
御回路〕９は、前記Ｒ８ＴＡＲＴ信号を出力した後に前
記読み出しクロックが入力されると、これと同期した１
６個のパルスからなるＲＥ（リード・イネーブル）信号
をトライステートバッファ２０を介してメモリ］３のリ
ード／ライト制御信号入力端子に出力するようにしてい
る。そしてメモリ１３は、前記ＲＥ倍信号入力されると
、前記リードアドレスカウンタ（Ｉ）２１およびリード
アドレスカウンタ（ＩＩ）２２から与えられるリードア
ドレスにしたがって前記破線１列分の２値データを出力
する。なおこの前記破線１列分のビクセルデータの読み
出し時において前記リート制御回路１９がＲＥ倍信号発
生するための条件を、前述のようにピクセルカウンタ１
４からピクセルクロックの計数が１６を越えたことを示
すキャリー信号が入力され且つラインカウンタ１７から
ラインクロックの計数が４クロツク目であることを示す
信号が入力されたときと設定しているのは、第２図（ａ
）に示すようにピクセル番号が１６増え且つライン番号
が４つ増えるごとに前記破線１列分の斜め読みデータが
メモリ１３に書き込まれるようになっているからである
。 なお前記破線１列分のピクセルデータの読み出し時には
リード制御回路１９からＲＥＡＤ信号が出力され、この
ＲＥＡＤ信号は、トライステートバッファ１６のコント
ロール入力端子にインバータ２４を介して反転入力され
るとともにトライステートバッファ２０のコントロール
入力端子にそのまま入力されるようになっている。よっ
てこれにより、ライト制御回路１４、ピクセルカウンタ
１５およびラインカウンタ１７からメモリ１３に送られ
るデータとリード制御回路１９、リードアドレスカウン
タ（Ｉ）２１およびリードアドレスカウンタ（Ｉ［）２
２からメモリ１３に送られるデータとの衝突が避けられ
るようになっている。 次にこの第３図の斜め読み回路１１の動作を第４図のタ
イムチャートに基づいて説明する。第４図において、（
ａ）および（ｂ）はそれぞれラインクロックおよびピク
セルクロックを示し、（Ｃ）（ｄ）および（ｅ）はそれ
ぞれラインカウンタ１７、ピクセルカウンタ１５および
ダウンカウンタ１８の動作を示している。 まずピクセルデータのメモリ１３への書き込み時の動作
を説明する。この第４図は、８個目のラインクロックが
入力され第２図（ａ）に示すライン番号７の７−６．７
−７および７−１４．７１５の計４つのピクセルデータ
がメモリ１３に書き込まれる場合を示している。 ピクセルデータの書き込み時において、ピクセルカウン
タ１５は、そのクリア入力端子にラインクロックが入力
されると新たにＯからピクセルクロックの計数を開始す
る。そしてピクセルカウンタ１５は、そのＱ＾〜Ｑｃ出
力端子からカウント値の下位３ビット分をライト制御回
路１４に送ると共に、そのＱ Ａ−ＱＤ出力端子から４
ビツトのカウント値をメモリ１３にピクセルデータ書き
込み用のＸアドレスとして与える。またラインカウンタ
１７は、この４個目のラインクロックが入力されたとき
、そのＱＡおよびＱ、出力端子からカウント値の下位２
ビツト“１１”をライト制御回路１４に送ると共にその
Ｑｃ−Ｑ、端子からカウント値の上位４ビツト“０００
１”をダウンカウンタ１８にその初期値として与える。 ダウンカウンタ１８はこの初期値をメモリ１３にピクセ
ルデータ書き込み用のＸアドレスとして与える。 その後ピクセルカウンタ１５が７個目および８個目のピ
クセルクロツタを計数したときに、ライト制御回路１４
は、２個のＷＥ倍信号パルス）を出力し、メモリ１３に
前記７−６．７−７の２個のピクセルデータの書き込み
動作を行わせる（第４図（ｆ）参照）。 またその後ピクセルカウンタ１５が９個目のピクセルク
ロツタを計数したときは、ダウンカウンタ１７は、ピク
セルカウンタ１５のＱＤ出力端子からのクロック入力を
受けて前記初期値を−１した値“００００”をメモリ１
３にＸアドレスとして与える（第４図（ｅ）参照）。そ
してピクセルカウンタ１５が１５個目および１６個目の
ピクセルクロツタを計数したとき、ライト制御回路１４
は前述したのと同様に２個のＷＥ倍信号出力し、メモリ
１３に前記７−１４．７−１５の２個のピクセルデータ
の書き込み動作を行わせる。なおこの７−１４．７−１
５のピクセルデータの書き込みにより、第２図（ａ）に
示す破線１列分の２値データ列（Ｏ−０から７−１５ま
での１６個のピクセルデータ）の書き込みが終了する。 そこで次にこの破線１列分の２値データ列のメモリ１３
からの読み出し動作を説明する。前記破線１列分の２値
データ列のメモリ１３への書き込みが終了すると、リー
ド制御回路１９は第４図（ｇ）、（ｈ）および（ｊ）に
示すような読み出しに必要な各信号を発生する。すなわ
ち、ラインカウンタ１７が４個目のラインクロックを計
数してそのカウント値の下位２ビツトをリード制御回路
１９に出力し且つピクセルカウンタ１５が１６個目のピ
クセルクロックを計数したときに出力するキャリー信号
がリード制御回路１９に与えられたとき、リード制御回
路１９は第４図（ｈ）に示すようなＲ３ＴＡＲＴ信号を
リードアドレスカウンタ（Ｉ）２１のスタート信号入力
端子に出力する。リードアドレスカウンタ（Ｉ）２１は
このＲ８ＴＡＲＴ信号を受けて読み出しクロックの計数
を開始する（第４図（１）参照）。またこれと同時にリ
ード制御回路１９はＲＥＡＤ信号を出力しく第４図（ｇ
）参照）、トライステートバッファ２０をイネーブルに
すると共にトライステートバッファ１６をハイインピー
ダンス状態にする。またリード制御回路１９は、前記リ
ードアドレスカウンタ（Ｉ）２１の計数と同期した１６
個のパルスからなるＲＥ（ライト・イネーブル）信号を
メモリ１３に出力する（第４図（Ｄ参照）。これにより
、前記読み出しクロックに基づいて作成されたリードア
ドレスにしたがってメモリ１３内の前記破線１列分の２
値データ列が読み出され、次段のデコーダ６ｂに与えら
れる。 なお以上の第２図から第４図までを参照しての説明では
第１図の斜め読み回路１１のみについて述べているが、
第１図の斜め読み回路１２についても、その斜め読み方
向が十〇方向から−０方向に代わる以外はその動作原理
、構成および動作はいずれも同様である。 以上本発明の実施例に基づき具体的に説明したが、本発
明は上記実施例に限定されるものではなく、その要旨を
逸脱しない範囲で種種変更可能であることは言うまでも
ない。例えば、本実施例では第２図（ａ）に示すように
、斜め読みの方向をラインセンサの走査方向に対してバ
ーコードシンボルが傾斜している場合に従来のバーコー
ドリーダで読み取ることができる最大の傾斜角度である
±θ（第７図参照）の２倍の角度の方向としているが、
本発明はこれに限られるものではなく、例えば斜め読み
の方向を±ｎ×θ（ｎは整数）の方向、あるいは前記±
２θ以上または以下の任意の角度の方向とすることが可
能である。 また、本実施例の斜め読み回路１１．１２では、前述の
ように書き込み時において全てのピクセルデータのうち
＋２０または−２０の斜め読み方向に沿うピクセルデー
タに対応する２値データのみを選択してメモリ１３に書
き込むようにしているが、本発明はこれに限られるもの
ではな（、書き込み時４こは全てのピクセルデータに対
応する２値データをそのままメモリにマトリックス状に
格納し、読み出し時に十〇または一２０方向に沿うビク
セルデータに対応する２値データのみを選択的に読み出
すようにしてもよい。 さらに、第１図に示すように、６ａ〜６Ｃの３つのデコ
ーダを用意する代わりに、１つのデコーダを用いて３人
力を切り換えて次々とデコードするようにしてもよい。 【発明の効果］ 以上のように本発明によれば、前記斜め読み手段により
、前記スキャナによって２次元的に検出された画像デー
タから、スキャナが前記第１の走査方向に対して所定の
角度だけ傾斜した斜め読み方向に走査した場合に得られ
る２値データ列と同じ２値データ列を再構成するように
している。したがって、バーコードシンボルの並び方向
の前記第１の走査方向に対する傾斜角度が前記第１の走
査方向がバーコードシンボルの全体を走査できる角度（
第７図の十〇および−０参照）の範囲外となっているた
めその第１の走査方向に沿う各画素に対応する２値デー
タだけではバーコードシンボル全体のデータを読み取れ
ない場合でも、前記斜め読み方向がそのバーコードシン
ボルのバーおよびスペースの全体を走査できる方向とな
っているときは、前記斜め読み手段により取り出された
２値データ列からバーコードシンボル全体のデータを読
み取ることができるようになる。
ある。第１図中第５図に示すものと共通する部分には同
一の符号を付して説明を省略する。 第１図において、２値化回路５からの出力は、デコーダ
６ａ、斜め読み回路１１、および斜め読み回路１２にそ
れぞれ入力される。ＣＣＤアレイなどにより構成されて
いるラインセンサ２の主走査方向（矢印ｐ方向）に対す
るバーコードシンボル７の並び方向の傾斜角度が第７図
に示す±θの範囲内であるときは、デコーダ６ａはバー
コードシンボル７の全体に対応する英数字データを出力
する。またラインセンサ２の主走査方向に対するバーコ
ードシンボル７の並び方向の傾斜角度が第７図（ａ）の
＋６超でかつ＋３θ以下であるときは、斜め読み回路１
１は、２値化回路５からの出力に基づいて＋２０の角度
で主走査を行った場合に得られる２値データ列と同じ２
値データ列を再構成し、これをデコーダ６ｂｉ：送る。 これによりデコ−４６ｂはバーコードシンボル７の全体
に対応する英数字データを出力する。またラインセンサ
２の主走査方向に対するバーコードシンボル７の並び方
向の傾斜角度が第７図（ｂ）の−〇超でかつ一３θ以下
であるときは、斜め読み回路１２は、２値化回路５から
の出力に基づいて−２８の角度で主走査を行った場合に
得られる２値データ列と同じ２値データ列を再構成し、
これをデコーダ６Ｃに送る。これによりデコーダ６ｃは
バーコードシンボル７の全体に対応する英数字データを
出力する。 次に第２図を参照して、上記斜め読み回路１１によって
２値化回路５からの２値データを＋２θ（本実施例では
＋２２．５°）方向に斜め読みする場合の動作原理を説
明する。まず第２図（ａ）に示すように、ラインセンサ
２によって読み取られた画像データに、ラインセンサ２
によって逐次行われる主走査ごとにつけられるライン番
号とラインセンサ２の各エレメント（例えばＣＣＤエレ
メント）に対応するピクセル番号を付ける（図では簡略
化のため主走査方向のドキュメント幅を１６ピクセル分
に設定している）。これにより、ラインセンサ２によっ
て読み取られた画像データは、前記各ライン番号と各ピ
クセル番号によって特定される各ピクセル（画素）デー
タに分割される。 ラインセンサ２は第２図（ａ）の各ライン番号ごとに画
像データを逐次読み取って行（が、斜め読み回路１１は
、前記各ピクセルデータのうち、第２図（ａ）に示す＋
２０方向の破線上のピクセルデータのみをピックアップ
し、第２図（ｂ）に示すメモリに次々と格納していく。 そしてメモリ上で前記＋２６方向の破線１列分（ピクセ
ル番号Ｏ〜１５分）のピクセルデータを全て格納し終わ
りたときに一気にメモリからその破線１列分のピクセル
データを読み出し、デコーダ６ｂに送る。これにより、
ラインセンサ２がバーコードンンボル７を前記＋２０の
破線方向に主走査した場合に得られるのと同様な２値デ
ータ列を得ることが可能となる。 次にこのような斜め読み動作を実現するための斜め読み
回路１１の内部構成を第３図のブロック線図を参照して
説明する。第３図において、メモリ１３は、ライト制御
回路１４からの制御信号に基づいて、２値化回路５から
順次出力される各ピクセルデータに対応する各２値デー
タのうち第２図（ａ）の＋２θの破線方向に沿うピクセ
ルデータのみを格納するようになっている。このライト
制御回路１４は、２値化回路５からメモリ１３に書き込
むべき２値データが出力されたときのみＷＥ（ライト・
イネーブル）信号を発生するもので、ラインカウンタ１
７のＱＡおよびＱＢ出力即ち４ラインごとにそのライン
が何番目のラインかを示す信号とピクセルカウンタ１５
のＱＡ−Ｑｃ出力即ち８ピクセルごとにそのピクセルが
何番目のピクセルであるかを示す信号とにより、前記Ｗ
Ｅ倍信号作成しトライステートバッファ１６を介してメ
モリ１３のリード／ライト制御信号入力端子に出力する
。なおこの場合ライト制御回路１４が前述のようにライ
ンカウンタ１７が４の倍数個目のラインクロックを計数
し且つピクセルカウンタ１５が８の倍数個目のピクセル
クロックを計数したときＷＥ倍信号出力するようにして
いるのは、第２図（ａ）に示すようにライン番号が４つ
増え且つピクセル番号が８つ増える毎に互いに隣接した
２つのピクセルデータを格納する必要があるからである
。 また第３図において、ピクセルカウンタ１５は、ピクセ
ルクロックの数を計数し、そのカウント値をＱＡ−ＱＤ
端子からトライステートバッファ１６を介してメモリ１
３に前記ピクセルデータの格納場所を示す４ビツトのＸ
アドレスとして与える。 またこのピクセルクロック１５のクリア端子にはライン
クロックが入力されるようになっている。 また第３図のラインカウンタ１７およびダウンカウンタ
１８は、前記ピクセルデータのメモリ１３内の格納場所
を示す４ビツトのＸアドレスをメモリ１３に与えるため
に使用されている。すなわち、ラインカウンタ１７は、
ラインクロックの数を計数し、そのカウント値のうちＬ
ＳＢから３ビット目以上のＱｃ−Ｑ、出力（４ビツトデ
ータ）をダウンカウンタ１８にその初期値データとして
与える。そしてダウンカウンタ１８はこの初期値データ
をトライステートバッファ１６を介してメモリ１３に４
ビツトのＸアドレスとして与える。そしてさらにダウン
カウンタ１８は、前記ピクセルカウンタ１５が８個目の
ピクセルクロックを計数したことを示すＱｎ端子からの
“１”信号がダウンカウンタ１８のクロック入力端子に
入力されたとき、前記初期値データを１だけ減算し、こ
の減算した値をトライステートバッファ１６を介してメ
モリ１３に次のＸアドレスとして与える。なおこの場合
ダウンカウンタ１８への初期値データをラインカウンタ
１７のＱＡ−Ｑ、出力の６ビットデ−夕のうちＬＳＢか
ら３ビット目以上のＱｅ−Ｑ、出力のデータとしている
のは、第２図（ｂ）に示すように本実施例ではライン番
号が４増える毎に（すなわちラインカウンタ１７のＱＡ
およびＱ、出力が“１１”から“００”になる毎に）ｙ
アドレスを１つ進めるようにしているためである。また
この場合にラインカウンタ１７とメモリ１３との間にダ
ウンカウンタ１８を介在させることによって、ラインカ
ウンタ１７のＱ ｃ−Ｑ 、出力により設定されたダウ
ンカウンタ１８の初期値をそのままメモリ１３へのｙア
ドレスとして与えた後さらにピクセルカウンタ１５が８
個目のピクセルクロックを計数したときこの初期値から
−１した値を前記ｙアドレスとして与えているのは、次
の理由による。 すなわち、例えばラインセンサ２が第２図（ａ）のライ
ン番号７のデータを走査したときを考えると、第２図（
ａ）の７−６および７−７のピクセルデータは第２図（
ｂ）に示すメモリ１３のｙアドレスが１の場所に格納さ
れ、また第２図（ａ）の７−１４および７−１５のビク
セルデータは第２図（ｂ）に示すメモリ１３のｙアドレ
スがＯ（＝１−１）の場所に格納されるというように、
本実施例では同一のライン番号を有するビクセルデータ
がメモリ１３に格納されるのは、ピクセル番号が８増え
る毎の各２回となっておりしかも同一のライン番号を有
するビクセルデータのうち２回目に格納される２つのビ
クセルデータのｙアドレスは１回目に格納される２つの
ビクセルデータのｙアドレスから１だけ減算した値とな
っているためである。なお前記ラインカウンタ１７のカ
ウント値は図示しないページクロック発振器からのペー
ジクロック入力によりクリアされるようになっている。 また第３図において、メモリ１３には、第２図（ａ）の
ライン番号が４つ増える（ラインクロックが４個発生す
る）毎に第２図（ａ）の斜めの破線１列分の斜め読みデ
ータの書き込みが終了するようになっているが、本実施
例ては、メモリ１３への前記破線１列分の２値データの
書き込みが終了する毎にその破線１列分の２値データを
一気に読み出すようにしている。すなわち、リード制御
回路１９は、ピクセルカウンタ１５のキャリー出力端子
からピクセルクロックの計数が１６を越えたことを示す
信号が入力され且つラインカウンタ１７のＱＡおよびＱ
、端子からラインクロ・ツクの計数がＯから数えて４番
目であることを示す信号（“１１”）が入力されたとき
、Ｒ３ＴＡＲＴ信号をリードアドレスカウンタ（Ｉ）２
１に出力する。 リードアドレスカウンタ（Ｉ）２１は、このＲ３ＴＡＲ
Ｔ信号が入力されると読み出しクロ・ツク発振器２３か
らの読み出しタロツクの計数を開始し、そのカウント値
をドライステートノ＜・ソファ２０を介してメモリ１３
に８ビツトのリードアドレスの下位４ビツトとして与え
る。またこのリードアドレスカウンタ（Ｉ）２１が１６
個目の読み出しクロックを計数したときに出力するキャ
リー信号はリードアドレスカウンタ（ＩＩ）２２のクロ
・ツク入力となる。リードアドレスカウンタ（ｎ）２２
はこのクロック入力を計数してそのカウント値をトライ
ステートバッファ２０を介してメモリ１３に８ビツトの
リードアドレスの上位４ビツトとして与える。またこの
リードアドレスカウンタ（ＩＩ）２２のカラン）・値は
、図示しないページクロック発振器からのページクロッ
クが入力されることによりクリアされるようになってい
る。 またリード制御回路１９には読み出しクロック発振器２
３からの読み出しクロックが入力されている。リード制
御回路〕９は、前記Ｒ８ＴＡＲＴ信号を出力した後に前
記読み出しクロックが入力されると、これと同期した１
６個のパルスからなるＲＥ（リード・イネーブル）信号
をトライステートバッファ２０を介してメモリ］３のリ
ード／ライト制御信号入力端子に出力するようにしてい
る。そしてメモリ１３は、前記ＲＥ倍信号入力されると
、前記リードアドレスカウンタ（Ｉ）２１およびリード
アドレスカウンタ（ＩＩ）２２から与えられるリードア
ドレスにしたがって前記破線１列分の２値データを出力
する。なおこの前記破線１列分のビクセルデータの読み
出し時において前記リート制御回路１９がＲＥ倍信号発
生するための条件を、前述のようにピクセルカウンタ１
４からピクセルクロックの計数が１６を越えたことを示
すキャリー信号が入力され且つラインカウンタ１７から
ラインクロックの計数が４クロツク目であることを示す
信号が入力されたときと設定しているのは、第２図（ａ
）に示すようにピクセル番号が１６増え且つライン番号
が４つ増えるごとに前記破線１列分の斜め読みデータが
メモリ１３に書き込まれるようになっているからである
。 なお前記破線１列分のピクセルデータの読み出し時には
リード制御回路１９からＲＥＡＤ信号が出力され、この
ＲＥＡＤ信号は、トライステートバッファ１６のコント
ロール入力端子にインバータ２４を介して反転入力され
るとともにトライステートバッファ２０のコントロール
入力端子にそのまま入力されるようになっている。よっ
てこれにより、ライト制御回路１４、ピクセルカウンタ
１５およびラインカウンタ１７からメモリ１３に送られ
るデータとリード制御回路１９、リードアドレスカウン
タ（Ｉ）２１およびリードアドレスカウンタ（Ｉ［）２
２からメモリ１３に送られるデータとの衝突が避けられ
るようになっている。 次にこの第３図の斜め読み回路１１の動作を第４図のタ
イムチャートに基づいて説明する。第４図において、（
ａ）および（ｂ）はそれぞれラインクロックおよびピク
セルクロックを示し、（Ｃ）（ｄ）および（ｅ）はそれ
ぞれラインカウンタ１７、ピクセルカウンタ１５および
ダウンカウンタ１８の動作を示している。 まずピクセルデータのメモリ１３への書き込み時の動作
を説明する。この第４図は、８個目のラインクロックが
入力され第２図（ａ）に示すライン番号７の７−６．７
−７および７−１４．７１５の計４つのピクセルデータ
がメモリ１３に書き込まれる場合を示している。 ピクセルデータの書き込み時において、ピクセルカウン
タ１５は、そのクリア入力端子にラインクロックが入力
されると新たにＯからピクセルクロックの計数を開始す
る。そしてピクセルカウンタ１５は、そのＱ＾〜Ｑｃ出
力端子からカウント値の下位３ビット分をライト制御回
路１４に送ると共に、そのＱ Ａ−ＱＤ出力端子から４
ビツトのカウント値をメモリ１３にピクセルデータ書き
込み用のＸアドレスとして与える。またラインカウンタ
１７は、この４個目のラインクロックが入力されたとき
、そのＱＡおよびＱ、出力端子からカウント値の下位２
ビツト“１１”をライト制御回路１４に送ると共にその
Ｑｃ−Ｑ、端子からカウント値の上位４ビツト“０００
１”をダウンカウンタ１８にその初期値として与える。 ダウンカウンタ１８はこの初期値をメモリ１３にピクセ
ルデータ書き込み用のＸアドレスとして与える。 その後ピクセルカウンタ１５が７個目および８個目のピ
クセルクロツタを計数したときに、ライト制御回路１４
は、２個のＷＥ倍信号パルス）を出力し、メモリ１３に
前記７−６．７−７の２個のピクセルデータの書き込み
動作を行わせる（第４図（ｆ）参照）。 またその後ピクセルカウンタ１５が９個目のピクセルク
ロツタを計数したときは、ダウンカウンタ１７は、ピク
セルカウンタ１５のＱＤ出力端子からのクロック入力を
受けて前記初期値を−１した値“００００”をメモリ１
３にＸアドレスとして与える（第４図（ｅ）参照）。そ
してピクセルカウンタ１５が１５個目および１６個目の
ピクセルクロツタを計数したとき、ライト制御回路１４
は前述したのと同様に２個のＷＥ倍信号出力し、メモリ
１３に前記７−１４．７−１５の２個のピクセルデータ
の書き込み動作を行わせる。なおこの７−１４．７−１
５のピクセルデータの書き込みにより、第２図（ａ）に
示す破線１列分の２値データ列（Ｏ−０から７−１５ま
での１６個のピクセルデータ）の書き込みが終了する。 そこで次にこの破線１列分の２値データ列のメモリ１３
からの読み出し動作を説明する。前記破線１列分の２値
データ列のメモリ１３への書き込みが終了すると、リー
ド制御回路１９は第４図（ｇ）、（ｈ）および（ｊ）に
示すような読み出しに必要な各信号を発生する。すなわ
ち、ラインカウンタ１７が４個目のラインクロックを計
数してそのカウント値の下位２ビツトをリード制御回路
１９に出力し且つピクセルカウンタ１５が１６個目のピ
クセルクロックを計数したときに出力するキャリー信号
がリード制御回路１９に与えられたとき、リード制御回
路１９は第４図（ｈ）に示すようなＲ３ＴＡＲＴ信号を
リードアドレスカウンタ（Ｉ）２１のスタート信号入力
端子に出力する。リードアドレスカウンタ（Ｉ）２１は
このＲ８ＴＡＲＴ信号を受けて読み出しクロックの計数
を開始する（第４図（１）参照）。またこれと同時にリ
ード制御回路１９はＲＥＡＤ信号を出力しく第４図（ｇ
）参照）、トライステートバッファ２０をイネーブルに
すると共にトライステートバッファ１６をハイインピー
ダンス状態にする。またリード制御回路１９は、前記リ
ードアドレスカウンタ（Ｉ）２１の計数と同期した１６
個のパルスからなるＲＥ（ライト・イネーブル）信号を
メモリ１３に出力する（第４図（Ｄ参照）。これにより
、前記読み出しクロックに基づいて作成されたリードア
ドレスにしたがってメモリ１３内の前記破線１列分の２
値データ列が読み出され、次段のデコーダ６ｂに与えら
れる。 なお以上の第２図から第４図までを参照しての説明では
第１図の斜め読み回路１１のみについて述べているが、
第１図の斜め読み回路１２についても、その斜め読み方
向が十〇方向から−０方向に代わる以外はその動作原理
、構成および動作はいずれも同様である。 以上本発明の実施例に基づき具体的に説明したが、本発
明は上記実施例に限定されるものではなく、その要旨を
逸脱しない範囲で種種変更可能であることは言うまでも
ない。例えば、本実施例では第２図（ａ）に示すように
、斜め読みの方向をラインセンサの走査方向に対してバ
ーコードシンボルが傾斜している場合に従来のバーコー
ドリーダで読み取ることができる最大の傾斜角度である
±θ（第７図参照）の２倍の角度の方向としているが、
本発明はこれに限られるものではなく、例えば斜め読み
の方向を±ｎ×θ（ｎは整数）の方向、あるいは前記±
２θ以上または以下の任意の角度の方向とすることが可
能である。 また、本実施例の斜め読み回路１１．１２では、前述の
ように書き込み時において全てのピクセルデータのうち
＋２０または−２０の斜め読み方向に沿うピクセルデー
タに対応する２値データのみを選択してメモリ１３に書
き込むようにしているが、本発明はこれに限られるもの
ではな（、書き込み時４こは全てのピクセルデータに対
応する２値データをそのままメモリにマトリックス状に
格納し、読み出し時に十〇または一２０方向に沿うビク
セルデータに対応する２値データのみを選択的に読み出
すようにしてもよい。 さらに、第１図に示すように、６ａ〜６Ｃの３つのデコ
ーダを用意する代わりに、１つのデコーダを用いて３人
力を切り換えて次々とデコードするようにしてもよい。 【発明の効果］ 以上のように本発明によれば、前記斜め読み手段により
、前記スキャナによって２次元的に検出された画像デー
タから、スキャナが前記第１の走査方向に対して所定の
角度だけ傾斜した斜め読み方向に走査した場合に得られ
る２値データ列と同じ２値データ列を再構成するように
している。したがって、バーコードシンボルの並び方向
の前記第１の走査方向に対する傾斜角度が前記第１の走
査方向がバーコードシンボルの全体を走査できる角度（
第７図の十〇および−０参照）の範囲外となっているた
めその第１の走査方向に沿う各画素に対応する２値デー
タだけではバーコードシンボル全体のデータを読み取れ
ない場合でも、前記斜め読み方向がそのバーコードシン
ボルのバーおよびスペースの全体を走査できる方向とな
っているときは、前記斜め読み手段により取り出された
２値データ列からバーコードシンボル全体のデータを読
み取ることができるようになる。
第１図は本発明の一実施例を示すブロック図、第２図（
ａ）および（ｂ）は第１図の斜め読み回路による斜め読
みの原理を示す概念図、第３図は第１図の斜め読み回路
の内部構成を示すプロソク図、第４図は第３図の斜め読
み回路の動作を示すタイムチャート、第５図は従来のバ
ーコードリーダを示すブロック図、第６図は従来のバー
コードリーダの問題点を説明するための図、第７図（ａ
）および（ｂ）は従来のバーコードリーダによってバー
コードシンボルを正しく認識できるバーコードシンボル
のスキャナの走査方向に対する傾斜角度の最大値を説明
するための図である。よって、バーコードシンボルの並
び方向がセンサの走査方向に対して傾斜している場合の
読み取り可能角度を従来よりも拡大させてバーコードシ
ンボルの認識率を向上させることができる。 ２・ラインセンサ、５：２値化回路、６ａ６ｂ、６ｃ：
デコーダ、７ バーコードシンボル、１１．１２：斜め
読み回路、１３：メモリ、１４ニライト制御回路、１５
：ピクセルカウンタ、１７：ラインカウンタ、１８：ダ
ウンカウンタ、１９・リード制御回路、２１：リードア
ドレスカウンタ（Ｉ）、２２：リードアドレスカウンタ
（ＩＩ）、２３・読み出しタロツク発振器。 第 凹 第 図
ａ）および（ｂ）は第１図の斜め読み回路による斜め読
みの原理を示す概念図、第３図は第１図の斜め読み回路
の内部構成を示すプロソク図、第４図は第３図の斜め読
み回路の動作を示すタイムチャート、第５図は従来のバ
ーコードリーダを示すブロック図、第６図は従来のバー
コードリーダの問題点を説明するための図、第７図（ａ
）および（ｂ）は従来のバーコードリーダによってバー
コードシンボルを正しく認識できるバーコードシンボル
のスキャナの走査方向に対する傾斜角度の最大値を説明
するための図である。よって、バーコードシンボルの並
び方向がセンサの走査方向に対して傾斜している場合の
読み取り可能角度を従来よりも拡大させてバーコードシ
ンボルの認識率を向上させることができる。 ２・ラインセンサ、５：２値化回路、６ａ６ｂ、６ｃ：
デコーダ、７ バーコードシンボル、１１．１２：斜め
読み回路、１３：メモリ、１４ニライト制御回路、１５
：ピクセルカウンタ、１７：ラインカウンタ、１８：ダ
ウンカウンタ、１９・リード制御回路、２１：リードア
ドレスカウンタ（Ｉ）、２２：リードアドレスカウンタ
（ＩＩ）、２３・読み出しタロツク発振器。 第 凹 第 図
Claims (1)
- 【特許請求の範囲】 １、バーコードシンボルを第１の走査方向に逐次走査す
ると共にこの走査と並行してこの第１の走査方向と直交
する第２の走査方向に走査することによりバーコードシ
ンボルのイメージを２次元的に検出するスキャナと、 前記スキャナからの出力を前記バーコードシンボルのバ
ーおよびスペースのいずれかにそれぞれ対応する１およ
び０の２値データに変換する２値化手段と、 この２値化手段から出力される２値データのうち、前記
バーコードシンボルのイメージを前記第１の走査方向に
沿って所定の数だけ分割すると共に前記第２の走査方向
に沿って前記第１の走査方向の走査数だけ分割すること
によって形成される各画素のうちの前記第１の走査方向
と所定の角度だけ傾斜した斜め読み方向に沿う各画素に
それぞれ対応する２値データのみを、その斜め読み方向
に沿って取り出す斜め読み手段と、 この斜め読み手段からの出力を英数字などのデータに復
号化するデコーダと を備えたことを特徴とするバーコードリーダ。 ２、請求項１記載のバーコードリーダにおいて、前記ス
キャナは、バーコードシンボルをその並び方向に走査す
るラインセンサを含んでいることを特徴とするバーコー
ドリーダ。 ３、請求項２記載のバーコードリーダにおいて、前記ラ
インセンサは、ＣＣＤアレイにより構成されていること
を特徴とするバーコードリーダ。 ４、請求項１記載のバーコードリーダにおいて、前記２
値化手段は、Ａ／Ｄ変換器および２値化回路を含んでい
ることを特徴とするバーコードリーダ。 ５、請求項１記載のバーコードリーダにおいて、前記斜
め読み手段は、前記２値化手段から出力される２値デー
タのうち、前記斜め読み方向に沿う各画素に対応する各
２値データのみを格納するメモリを含んでいることを特
徴とするバーコードリーダ。 ６、請求項１記載のバーコードリーダにおいて、前記斜
め読み手段は、 前記２値化手段からの２値データを選択的に格納するメ
モリと、 ピクセルクロックおよびラインクロックがそれぞれ所定
の個数発生する毎に前記メモリに書き込み制御信号を出
力するライト制御回路と、 ピクセルクロックを計数してそのカウント値を前記メモ
リに書き込みアドレスの一部として与えるピクセルカウ
ンタと、 ラインクロックを計数してそのカウント値を次段のダウ
ンカウンタまたはアップカウンタにその初期値として与
えるラインカウンタと、 前記初期値および前記ピクセルクロックが所定の個数発
生する毎に前記初期値から１減算または加算した値を前
記メモリに書き込みアドレスの一部として与えるダウン
カウンタと を含んでいることを特徴とするバーコードリーダ。 ７、請求項６記載のバーコードリーダにおいて、前記斜
め読み手段はさらに、 前記ピクセルクロックが前記斜め読み方向の１列分のデ
ータを形成するのに必要な各画素の個数だけ発生し且つ
前記ラインクロックが前記斜め読み方向の１列分のデー
タを形成するのに必要な前記第１の走査方向の走査の数
だけ発生したとき、読み出しクロックの計数の開始を指
示するスタート信号を出力すると共に読み出し制御信号
を前記メモリに出力するリード制御回路と、 前記スタート信号を受けて前記読み出しクロックの計数
を開始しそのカウント値を前記メモリにリードアドレス
として与えるリードアドレスカウンタと を含んでいることを特徴とするバーコードリーダ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2116655A JPH0415774A (ja) | 1990-05-02 | 1990-05-02 | バーコードリーダ |
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1991
- 1991-04-12 US US07/684,125 patent/US5126544A/en not_active Expired - Lifetime
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